JP2011146497A - Printed wiring board incorporating semiconductor chip - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 239000002184 metal Substances 0.000 claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 claims abstract description 12
- 230000017525 heat dissipation Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 5
- 239000011261 inert gas Substances 0.000 claims description 2
- 239000000853 adhesive Substances 0.000 abstract description 10
- 230000001070 adhesive effect Effects 0.000 abstract description 10
- 239000011229 interlayer Substances 0.000 abstract description 10
- 239000000463 material Substances 0.000 abstract description 10
- 231100000989 no adverse effect Toxicity 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 16
- 229910000679 solder Inorganic materials 0.000 description 6
- 238000007689 inspection Methods 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000012939 laminating adhesive Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
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- H—ELECTRICITY
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- H01L2924/161—Cap
- H01L2924/162—Disposition
- H01L2924/16251—Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate
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Abstract
Description
本発明は、ベアチップ等の半導体チップを内蔵するプリント配線板およびその製造方法に関する。 The present invention relates to a printed wiring board incorporating a semiconductor chip such as a bare chip and a method for manufacturing the same.
プリント配線板上にベアチップ等の半導体チップを実装する場合、プリント配線板の厚さにベアチップの厚さが加算されるため、ベアチップを実装する基板の厚さが厚くなると言う問題があった。 When a semiconductor chip such as a bare chip is mounted on the printed wiring board, the thickness of the bare chip is added to the thickness of the printed wiring board.
これを解決するために、多層プリント配線板にベアチップを内蔵して実装する構造が発明されている(例えば、特許文献1、特許文献2を参照)。しかしながら、多層プリント配線板では、基板層間を接続するための層間接着材料(例えば、エポキシ系樹脂)がベアチップに流れ込むことになり、層間接着材料によってベアチップが覆れることになってしまう虞があった。この場合、ベアチップに接着された層間接着材料が温度変化により悪影響を及ぼし、例えば層間接着材料とベアチップの熱膨張の差による応力がベアチップ及び、ベアチップとプリント配線板の接続部に加わり、亀裂等の破壊が生じる問題があった。 In order to solve this, a structure in which a bare chip is built in and mounted on a multilayer printed wiring board has been invented (see, for example, Patent Document 1 and Patent Document 2). However, in the multilayer printed wiring board, an interlayer adhesive material (for example, epoxy resin) for connecting between the substrate layers flows into the bare chip, and the bare chip may be covered with the interlayer adhesive material. . In this case, the interlayer adhesive material bonded to the bare chip has an adverse effect due to temperature change.For example, stress due to the difference in thermal expansion between the interlayer adhesive material and the bare chip is applied to the bare chip and the connection part between the bare chip and the printed wiring board, and cracks, etc. There was a problem that caused destruction.
本発明は、上記の問題を解決するためになされたもので、層間接着材料による悪影響のない半導体チップを内蔵するプリント配線板およびその製造方法を提供することを目的とする。 The present invention has been made to solve the above problems, and an object of the present invention is to provide a printed wiring board containing a semiconductor chip that is not adversely affected by an interlayer adhesive material, and a method for manufacturing the same.
上記目的を達成するために、本発明の半導体チップを内蔵するプリント配線板は、複数の接続パッドが形成される第1基板と、前記第1基板の前記複数の接続パッド上に接続される半導体チップと、前記第1基板と共同して前記半導体チップを覆う金属ケースと、前記第1基板に積層された状態では前記金属ケースの露出面と同じ高さを有し、かつ前記金属ケースが位置する箇所に切り欠き部が形成され、前記第1基板に積層される第2基板と、を有することを特徴とする。 In order to achieve the above object, a printed wiring board incorporating a semiconductor chip of the present invention includes a first substrate on which a plurality of connection pads are formed, and a semiconductor connected on the plurality of connection pads of the first substrate. A chip, a metal case that covers the semiconductor chip in cooperation with the first substrate, and the same height as the exposed surface of the metal case when stacked on the first substrate, and the metal case is positioned And a second substrate that is laminated on the first substrate.
また、本発明の半導体チップを内蔵するプリント配線板の製造方法は、複数の接続パッドが形成される第1基板の前記複数の接続パッド上に半導体チップを接続する工程と、前記半導体チップを覆うように前記第1基板に金属ケースを配置する工程と、前記第1基板に積層される状態では前記金属ケースの露出面と同じ高さを有し、かつ前記金属ケースが位置する箇所に切り欠き部が形成される第2基板を前記第1基板に積層する工程と、により製造することを特徴する。 According to another aspect of the invention, there is provided a method of manufacturing a printed wiring board including a semiconductor chip, the step of connecting the semiconductor chip on the plurality of connection pads of the first substrate on which the plurality of connection pads are formed, and covering the semiconductor chip. In this way, the metal case is disposed on the first substrate, and in the state of being stacked on the first substrate, the metal case has the same height as the exposed surface, and the metal case is notched at the position. And a step of laminating a second substrate on which the portion is formed on the first substrate.
本発明によれば、半導体チップを内蔵するプリント配線板の低背化を実現し、ベアチップ実装基板の信頼性向上することができる。また、ベアチップ実装基板のリワーク性と検査の作業性向上、並びに半導体チップを内蔵するプリント配線板の放熱性の向上を図ることができる。 According to the present invention, it is possible to reduce the height of a printed wiring board incorporating a semiconductor chip and improve the reliability of a bare chip mounting substrate. Further, the reworkability of the bare chip mounting substrate and the workability of the inspection can be improved, and the heat dissipation of the printed wiring board incorporating the semiconductor chip can be improved.
以下、図面を参照しながら本発明の実施形態を説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(実施例)
図1は、本実施形態に係る半導体チップを内蔵するプリント配線板を示している。図1において、プリント配線板100は、1層目及び2層目の配線を形成する第1基板である。プリント配線板200は、3層目および4層目の配線を形成する第2基板である。プリント配線板300は、5層目および6層目の配線を形成する第3基板である。なお、本実施形態では6層配線としたが、これに限定されるものではなく、少なくとも3層配線以上の多層プリント配線板であれば良い。
(Example)
FIG. 1 shows a printed wiring board incorporating a semiconductor chip according to the present embodiment. In FIG. 1, a printed
ベアチップ400は、上記多層プリント配線板10に内蔵される半導体チップである。ベアチップ400とプリント配線板100の2層面との接続は、半田ボール450(例えば、フリップチップボールFCB)によって接続される。
The
金属ケース500は、ベアチップ400を覆うケースである。金属ケース500は、上面から見た場合、例えば正方形の形状をなし、プリント配線板100に向かって4方向に側壁部が形成されている。これにより、プリント配線板100と金属ケース500とによって形成された取り付け部に、ベアチップ400が内蔵(密閉)される。金属ケース500によってベアチップ400を覆う際、金属ケース500とベアチップ400との間は、放熱用の金属ペースト600が塗布されている。これにより、ベアチップ400で発生した熱は、金属ペースト600を介して金属ケース500の露出面から放熱される構造となっている。
The
プリント配線板100の1層面には、基板パッド110や,配線部120,130,140が形成されている。プリント配線板100の2層面には、基板パッド110とスルーホール接続されている基板パッド150、およびベアチップ400と接続する半田ボール450が載置される複数の接続パッド160が形成されている。
A
プリント配線板200の3層面と4層面には、基板パッド210,220,230,240が形成されている。基板パッド210と220はスルーホール接続されており、また基板パッド230と240はスルーホール接続されている。
プリント配線板300の5層面と6層面には、基板パッド320,330,340,350、配線部310,360が形成されている。基板パッド320と330はスルーホール接続されており、また基板パッド340と350はスルーホール接続されている。例えば、基板パッド320と330は、スルーホール370により内部接続されている。
On the 5th and 6th layer surfaces of the printed
プリント配線板200とプリント配線板300のベアチップ400が内蔵される箇所には、後述するキャビティ(切り欠き部)が形成されている。ここでは、プリント配線板200とプリント配線板300とが一体化した状態で、積層用接着剤700(例えば、プリプレグ)によってプリント配線板100に接続した構造としている。
A cavity (notch) to be described later is formed at a place where the
本実施形態では、金属ケース500の上蓋500aが、例えば図示しないヒンジ機構により開閉可能に多層プリント配線板10に取り付けられている。また、金属ケース500の上蓋500aに配線ライン510,520,530を形成してもよい。
In the present embodiment, the
次に、上述した半導体チップを内蔵する多層プリント配線板10の製造方法を説明する。
Next, a method for manufacturing the multilayer printed
図2は、本実施形態に係る半導体チップを内蔵する多層プリント配線板の第1の製造工程を示している。両面基板の1層目と2層目に基板パッドおよび配線部110乃至150を形成し、2層目に半田ボール450が載置される複数の接続パッド160を形成したプリント配線板100の2層目の上に、半田ボール450が接続されるベアチップ400を実装する。これにより、ベアチップ400の半田ボール450とプリント配線板100の複数の接続パッド160が接続される。
FIG. 2 shows a first manufacturing process of the multilayer printed wiring board incorporating the semiconductor chip according to the present embodiment. Two layers of the printed
図3は、本実施形態に係る半導体チップを内蔵するプリント配線板の第2の製造工程を示している。次に、ベアチップ400を覆うように金属ケース500をプリント配線板100上に実装する。この際、金属ケース500とベアチップ400との間には、放熱用の金属ペースト600が塗布される。これにより、ベアチップ400で発生した熱は、金属ペースト600を介して金属ケース500の露出面から放熱される。また、ベアチップ400をグランド接続することもできる。
FIG. 3 shows a second manufacturing process of the printed wiring board incorporating the semiconductor chip according to the present embodiment. Next, the
また、金属ケース500内に不活性ガス(例えば、ヘリウム等)を充填し、ベアチップ400を機密封止してもよい。これにより、ベアチップ400に対する不正アクセスを確認することができ、ベアチップ実装基板の信頼性を向上することができる。
Alternatively, the
図4は、本実施形態に係る半導体チップを内蔵するプリント配線板の第3の製造工程を示している。この工程では、図4の下側に示すように、プリント配線板100に一体化したプリント配線板200,300が積層される。一体化したプリント配線板200,300は、金属ケース500が実装されたプリント配線板100(ベアチップ実装基板)に積層された状態では、金属ケース500の上面(露出面)と同じ高さになる高さを有している。そして、積層する一体化したプリント配線板200,300のベアチップ400を内蔵する箇所には、キャビティ650(切り欠き部)が形成されている。また、プリント配線板200,300を積層する際、プリント配線板200とプリント配線板100との間には層間接着材料700(例えば、プリプレグ)が塗布される。
FIG. 4 shows a third manufacturing process of the printed wiring board incorporating the semiconductor chip according to this embodiment. In this step, as shown in the lower side of FIG. 4, the printed
本実施形態では、層間接着材料700は、金属ケース500によって堰き止められる構造となっているので、ベアチップ400が取り付けられている金属ケース500内に流入することはない。したがって、ベアチップ400に層間接着材料700が付着することはなく、ベアチップ400とプリント配線板100の接続部に掛かる応力を心配する必要がない。
In the present embodiment, the interlayer
また、本実施形態では、図1に示すように金属ケース500の上面の上蓋500aが開閉できる構造(上蓋構造)とすることもできる。このような開閉構造とすることにより、多層プリント配線板10に内蔵するベアチップ400のリワーク性を向上することができる。例えば、故障したベアチップを容易に交換することができる。また、ベアチップ400の検査作業を容易に行うことができる。
Moreover, in this embodiment, as shown in FIG. 1, it can also be set as the structure (upper cover structure) which can open and close the
更に、金属ケース500の上蓋500aに配線を施すことにより、配線密度を向上させることができる。
Furthermore, wiring density can be improved by wiring the
以上の説明の通り、本実施形態によれば、半導体チップを内蔵するプリント配線板の低背化を実現し、ベアチップ実装基板の信頼性向上することができる。また、ベアチップ実装基板のリワーク性と検査の作業性向上、並びに半導体チップを内蔵するプリント配線板の放熱性の向上を図ることができる。 As described above, according to the present embodiment, it is possible to reduce the height of the printed wiring board incorporating the semiconductor chip and improve the reliability of the bare chip mounting substrate. Further, the reworkability of the bare chip mounting substrate and the workability of the inspection can be improved, and the heat dissipation of the printed wiring board incorporating the semiconductor chip can be improved.
なお、本発明は上記実施形態に限定されることなく、本発明の要旨を逸脱しない範囲において適宜設計変更可能である。 The present invention is not limited to the above-described embodiment, and can be appropriately changed in design without departing from the gist of the present invention.
100‥プリント配線板(第1基板)
200‥プリント配線板(第2基板)
300‥プリント配線板(第3基板)
110,150,210,220,230,240,320,330,340,35‥基板パッド
120,130,140,310,360‥配線部
160‥接続パッド
400‥半導体チップ(ベアチップ)
450‥半田ボール
500‥金属ケース
600‥放熱用の金属ペースト
650‥キャビティ(切り欠き部)
700‥層間接着材料
100 ... Printed wiring board (first board)
200 ... Printed wiring board (second board)
300 ... Printed wiring board (third board)
110, 150, 210, 220, 230, 240, 320, 330, 340, 35 ...
450 ...
700 ... Interlayer adhesive material
Claims (5)
前記第1基板の前記複数の接続パッド上に接続される半導体チップと、
前記第1基板と共同して前記半導体チップを覆う金属ケースと、
前記第1基板に積層された状態では前記金属ケースの露出面と同じ高さを有し、かつ前記金属ケースが位置する箇所に切り欠き部が形成され、前記第1基板に積層される第2基板と、
を有することを特徴とする半導体チップを内蔵するプリント配線板。 A first substrate on which a plurality of connection pads are formed;
A semiconductor chip connected on the plurality of connection pads of the first substrate;
A metal case that covers the semiconductor chip in cooperation with the first substrate;
In a state of being stacked on the first substrate, a notch is formed at a location where the metal case is located and has the same height as the exposed surface of the metal case, and is stacked on the first substrate. A substrate,
A printed wiring board having a built-in semiconductor chip.
前記半導体チップを覆うように前記第1基板に金属ケースを配置する工程と、
前記第1基板に積層される状態では前記金属ケースの露出面と同じ高さを有し、かつ前記金属ケースが位置する箇所に切り欠き部が形成される第2基板を前記第1基板に積層する工程と、
により製造することを特徴する半導体チップを内蔵するプリント配線板の製造方法。 Connecting a semiconductor chip on the plurality of connection pads of the first substrate on which the plurality of connection pads are formed;
Disposing a metal case on the first substrate so as to cover the semiconductor chip;
In the state of being stacked on the first substrate, a second substrate having the same height as the exposed surface of the metal case and having a notch formed at a location where the metal case is positioned is stacked on the first substrate. And a process of
A method of manufacturing a printed wiring board containing a semiconductor chip, characterized by being manufactured by the method described above.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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---|---|
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP5601447B2 (en) |
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Date | Code | Title | Description |
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|
A521 | Request for written amendment filed |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130816 |
|
A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
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