JP2016082089A - Printed wiring board - Google Patents

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剛士 古澤
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宏太 野田
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Abstract

PROBLEM TO BE SOLVED: To reduce warpage of a printed wiring board having a cavity for housing an electronic component.SOLUTION: Thickness t1 of a resin insulation layer 50S on the first surface side is thicker than the thickness t2 of a rein insulation layer 50F forming a built-up layer 55F, the thickness t3 of a rein insulation layer 150F, and the thickness t4 of a rein insulation layer 250F. 0.30<thickness of the rein insulation layers (50F, 150F, 250F) forming the built-up layer/thickness of the first resin insulation layer 50S<0.75.SELECTED DRAWING: Figure 1

Description

本発明は、実装エリアを露出するためのキャビティを有するプリント配線板に関する。 The present invention relates to a printed wiring board having a cavity for exposing a mounting area.

特許文献１は、図２に電子部品内蔵基板を開示している。特許文献１の図２や特許文献１の図２に関わる開示によれば、特許文献１の電子部品内蔵基板は、コアレス基板と樹脂層を有する。そして、樹脂層に半導体チップを収容するための収容部と貫通ビアが形成されている。 Patent Document 1 discloses an electronic component built-in substrate in FIG. According to the disclosure relating to FIG. 2 of Patent Document 1 and FIG. 2 of Patent Document 1, the electronic component built-in substrate of Patent Document 1 includes a coreless substrate and a resin layer. A housing portion and a through via for housing the semiconductor chip are formed in the resin layer.

特開２００７−１２３５２４号JP 2007-123524 A

特許文献１の図２に開示されている電子部品内蔵基板は、コアレス基板と半導体チップを収容するための収容部を有する樹脂層で形成されている。そのため、特許文献１の図２に開示されている電子部品内蔵基板の強度や剛性は低いと考えられる。リフロー等で特許文献１の図２の電子部品内蔵基板が高温になると、反りが大きいと予想される。特許文献１の図２の電子部品内蔵基板に電子部品を実装することが難しいと考えられる。また、ヒートサイクルで特許文献１の図２の電子部品内蔵基板と電子部品間の接続信頼性が劣化すると考えられる。 The electronic component built-in substrate disclosed in FIG. 2 of Patent Document 1 is formed of a resin layer having a coreless substrate and a housing portion for housing a semiconductor chip. For this reason, it is considered that the strength and rigidity of the electronic component built-in substrate disclosed in FIG. When the electronic component built-in substrate of FIG. It is considered difficult to mount electronic components on the electronic component built-in substrate of FIG. In addition, it is considered that the connection reliability between the electronic component built-in substrate of FIG.

本発明の目的は、電子部品を収容するためのキャビティを有するプリント配線板の反りを小さくすることである。別の目的は、高い信頼性を有するプリント配線板を提供することである。 An object of the present invention is to reduce the warpage of a printed wiring board having a cavity for accommodating electronic components. Another object is to provide a printed wiring board having high reliability.

本発明のプリント配線板は、第１面と該第１面と反対側の第２面とを備える基材と、前記基材の第１面に形成された第１導体層と、前記基材の第２面に形成された第２導体層と、前記基材を貫通して、前記第１導体層と、前記第２導体層とを接続するスルーホール導体と、前記基材の第２面側に導体層と絶縁層とが交互に積層されてなるビルドアップ層と、前記基材の第１面側に形成された第１絶縁層と、前記第１絶縁層及び前記基材を貫通して前記基材の第２面に積層された前記ビルドアップ層を露出させるキャビティとを備える。そして、最外層の前記第１絶縁層は、前記ビルドアップ層を形成するそれぞれの絶縁層よりも厚い。 The printed wiring board of the present invention includes a base material provided with a first surface and a second surface opposite to the first surface, a first conductor layer formed on the first surface of the base material, and the base material A second conductor layer formed on the second surface, a through-hole conductor that penetrates the base material and connects the first conductor layer and the second conductor layer, and a second surface of the base material A buildup layer formed by alternately laminating conductor layers and insulating layers on the side, a first insulating layer formed on the first surface side of the base material, and penetrating the first insulating layer and the base material. And a cavity exposing the buildup layer laminated on the second surface of the substrate. And the said 1st insulating layer of outermost layer is thicker than each insulating layer which forms the said buildup layer.

本発明のプリント配線板は、基材の第１面側の第１絶縁層の厚みが、第２面側のビルドアップ層のそれぞれの絶縁層よりも厚みが厚い。これにより、第１面側の絶縁層と第２面側の絶縁層の体積差が小さくなり、その結果、第１面側と第２面側のＣＴＥ（熱膨張率）差が小さくなり、反りの発生が抑制される。また、反りが抑えられるため、電子部品とプリント配線板との接続信頼性の低下が軽減される。 In the printed wiring board of the present invention, the thickness of the first insulating layer on the first surface side of the substrate is thicker than the respective insulating layers of the build-up layer on the second surface side. As a result, the volume difference between the insulating layer on the first surface side and the insulating layer on the second surface side is reduced, and as a result, the difference in CTE (thermal expansion coefficient) between the first surface side and the second surface side is reduced, and warping occurs. Is suppressed. Further, since the warpage is suppressed, a decrease in connection reliability between the electronic component and the printed wiring board is reduced.

図１（Ａ）は本発明の実施形態に係るプリント配線板の断面図であり、図１（Ｂ）は第１回路基板と第１回路基板の開口から露出する実装エリアを示す平面図である。FIG. 1A is a cross-sectional view of a printed wiring board according to an embodiment of the present invention, and FIG. 1B is a plan view showing a first circuit board and a mounting area exposed from the opening of the first circuit board. . 実施形態に係るプリント配線板の応用例の断面図。Sectional drawing of the application example of the printed wiring board which concerns on embodiment. 実施形態のプリント配線板の製造方法を示す工程図。Process drawing which shows the manufacturing method of the printed wiring board of embodiment. 実施形態のプリント配線板の製造方法を示す工程図。Process drawing which shows the manufacturing method of the printed wiring board of embodiment. 実施形態のプリント配線板の製造方法を示す工程図。Process drawing which shows the manufacturing method of the printed wiring board of embodiment. 図６（Ａ）は実施形態の第１改変例のプリント配線板の断面図を示し、図６（Ｂ）は貫通孔の模式図を示し、図６（Ｃ）は接点を示す図であり、図６（Ｄ）は凹部を示す図である。6A shows a cross-sectional view of a printed wiring board of a first modified example of the embodiment, FIG. 6B shows a schematic view of a through hole, and FIG. 6C shows a contact. FIG. 6D is a diagram showing a recess. 図７（Ａ）は中間基板の平面図であり、図７（Ｂ）はダミーパターンを示し、図７（Ｃ）と図７（Ｄ）は開口の形成方法を示す図であり、図７（Ｅ）は実施形態の第２改変例のプリント配線板の断面を示す。7A is a plan view of the intermediate substrate, FIG. 7B shows a dummy pattern, FIG. 7C and FIG. 7D show a method for forming an opening, and FIG. E) shows a cross section of a printed wiring board of a second modification of the embodiment.

[実施形態]
図１（Ａ）は実施形態のプリント配線板１０を示す。実施形態のプリント配線板１０は、第１面Ｓと第１面と反対側の第２面Ｆとを有する第１回路基板３０と第３面Ｖと第３面と反対側の第４面Ｗとを有する第２回路基板５５Ｆを有する。 [Embodiment]
FIG. 1A shows a printed wiring board 10 of the embodiment. The printed wiring board 10 according to the embodiment includes a first circuit board 30 having a first surface S and a second surface F opposite to the first surface, a third surface V, and a fourth surface W opposite to the third surface. The second circuit board 55F having the above.

図１（Ａ）に示されている第２回路基板５５Ｆは、交互に積層されている導体層５８Ｆ、１５８Ｆ、２５８Ｆと樹脂絶縁層５０Ｆ、１５０Ｆ、２５０Ｆとから成るビルドアップ層で形成されている。第２回路基板５５Ｆは第１回路基板３０の第２面Ｆ上に積層されている。第２回路基板５５Ｆの第３面Ｖと第１回路基板３０の第２面Ｆが対向している。第２回路基板の第３面Ｖと第１回路基板の第２面Ｆは接している。
第２回路基板の樹脂絶縁層は樹脂と無機粒子で形成されている。さらに、樹脂絶縁層５０Ｆ、１５０Ｆ、２５０Ｆはガラスクロス等の補強部材を含んでも良い。樹脂絶縁層５０Ｆ、１５０Ｆ、２５０Ｆが補強部材を含むことで第２回路基板のクラックが抑制される。
各樹脂絶縁層はビア導体用の開口を有し、各開口は第４面Ｗ側から第３面Ｖ側に向かってテーパーしている。
各樹脂絶縁層の開口にビア導体６０Ｆ、１６０Ｆ、２６０Ｆが形成されている。各ビア導体の側壁は第４面Ｗ側から第３面Ｖ側に向かってテーパーしている。ビア導体により隣接する導体層が接続されている。
第２回路基板５５Ｆは第３面Ｖの略中央部分に図１（Ｂ）に示される実装エリアＳＭＦを有する。図１（Ｂ）のＸ１−Ｘ１断面が図１（Ａ）に対応する。実装エリアは第１回路基板の開口２６により露出されている。実装エリア上にＩＣチップ等の電子部品が実装される。 The second circuit board 55F shown in FIG. 1A is formed of a build-up layer composed of conductor layers 58F, 158F, 258F and resin insulating layers 50F, 150F, 250F that are alternately stacked. . The second circuit board 55F is stacked on the second surface F of the first circuit board 30. The third surface V of the second circuit board 55F and the second surface F of the first circuit board 30 face each other. The third surface V of the second circuit board is in contact with the second surface F of the first circuit board.
The resin insulating layer of the second circuit board is made of resin and inorganic particles. Further, the resin insulating layers 50F, 150F, and 250F may include a reinforcing member such as a glass cloth. Since the resin insulating layers 50F, 150F, and 250F include the reinforcing member, cracks in the second circuit board are suppressed.
Each resin insulating layer has an opening for a via conductor, and each opening is tapered from the fourth surface W side to the third surface V side.
Via conductors 60F, 160F, and 260F are formed in the openings of the respective resin insulating layers. The side wall of each via conductor is tapered from the fourth surface W side toward the third surface V side. Adjacent conductor layers are connected by via conductors.
The second circuit board 55F has a mounting area SMF shown in FIG. An X1-X1 cross section in FIG. 1B corresponds to FIG. The mounting area is exposed through the opening 26 of the first circuit board. An electronic component such as an IC chip is mounted on the mounting area.

図１（Ａ）に示されている第１回路基板は、樹脂と補強部材を含む絶縁基板２０ｚと第１導体層３４Ｓと第２導体層３４Ｆとスルーホール導体３６で形成されている。絶縁基板は第１面Ｓと第１面Ｓと反対側の第２面Ｆを有する。絶縁基板の第１面と第１回路基板の第１面は同じ面であり、絶縁基板の第２面と第１回路基板の第２面は同じ面である。絶縁基板は、さらに、無機粒子を含んでも良い。第１導体層３４Ｓは第１面上に形成されていて、第２導体層３４Ｆは第２面上に形成されている。第１導体層と第２導体層はスルーホール導体で接続されている。第１回路基板は、さらに、第２回路基板の実装エリアＳＭＦを露出するための開口２６を有している。図１（Ａ）では、プリント配線板が第１導体層上に導体層を有していない。その場合、第１導体層は最上の導体層である。 The first circuit board shown in FIG. 1A is formed of an insulating substrate 20z including a resin and a reinforcing member, a first conductor layer 34S, a second conductor layer 34F, and a through-hole conductor 36. The insulating substrate has a first surface S and a second surface F opposite to the first surface S. The first surface of the insulating substrate and the first surface of the first circuit board are the same surface, and the second surface of the insulating substrate and the second surface of the first circuit substrate are the same surface. The insulating substrate may further contain inorganic particles. The first conductor layer 34S is formed on the first surface, and the second conductor layer 34F is formed on the second surface. The first conductor layer and the second conductor layer are connected by a through-hole conductor. The first circuit board further has an opening 26 for exposing the mounting area SMF of the second circuit board. In FIG. 1A, the printed wiring board does not have a conductor layer on the first conductor layer. In that case, the first conductor layer is the uppermost conductor layer.

図１（Ａ）に示されるように、第１回路基板３０の第２面Ｆと第２導体層３４Ｆ上に第１の樹脂絶縁層５０Ｆが形成されている。第１の樹脂絶縁層５０Ｆに樹脂絶縁層５０Ｆを貫通するビア導体６０Ｆ（６０ＦＩ、６０ＦＯ）用の開口７０Ｆ（７０ＦＩ、７０ＦＯ）が形成されている。
第１の樹脂絶縁層５０Ｆ上に第２回路基板内の導体層５８Ｆが形成されている。
ビア導体６０Ｆ用の開口７０Ｆにビア導体６０Ｆが形成されている。ビア導体６０Ｆは、導体層（第２回路基板内の導体層）５８Ｆと第２導体層３４Ｆを接続している接続用ビア導体６０ＦＯと電子部品を実装するための実装用ビア導体６０ＦＩを有する。接続用ビア導体６０ＦＯは第１回路基板内のスルーホール導体のランド３６Ｌに直接接続されることが好ましい。ランド３６Ｌはスルーホール導体を覆っている導体とスルーホール導体の周りの導体で形成されていて、第２導体層３４Ｆに含まれる。
実装用ビア導体は実装エリアＳＭＦ内に形成されている。実装用ビア導体６０ＦＩは、第１の樹脂絶縁層５０Ｆのビア導体用の開口７０ＦＩ内に形成されている。実装用ビア導体６０ＦＩのボトム（Ｃ４パッド）７３ＳＩは開口７０ＦＩにより露出される。また、ボトム７３ＳＩは、第１回路基板の開口２６により露出される。実装用ビア導体のボトム（Ｃ４パッド）は、開口２６と開口７０ＦＩにより露出される。
接続用ビア導体６０ＦＯは、第１の樹脂絶縁層５０Ｆの開口７０ＦＯ内に形成されている。接続用ビア導体６０ＦＯのボトム７３ＳＯはスルーホール導体のランド３６Ｌに直接接続している。 As shown in FIG. 1A, a first resin insulation layer 50F is formed on the second surface F of the first circuit board 30 and the second conductor layer 34F. Openings 70F (70FI, 70FO) for via conductors 60F (60FI, 60FO) penetrating the resin insulating layer 50F are formed in the first resin insulating layer 50F.
A conductor layer 58F in the second circuit board is formed on the first resin insulation layer 50F.
A via conductor 60F is formed in the opening 70F for the via conductor 60F. The via conductor 60F includes a connection via conductor 60FO connecting the conductor layer (conductor layer in the second circuit board) 58F and the second conductor layer 34F, and a mounting via conductor 60FI for mounting electronic components. The connecting via conductor 60FO is preferably connected directly to the land 36L of the through-hole conductor in the first circuit board. The land 36L is formed of a conductor covering the through-hole conductor and a conductor around the through-hole conductor, and is included in the second conductor layer 34F.
The mounting via conductor is formed in the mounting area SMF. The mounting via conductor 60FI is formed in the via conductor opening 70FI of the first resin insulation layer 50F. The bottom (C4 pad) 73SI of the mounting via conductor 60FI is exposed through the opening 70FI. Further, the bottom 73SI is exposed through the opening 26 of the first circuit board. The bottom (C4 pad) of the mounting via conductor is exposed through the opening 26 and the opening 70FI.
The connection via conductor 60FO is formed in the opening 70FO of the first resin insulation layer 50F. The bottom 73SO of the connecting via conductor 60FO is directly connected to the land 36L of the through-hole conductor.

図１（Ａ）に示されるように、樹脂絶縁層（第１の樹脂絶縁層）５０Ｆを貫通する実装用ビア導体６０ＦＩのボトムは露出していて、第１パッド（Ｃ４パッド）７３ＳＩとして機能する。第１パッドは第２回路基板の実装エリアに形成されている。第１パッド７３ＳＩ上に電子部品と接続するための半田バンプ７６ＳＩ（図２（Ａ）参照）を形成することができる。 As shown in FIG. 1A, the bottom of the mounting via conductor 60FI that penetrates the resin insulating layer (first resin insulating layer) 50F is exposed and functions as the first pad (C4 pad) 73SI. . The first pad is formed in the mounting area of the second circuit board. Solder bumps 76SI (see FIG. 2A) for connecting to electronic components can be formed on the first pads 73SI.

特許文献１の図２等によれば、特許文献１の電子部品を搭載するためのパッドは樹脂絶縁層上に形成されているビア導体のランドで形成されている。ランドは樹脂絶縁層から突出していて、樹脂絶縁層に埋まっていない。特許文献１のパッドを形成しているランドはビア導体を覆っている。さらに、特許文献１のパッドを形成しているランドのサイズはビア導体のサイズより大きい。それに対し、実施形態では、電子部品９０を実装するためのパッド（第１パッド）７３ＳＩは実装用ビア導体６０ＦＩのボトムである。実施形態のプリント配線板の第１パッドは、電子部品を搭載するためのランドを有していない。実施形態によれば、電子部品を実装するためのパッドのサイズ（径ｄ１）を小さくすることが出来る。そのため、パッドのピッチｐ１が狭くなる。実施形態によれば、プリント配線板のサイズが小さくなる。プリント配線板の反りが小さくなる。プリント配線板と電子部品間の接続信頼性が高くなる。電子部品を実装しやすいプリント配線板が提供される。 According to FIG. 2 of Patent Document 1, the pad for mounting the electronic component of Patent Document 1 is formed of a land of via conductors formed on the resin insulating layer. The land protrudes from the resin insulating layer and is not buried in the resin insulating layer. The land forming the pad of Patent Document 1 covers the via conductor. Furthermore, the size of the land forming the pad of Patent Document 1 is larger than the size of the via conductor. In contrast, in the embodiment, the pad (first pad) 73SI for mounting the electronic component 90 is the bottom of the mounting via conductor 60FI. The 1st pad of the printed wiring board of an embodiment does not have a land for mounting electronic parts. According to the embodiment, the size (diameter d1) of the pad for mounting the electronic component can be reduced. Therefore, the pad pitch p1 is narrowed. According to the embodiment, the size of the printed wiring board is reduced. The warpage of the printed wiring board is reduced. The connection reliability between the printed wiring board and the electronic component is increased. A printed wiring board that can easily mount electronic components is provided.

実施形態のプリント配線板では、ビア導体用の開口は樹脂絶縁層の下面から樹脂絶縁層の上面に向かってテーパーしている。そのため、パッドのサイズをさらに小さくすることができる。第１パッドのピッチをさらに小さくすることができる。プリント配線板のサイズが小さくなる。高機能な電子部品をプリント配線板に実装することができる。 In the printed wiring board according to the embodiment, the opening for the via conductor is tapered from the lower surface of the resin insulating layer toward the upper surface of the resin insulating layer. Therefore, the pad size can be further reduced. The pitch of the first pad can be further reduced. The size of the printed wiring board is reduced. High-performance electronic components can be mounted on a printed wiring board.

図１（Ａ）に示されるように、第１の樹脂絶縁層５０Ｆと導体層５８Ｆ上に第２の樹脂絶縁層１５０Ｆが形成されている。第２の樹脂絶縁層１５０Ｆに樹脂絶縁層１５０Ｆを貫通する第２のビア導体１６０Ｆ用の開口１７０Ｆが形成されている。
第２の樹脂絶縁層１５０Ｆ上に第２回路基板内の第２の導体層１５８Ｆが形成されている。
第２のビア導体１６０Ｆ用の開口１７０Ｆに第２のビア導体１６０Ｆが形成されている。第２のビア導体１６０Ｆは、導体層（第２回路基板内の第２の導体層）１５８Ｆと導体層５８Ｆを接続している。
第２の樹脂絶縁層１５０Ｆと第２の導体層１５８Ｆ上に第３の樹脂絶縁層２５０Ｆが形成されている。第３の樹脂絶縁層２５０Ｆに樹脂絶縁層２５０Ｆを貫通する第３のビア導体２６０Ｆ用の開口２７０Ｆが形成されている。
第３の樹脂絶縁層２５０Ｆ上に第２回路基板内の第３の導体層２５８Ｆが形成されている。
第３のビア導体用の開口２７０Ｆに第３のビア導体２６０Ｆが形成されている。第３のビア導体２６０Ｆは、導体層（第２回路基板内の第３導体層）２５８Ｆと導体層１５８Ｆを接続している。第３の導体層２５８Ｆはプリント配線板１０の最下の導体層である。 As shown in FIG. 1A, a second resin insulation layer 150F is formed on the first resin insulation layer 50F and the conductor layer 58F. An opening 170F for the second via conductor 160F that penetrates the resin insulating layer 150F is formed in the second resin insulating layer 150F.
A second conductor layer 158F in the second circuit board is formed on the second resin insulation layer 150F.
A second via conductor 160F is formed in the opening 170F for the second via conductor 160F. The second via conductor 160F connects the conductor layer (second conductor layer in the second circuit board) 158F and the conductor layer 58F.
A third resin insulation layer 250F is formed on the second resin insulation layer 150F and the second conductor layer 158F. An opening 270F for the third via conductor 260F that penetrates the resin insulating layer 250F is formed in the third resin insulating layer 250F.
A third conductor layer 258F in the second circuit board is formed on the third resin insulating layer 250F.
A third via conductor 260F is formed in the opening 270F for the third via conductor. The third via conductor 260F connects the conductor layer (third conductor layer in the second circuit board) 258F and the conductor layer 158F. The third conductor layer 258 </ b> F is the lowermost conductor layer of the printed wiring board 10.

プリント配線板は第２回路基板の樹脂絶縁層（最下の樹脂絶縁層）２５０Ｆと導体層（最下の導体層）２５８Ｆ上にビルドアップ層上の樹脂絶縁層７４Ｆを有することができる。ビルドアップ層上の樹脂絶縁層７４Ｆに導体層（最下の導体層）２５８Ｆを露出する開口７１Ｆが形成されている。開口７１Ｆにより露出される導体層２５８Ｆはマザーボードと接続するパッド７３Ｆとして機能する。なお、最下の樹脂絶縁層２５０Ｆ上に、第２回路基板に用いた樹脂絶縁層が形成されても良い。
パッド７３Ｆ上に保護膜７２を形成することができる。保護膜は、パッドの酸化を防止するための膜である。保護膜は、例えば、Ｎｉ／Ａｕ、Ｎｉ／Ｐｄ／Ａｕ、Ｐｄ／ＡｕやOＳP（Organic Ｓolderability Preservative）膜で形成される。
実装用ビア導体６０ＦＩのボトム（Ｃ４パッド）上に保護膜を形成することができる。 The printed wiring board can have a resin insulation layer 74F on the buildup layer on the resin insulation layer (lowermost resin insulation layer) 250F and the conductor layer (lowermost conductor layer) 258F of the second circuit board. An opening 71F that exposes the conductor layer (lowermost conductor layer) 258F is formed in the resin insulating layer 74F on the buildup layer. The conductor layer 258F exposed through the opening 71F functions as a pad 73F connected to the motherboard. A resin insulating layer used for the second circuit board may be formed on the lowermost resin insulating layer 250F.
A protective film 72 can be formed on the pad 73F. The protective film is a film for preventing the pad from being oxidized. The protective film is formed of, for example, a Ni / Au, Ni / Pd / Au, Pd / Au, or OSP (Organic Solderability Preservative) film.
A protective film can be formed on the bottom (C4 pad) of the mounting via conductor 60FI.

図３（Ｂ）に示されるように貫通孔２８は、絶縁基板２０zの第１面Ｓに第１開口２８ＳＯを有する第１開口部２８Ｓと第２面Ｆに第２開口２８ＦＯを有する第２開口部２８Ｆで形成されている。貫通孔２８は接合面を有し、第１開口部と第２開口部は接合面２８ＣＦで繋がっている。接合面２８ＣＦは図６（Ｂ）に示されている。接合面２８ＣＦに斜線が描かれている。第１開口部の側壁と第２開口部の側壁が交わっている箇所は接続部２８Ｍである。接合面のサイズは第１開口のサイズより小さいことが好ましい。接合面のサイズは第２開口のサイズより小さいことが好ましい。第１開口部２８Ｓは第１面から第２面に向かってテーパーしていることが好ましい。第２開口部２８Ｆは第２面から第１面に向かってテーパーしていることが好ましい。このような形状を有する貫通孔２８内にスルーホール導体３６が形成されている。図１（Ａ）に示されているスルーホール導体３６は例えば、ＵＳ７７８６３９０に開示されている方法で製造されてもよい。 As shown in FIG. 3B, the through hole 28 has a first opening 28S having a first opening 28SO on the first surface S of the insulating substrate 20z and a second opening having a second opening 28FO on the second surface F. A portion 28F is formed. The through hole 28 has a joint surface, and the first opening and the second opening are connected by a joint surface 28CF. The joining surface 28CF is shown in FIG. A diagonal line is drawn on the joint surface 28CF. A portion where the side wall of the first opening and the side wall of the second opening intersect with each other is a connection portion 28M. The size of the joint surface is preferably smaller than the size of the first opening. The size of the joint surface is preferably smaller than the size of the second opening. The first opening 28S is preferably tapered from the first surface toward the second surface. The second opening 28F is preferably tapered from the second surface toward the first surface. A through-hole conductor 36 is formed in the through hole 28 having such a shape. The through-hole conductor 36 shown in FIG. 1 (A) may be manufactured by the method disclosed in US77786390, for example.

図１（Ａ）や図６（Ａ）に示されるように、開口２６は第２回路基板の実装エリアＳＭＦを露出する。開口２６により、第１回路基板に接している第１の樹脂絶縁層５０Ｆを貫通するビア導体（実装用ビア導体）６０ＦＩのボトムが露出される。 As shown in FIGS. 1A and 6A, the opening 26 exposes the mounting area SMF of the second circuit board. Through the opening 26, the bottom of the via conductor (mounting via conductor) 60FI penetrating the first resin insulating layer 50F in contact with the first circuit board is exposed.

絶縁基板２０ｚは補強部材と樹脂で形成されている。絶縁基板２０ｚは、さらに、無機粒子を含んでも良い。補強部材の例はガラス繊維やガラスクロスやアラミド繊維である。無機粒子の例はシリカやアルミナである。 The insulating substrate 20z is formed of a reinforcing member and resin. The insulating substrate 20z may further contain inorganic particles. Examples of the reinforcing member are glass fiber, glass cloth, and aramid fiber. Examples of inorganic particles are silica and alumina.

プリント配線板は、第１回路基板３０の第１面Ｓと第１導体層３４Ｓ上に上側の樹脂絶縁層５０Ｓが形成されている。上側の樹脂絶縁層５０Ｓに第１導体層３４Ｓを露出する開口５１Ｓが形成されている。開口５１Ｓにより露出される第１導体層３４Ｓは第２のパッケージ基板１３０を搭載するためのパッド（第２パッド）５３Ｓとして機能する。第２パッド上に保護膜７２を形成することができる。第２のパッケージ基板１３０は図２（Ｂ）に示されている。なお、第１導体層３４Ｓ上に形成された樹脂絶縁層５０Ｓは、第２回路基板５５Ｆに用いた樹脂絶縁層５０Ｆ、１５０Ｆ、２５０Ｆとは同じ材料であることが望ましい。なお、上側の樹脂絶縁層５０はソルダーレジスト層でも良い。 In the printed wiring board, an upper resin insulating layer 50S is formed on the first surface S of the first circuit board 30 and the first conductor layer 34S. An opening 51S that exposes the first conductor layer 34S is formed in the upper resin insulation layer 50S. The first conductor layer 34S exposed through the opening 51S functions as a pad (second pad) 53S for mounting the second package substrate 130. A protective film 72 can be formed on the second pad. The second package substrate 130 is shown in FIG. The resin insulating layer 50S formed on the first conductor layer 34S is preferably made of the same material as the resin insulating layers 50F, 150F, and 250F used for the second circuit board 55F. The upper resin insulation layer 50 may be a solder resist layer.

特許文献１の図２では、樹脂層に貫通孔が形成されている。特許文献１の貫通孔の形状はストレートである。それに対し、実施形態の第１回路基板に形成されている貫通孔は接続部２８Ｍを有する。接続部は変化点なので、接続部２８Ｍはストレスを受けやすい。そのため、実施形態では、ストレスが接点ＣＭと接続部２８Ｍに分散されると考えられる。従って、接点ＣＭから第２回路基板にクラックが発生しがたい。また、接合面２８ＣＦにめっき膜で形成されている金属が形成されている。金属は樹脂よりストレスに強い。そのため、接合面２８ＣＦにストレスが集中しても、接続部２８Ｍや接合面２８ＣＦからスルーホール導体にクラックが発生しがたい。絶縁基板２０zは補強部材を有するので、第１回路基板にクラックが発生し難い。
それに対し、特許文献１の図２の電子部品内蔵基板は接続部２８Ｍを有していない。そのため、樹脂層の角とコアレス基板の接点のみにストレスが集中すると考えられる。接点からコアレス基板にクラックが入りやすい。 In FIG. 2 of Patent Document 1, a through hole is formed in the resin layer. The shape of the through hole in Patent Document 1 is straight. On the other hand, the through hole formed in the first circuit board of the embodiment has a connection portion 28M. Since the connecting portion is a changing point, the connecting portion 28M is susceptible to stress. Therefore, in the embodiment, it is considered that stress is distributed to the contact CM and the connection portion 28M. Therefore, cracks are unlikely to occur from the contact CM to the second circuit board. Further, a metal formed of a plating film is formed on the bonding surface 28CF. Metal is more resistant to stress than resin. Therefore, even if stress concentrates on the joint surface 28CF, cracks are unlikely to occur in the through-hole conductor from the connection portion 28M or the joint surface 28CF. Since the insulating substrate 20z has the reinforcing member, it is difficult for the first circuit substrate to crack.
On the other hand, the electronic component built-in substrate of FIG. 2 of Patent Document 1 does not have the connection portion 28M. For this reason, it is considered that stress concentrates only on the corners of the resin layer and the contact points of the coreless substrate. Cracks can easily enter the coreless substrate from the contacts.

図２（Ａ）は、実施形態のプリント配線板１０の第１応用例１２０を示す。第１応用例１２０は、パッケージ基板（第１のパッケージ基板）である。
パッケージ基板１２０では、第１回路基板３０の開口２６内にＩＣチップなどの電子部品９０が収容されている。ＩＣチップ９０は、開口２６から露出するＣ４パッド７３ＳＩに半田バンプ７６ＳＩにより実装される。 FIG. 2A shows a first application example 120 of the printed wiring board 10 of the embodiment. The first application example 120 is a package substrate (first package substrate).
In the package substrate 120, an electronic component 90 such as an IC chip is accommodated in the opening 26 of the first circuit substrate 30. The IC chip 90 is mounted on the C4 pad 73SI exposed from the opening 26 by solder bumps 76SI.

図２（Ｂ）は、実施形態のプリント配線板１０の第２応用例（ＰＯＰ基板）２０００を示す。第２応用例では、第１のパッケージ基板１２０に接続体７６ＳＯを介して第２のパッケージ基板１３０が搭載されている。第２のパッケージ基板１３０は上基板１１０と上基板上に実装されているメモリ等の電子部品１９０を有する。接続体７６ＳＯは、上側の樹脂絶縁層５０Ｓの開口５１Ｓにより露出される第２導体層（第２パッド）５３Ｓ上に形成されている。図２（Ｂ）では、接続体７６ＳＯは、半田バンプ７６ＳＯである。半田バンプ以外の接続体の例はめっきポストやピンなどの金属ポストである（図示せず）。めっきポストやピンの形状は円柱である。直円柱が好ましい。
第１のパッケージ基板１２０と第２のパッケージ基板１３０との間にモールド樹脂１０２が形成されている。上基板１１０上に電子部品１９０を封止するモールド樹脂２０２が形成されている。 FIG. 2B shows a second application example (POP substrate) 2000 of the printed wiring board 10 of the embodiment. In the second application example, the second package substrate 130 is mounted on the first package substrate 120 via the connecting body 76SO. The second package substrate 130 includes an upper substrate 110 and an electronic component 190 such as a memory mounted on the upper substrate. The connection body 76SO is formed on the second conductor layer (second pad) 53S exposed through the opening 51S of the upper resin insulation layer 50S. In FIG. 2B, the connecting body 76SO is a solder bump 76SO. An example of the connection body other than the solder bump is a metal post such as a plating post or a pin (not shown). The shape of the plating posts and pins is a cylinder. A right circular cylinder is preferable.
Mold resin 102 is formed between first package substrate 120 and second package substrate 130. A mold resin 202 for sealing the electronic component 190 is formed on the upper substrate 110.

第１回路基板は、絶縁基板２０ｚの第１面と第１導体層上に交互に積層されている樹脂絶縁層と導体層を有することができる。その場合、樹脂絶縁層と導体層上に上側の樹脂絶縁層５０Ｓが形成される。その場合、上側の樹脂絶縁層５０Ｓの直下の導体層が最上の導体層である。 The first circuit board can have a resin insulating layer and a conductor layer alternately stacked on the first surface of the insulating substrate 20z and the first conductor layer. In that case, the upper resin insulation layer 50S is formed on the resin insulation layer and the conductor layer. In that case, the conductor layer immediately below the upper resin insulating layer 50S is the uppermost conductor layer.

プリント配線板１０は、ビルドアップ層上の樹脂絶縁層７４Ｆの開口７１Ｆから露出されるパッド７３Ｆに、マザーボードと接続するための半田バンプ７６Ｆを有しても良い。 The printed wiring board 10 may have solder bumps 76F for connecting to the motherboard on the pads 73F exposed from the openings 71F of the resin insulating layer 74F on the buildup layer.

実施形態のプリント配線板では、絶縁基板２０zに電子部品収容用の開口２６が形成される。もし、第１回路基板の両面に第２回路基板が形成されると、第１回路基板を中心に対称な構造が得られる。そのため、接点ＣＭに働くストレスは小さい。しかしながら、実施形態のプリント配線板では、第２回路基板が第１回路基板の第２面上のみに形成されている。そのため、ストレスの集中を避けるため、実施形態のプリント配線板に凹部５５Ｆｆを形成することができる。凹部５５Ｆｆを有するプリント配線板が図６（Ｄ）、図５（Ｃ）に示される。凹部５５Ｆｆは第１回路基板３０と第２回路基板５５Ｆの間に形成されている空間であって、開口２６に繋がっている。凹部の上面は第１回路基板の第２面である。凹部の下面は第２回路基板の第３面である。凹部の側壁５５ｆｗは第１回路基板と接している第１の樹脂絶縁層５０Ｆの側面である。凹部５５Ｆｆの側壁５５ｆｗは開口２６により露出される絶縁基板２０ｚの側壁２６Ｗより後退している。凹部５５Ｆｆにより、高い剛性を有する第１回路基板３０のコーナー部２６Ｅが、第２回路基板に接しない。熱収縮に起因する応力がコーナー部２６Ｅに集中しても、コーナー部から第２回路基板にストレスが至らない。第２回路基板にクラックが発生し難い。凹部５５Ｆｆを有するプリント配線板の信頼性が低下しない。第１実施形態のプリント配線板では、開口２６から露出する第２回路基板の面ＴＳは第１回路基板の第２面から凹んでもよい。その場合、開口２６から露出する面ＴＳは第１回路基板の第２面より下に位置している。凹部５５Ｆｆの下面（凹部内の第１の樹脂絶縁層５０Ｆの上面）は開口２６から露出する面ＴＳに繋がっている。凹部の下面と面ＴＳは同一平面に位置する。凹部５５Ｆｆを有するプリント配線板では、第１の樹脂絶縁層５０Ｆの上面は第１回路基板と接する面Ｖと開口２６から露出する面ＴＳと面Ｖと面ＴＳを繋ぐ側壁５５ｆｗで形成されている。面Ｖと面ＴＳは同一平面上に位置しないため、側壁５５ｆｗが存在する。側壁５５ｆｗは凹部５５Ｆｆから露出する面である。 In the printed wiring board of the embodiment, an opening 26 for accommodating electronic components is formed in the insulating substrate 20z. If the second circuit board is formed on both surfaces of the first circuit board, a symmetrical structure is obtained with the first circuit board as the center. Therefore, the stress acting on the contact CM is small. However, in the printed wiring board of the embodiment, the second circuit board is formed only on the second surface of the first circuit board. Therefore, in order to avoid stress concentration, the recess 55Ff can be formed in the printed wiring board of the embodiment. A printed wiring board having a recess 55Ff is shown in FIGS. 6 (D) and 5 (C). The recess 55Ff is a space formed between the first circuit board 30 and the second circuit board 55F, and is connected to the opening 26. The upper surface of the recess is the second surface of the first circuit board. The lower surface of the recess is the third surface of the second circuit board. The side wall 55fw of the recess is a side surface of the first resin insulating layer 50F in contact with the first circuit board. The side wall 55fw of the recess 55Ff is set back from the side wall 26W of the insulating substrate 20z exposed by the opening 26. Due to the recess 55Ff, the corner portion 26E of the first circuit board 30 having high rigidity does not contact the second circuit board. Even if the stress caused by the thermal contraction is concentrated on the corner portion 26E, the stress does not reach the second circuit board from the corner portion. Cracks are unlikely to occur in the second circuit board. The reliability of the printed wiring board having the recess 55Ff does not deteriorate. In the printed wiring board of the first embodiment, the surface TS of the second circuit board exposed from the opening 26 may be recessed from the second surface of the first circuit board. In that case, the surface TS exposed from the opening 26 is located below the second surface of the first circuit board. The lower surface of the recess 55Ff (the upper surface of the first resin insulating layer 50F in the recess) is connected to the surface TS exposed from the opening 26. The lower surface of the recess and the surface TS are located on the same plane. In the printed wiring board having the recess 55Ff, the upper surface of the first resin insulating layer 50F is formed by the surface V in contact with the first circuit board, the surface TS exposed from the opening 26, and the side wall 55fw connecting the surface V and the surface TS. . Since the surface V and the surface TS are not located on the same plane, the side wall 55 fw exists. The side wall 55fw is a surface exposed from the recess 55Ff.

実施形態のプリント配線板では、第１回路基板３０の第１面Ｓ側の最外層の樹脂絶縁層５０Ｓは芯材を備えない樹脂層である。また、第１回路基板３０の第２面Ｆ側のビルドアップ層５５Ｆを形成する樹脂絶縁層５０Ｆ、１５０Ｆ、２５０Ｆも芯材を備えない樹脂層である。なお、第１回路基板３０の第１面Ｓ側の最外層の樹脂絶縁層５０Ｓと第１回路基板３０の第２面Ｆ側のビルドアップ層５５Ｆを形成する樹脂絶縁層５０Ｆ、１５０Ｆ、２５０Ｆとは同じ材質を用いることが望ましい。第１回路基板３０の第１面側の最外層の樹脂絶縁層５０Ｓの厚みｔ１は１５．０〜３０．０μｍであり、ビルドアップ層５５Ｆを形成する樹脂絶縁層５０Ｆの厚みｔ２、樹脂絶縁層１５０Ｆの厚みｔ３、樹脂絶縁層２５０Ｆの厚みｔ４は１０．０〜１５．０μｍである。即ち、第１面側の樹脂絶縁層５０Ｓの厚みｔ１は、ビルドアップ層５５Ｆを形成する樹脂絶縁層５０Ｆの厚みｔ２、樹脂絶縁層１５０Ｆの厚みｔ３、樹脂絶縁層２５０Ｆの厚みｔ４よりも厚い。そして、第１面側の樹脂絶縁層５０Ｓの厚みｔ１と、ビルドアップ層５５Ｆを形成する樹脂絶縁層５０Ｆの厚みｔ２、樹脂絶縁層１５０Ｆの厚みｔ３、樹脂絶縁層２５０Ｆの厚みｔ４との比は、０．３０超０．７５未満である。即ち、０．３０＜ビルドアップ層を形成するそれぞれの絶縁層の厚み／第１絶縁層の厚み＜０．７５である。 In the printed wiring board of the embodiment, the outermost resin insulation layer 50S on the first surface S side of the first circuit board 30 is a resin layer that does not include a core material. The resin insulating layers 50F, 150F, and 250F that form the build-up layer 55F on the second surface F side of the first circuit board 30 are also resin layers that do not include a core material. The resin insulation layers 50F, 150F, and 250F that form the outermost resin insulation layer 50S on the first surface S side of the first circuit board 30 and the buildup layer 55F on the second surface F side of the first circuit board 30; It is desirable to use the same material. The thickness t1 of the outermost resin insulation layer 50S on the first surface side of the first circuit board 30 is 15.0 to 30.0 μm, the thickness t2 of the resin insulation layer 50F forming the buildup layer 55F, the resin insulation layer The thickness t3 of 150F and the thickness t4 of the resin insulating layer 250F are 10.0 to 15.0 μm. That is, the thickness t1 of the resin insulation layer 50S on the first surface side is thicker than the thickness t2 of the resin insulation layer 50F forming the buildup layer 55F, the thickness t3 of the resin insulation layer 150F, and the thickness t4 of the resin insulation layer 250F. The ratio between the thickness t1 of the resin insulation layer 50S on the first surface side, the thickness t2 of the resin insulation layer 50F forming the buildup layer 55F, the thickness t3 of the resin insulation layer 150F, and the thickness t4 of the resin insulation layer 250F is More than 0.30 and less than 0.75. That is, 0.30 <thickness of each insulating layer forming the buildup layer / thickness of the first insulating layer <0.75.

第１実施形態のプリント配線板は、第１回路基板３０の第１面Ｓ側には１層の樹脂絶縁層５０Ｓが形成され、第２面Ｆ側には３層の樹脂絶縁層５０Ｆ、１５０Ｆ、２５０Ｆが形成されている非対称構造である。このため、第１面と該第１面と反対側の第２面とを備える基材と、前記基材の第１面に形成された第１導体層と、前記基材の第２面に形成された第２導体層と、前記基材を貫通して、前記第１導体層と、前記第２導体層とを接続するスルーホール導体と、前記基材の第２面側に導体層と絶縁層とが交互に積層されてなるビルドアップ層と、前記基材の第１面側に形成された第１絶縁層と、前記第１絶縁層及び前記基材を貫通して前記基材の第２面に積層された前記ビルドアップ層を露出させるキャビティとを備える。第１面Ｓ側には１層の樹脂絶縁層５０Ｓの厚みを厚くし、第２面Ｆ側には３層の樹脂絶縁層５０Ｆ、１５０Ｆ、２５０Ｆを薄くすることで、第１面側の樹脂絶縁層と第２面側の樹脂絶縁層の体積差が小さくなる。その結果、第１面側の樹脂絶縁層と第２面側の樹脂絶縁層とのＣＥＴ（熱膨張係数）差を小さくし、プリント配線板の反りを抑制している。これにより、電子部品９０の実装信頼性が向上する。また、ヒートサイクルによる反りが抑えられるため、電子部品９０、上基板１１０とプリント配線板１０との接続信頼性の低下が軽減される。ここで、ビルドアップ層５５Ｆを形成する樹脂絶縁層５０Ｆの厚みｔ２、樹脂絶縁層１５０Ｆの厚みｔ３、樹脂絶縁層２５０Ｆの厚みｔ４のそれぞれの樹脂絶縁層の厚み／第１面側の樹脂絶縁層５０Ｓの厚みｔ１が、０．３０以下の場合、第１面側の樹脂絶縁層と第２面側の樹脂絶縁層とのＣＥＴ（熱膨張係数）差が逆に大きくなるので、反りを抑えることができない。反対に、比が０．７５以上であると、ＣＥＴ（熱膨張係数）差を小さくすることができず、反りを軽減することができない。 In the printed wiring board according to the first embodiment, one resin insulating layer 50S is formed on the first surface S side of the first circuit board 30, and three resin insulating layers 50F and 150F are formed on the second surface F side. , 250F is formed. For this reason, a base material provided with a first surface and a second surface opposite to the first surface, a first conductor layer formed on the first surface of the base material, and a second surface of the base material A formed second conductor layer; a through-hole conductor that penetrates the base material to connect the first conductor layer and the second conductor layer; and a conductor layer on the second surface side of the base material. Build-up layers formed by alternately laminating insulating layers, a first insulating layer formed on the first surface side of the base material, the first insulating layer and the base material penetrating the base material And a cavity exposing the buildup layer laminated on the second surface. By increasing the thickness of one resin insulating layer 50S on the first surface S side and reducing the three resin insulating layers 50F, 150F, and 250F on the second surface F side, the resin on the first surface side is reduced. The volume difference between the insulating layer and the resin insulating layer on the second surface side is reduced. As a result, the CET (thermal expansion coefficient) difference between the resin insulation layer on the first surface side and the resin insulation layer on the second surface side is reduced, and warping of the printed wiring board is suppressed. Thereby, the mounting reliability of the electronic component 90 is improved. In addition, since warpage due to heat cycle is suppressed, a decrease in connection reliability between the electronic component 90, the upper substrate 110, and the printed wiring board 10 is reduced. Here, the thickness t2 of the resin insulation layer 50F forming the buildup layer 55F, the thickness t3 of the resin insulation layer 150F, and the thickness t4 of the resin insulation layer 250F / the resin insulation layer on the first surface side. When the thickness t1 of 50S is 0.30 or less, the CET (thermal expansion coefficient) difference between the resin insulation layer on the first surface side and the resin insulation layer on the second surface side becomes larger on the contrary, so that warpage is suppressed. I can't. On the other hand, if the ratio is 0.75 or more, the CET (thermal expansion coefficient) difference cannot be reduced, and the warpage cannot be reduced.

ビルドアップ層５５Ｆの最外層の樹脂絶縁層２５０Ｆ上にビルドアップ層上の樹脂絶縁層７４Ｆを設けることで、第１面側と第２面側とのＣＥＴ（熱膨張係数）差を小さくすることができ、反りを抑えることができる。ビルドアップ層上の樹脂絶縁層７４Ｆの厚みｔ５は、１０．０〜１５．０μｍであり、第１面側の樹脂絶縁層５０Ｓの厚みｔ１よりも薄い。そして、０．３０＜ビルドアップ層上の樹脂絶縁層７４Ｆの厚みｔ５／第１面の第１絶縁層５０Ｓの厚みｔ１＜０．７５である。 By providing the resin insulation layer 74F on the buildup layer on the outermost resin insulation layer 250F of the buildup layer 55F, the CET (thermal expansion coefficient) difference between the first surface side and the second surface side is reduced. And warpage can be suppressed. The thickness t5 of the resin insulation layer 74F on the buildup layer is 10.0 to 15.0 μm, and is thinner than the thickness t1 of the resin insulation layer 50S on the first surface side. Then, 0.30 <thickness t5 of the resin insulating layer 74F on the buildup layer / thickness t1 <0.75 of the first insulating layer 50S on the first surface.

ここで、第１回路基板３０の第１面Ｓ上に２層以上の層間樹脂絶縁層が設けられる場合、最外層の樹脂絶縁層が、第２面側のビルドアップ層５５Ｆを形成する樹脂絶縁層の厚みよりも厚いことが望ましい。 Here, when two or more interlayer resin insulation layers are provided on the first surface S of the first circuit board 30, the outermost resin insulation layer forms a resin insulation that forms the build-up layer 55F on the second surface side. Desirably thicker than the layer thickness.

[実施形態のプリント配線板の製造方法]
実施形態のプリント配線板１０の製造方法が図３〜図５に示される。
出発基板が準備される。出発基板は、絶縁基板２０ｚと絶縁基板２０ｚの両面に積層されている銅箔２２Ｆ、２２Ｓで形成されている（図３（Ａ））。絶縁基板は、補強部材と樹脂と無機粒子を含む。補強部材の例は、ガラスクロスやガラス繊維やアラミド繊維である。樹脂の例は、エポキシ樹脂やＢＴ（ビスマレイミドトリアジン）樹脂である。
絶縁基板は第１面Ｓと第１面と反対側の第２面Ｆを有する。絶縁基板の第１面Ｓに積層されている銅箔２２Ｓは第１銅箔であり、絶縁基板の第２面Ｆに積層されている銅箔２２Ｆは第２銅箔である。 [Method for Manufacturing Printed Wiring Board of Embodiment]
The manufacturing method of the printed wiring board 10 of embodiment is shown by FIGS.
A starting substrate is prepared. The starting substrate is formed of copper foils 22F and 22S laminated on both surfaces of the insulating substrate 20z and the insulating substrate 20z (FIG. 3A). The insulating substrate includes a reinforcing member, a resin, and inorganic particles. Examples of the reinforcing member are glass cloth, glass fiber, and aramid fiber. Examples of the resin are an epoxy resin and a BT (bismaleimide triazine) resin.
The insulating substrate has a first surface S and a second surface F opposite to the first surface. The copper foil 22S laminated on the first surface S of the insulating substrate is a first copper foil, and the copper foil 22F laminated on the second surface F of the insulating substrate is a second copper foil.

出発基板の第１銅箔２２ＳにＣＯ２レーザが照射される。絶縁基板２０ｚの第１面Ｓ側に第１開口部２８Ｓが形成される。更に、第２銅箔２２ＦにＣＯ２レーザが照射される。第１開口部２８Ｓに繋がる第２開口部２８Ｆが第２面Ｆ側に形成される。第１開口部２８Ｓと第２開口部２８Ｆが接合面２８ＣＦで接続される。接合面２８ＣＦは図６（Ｂ）に示されている。第１開口部の側壁と第２開口部の側壁の交点に接続部２８Ｍが形成される。第１開口部の軸線ＬＬ１と第２開口部の軸線ＬＬ２が一致するようにレーザが照射される。スルーホール導体用の貫通孔２８が形成される（図３（Ｂ））。第１開口部は第１面Ｓから第２面Ｆに向かってテーパーしている。第２開口部は第２面Ｆから第１面Ｓに向かってテーパーしている。第１開口部は第１面に第１開口２８ＳＯを有し、第２開口部は第２面に第２開口２８ＦＯを有する。 The first copper foil 22S of the starting substrate is irradiated with a CO2 laser. A first opening 28S is formed on the first surface S side of the insulating substrate 20z. Further, the second copper foil 22F is irradiated with a CO2 laser. A second opening 28F connected to the first opening 28S is formed on the second surface F side. The first opening 28S and the second opening 28F are connected by the joint surface 28CF. The joining surface 28CF is shown in FIG. A connecting portion 28M is formed at the intersection of the side wall of the first opening and the side wall of the second opening. The laser is irradiated so that the axis LL1 of the first opening coincides with the axis LL2 of the second opening. A through hole 28 for the through hole conductor is formed (FIG. 3B). The first opening is tapered from the first surface S toward the second surface F. The second opening is tapered from the second surface F toward the first surface S. The first opening has a first opening 28SO on the first surface, and the second opening has a second opening 28FO on the second surface.

第１銅箔と第２銅箔、貫通孔２８の側壁上に無電解めっき膜が形成される。無電解めっき膜上にめっきレジスト膜を形成し、その後電解めっきで貫通孔２８内にスルーホール導体３６及びパターンを形成する。めっきレジスト膜を剥離する。めっきレジスト膜下の無電解めっき膜及び銅箔２２Ｆ、２２Ｓをエッチング液で除去する。これにより、絶縁基板の第１面に第１導体層３４Ｓが形成される。絶縁基板の第２面に第２導体層３４Ｆが形成される。第２導体層３４Ｆは開口２６を形成するためのダミーパターン３４ＦＩを含む。貫通孔２８に第１導体層と第２導体層を接続するスルーホール導体３６が形成される。スルーホール導体は貫通孔の接続部２８Ｍに最も細い部分を有する。貫通孔２８を有する絶縁基板と貫通孔２８に形成されているスルーホール導体３６と絶縁基板の第１面上に形成されている第１導体層３４Ｓと絶縁基板の第２面上に形成されている第２導体層３４Ｆとを有する中間基板３００が得られる（図３（Ｃ））。中間基板３００はＵＳ７７８６３９０に開示されている方法で製造されてもよい。中間基板は第１面と第２面を有する。中間基板の第１面と絶縁基板の第１面は同じ面であり、中間基板の第２面と絶縁基板の第２面は同じ面である。 An electroless plating film is formed on the side walls of the first copper foil, the second copper foil, and the through hole 28. A plating resist film is formed on the electroless plating film, and then a through-hole conductor 36 and a pattern are formed in the through hole 28 by electrolytic plating. Strip the plating resist film. The electroless plating film below the plating resist film and the copper foils 22F and 22S are removed with an etching solution. Thereby, the first conductor layer 34S is formed on the first surface of the insulating substrate. A second conductor layer 34F is formed on the second surface of the insulating substrate. The second conductor layer 34F includes a dummy pattern 34FI for forming the opening 26. A through-hole conductor 36 that connects the first conductor layer and the second conductor layer is formed in the through hole 28. The through-hole conductor has the thinnest portion in the through hole connecting portion 28M. An insulating substrate having a through hole 28, a through hole conductor 36 formed in the through hole 28, a first conductor layer 34S formed on the first surface of the insulating substrate, and a second surface of the insulating substrate. An intermediate substrate 300 having the second conductor layer 34F is obtained (FIG. 3C). The intermediate substrate 300 may be manufactured by a method disclosed in US77786390. The intermediate substrate has a first surface and a second surface. The first surface of the intermediate substrate and the first surface of the insulating substrate are the same surface, and the second surface of the intermediate substrate and the second surface of the insulating substrate are the same surface.

図７（Ａ）に中間基板３００の平面図が示されている。図７（Ａ）は、第２導体層側から中間基板を観察することで得られる平面図である。図７（Ａ）に第２導体層と第２導体層から露出する絶縁基板２０ｚの第２面Ｆが示されている。絶縁基板の第２面の略中央にダミーパターン３４ＦＩが形成されている。ダミーパターン３４ＦＩに斜線が描かれている。ダミーパターン３４ＦＩは絶縁基板２０ｚの第２面の所定の領域を覆っている。ダミーパターン３４ＦＩは、所謂、ベタパターンである。ダミーパターンの周りにスルーホール導体３６のランド３６Ｌが示されている。ランド３６Ｌに交差状の斜線が描かれている。図７（Ｂ）に、開口２６とダミーパターン３４ＦＩの位置関係や両者のサイズが示されている。ダミーパターン３４ＦＩの外周は実線で示されていて、開口２６の外周は点線で示されている。点線は、ダミーパターン上に形成される開口２６の外周を示している。図７（Ｂ）に示されるように、ダミーパターン３４ＦＩの大きさは開口２６の大きさより大きい。また、ダミーパターン３４ＦＩの外周は開口２６の外周より外側に位置している。 FIG. 7A shows a plan view of the intermediate substrate 300. FIG. 7A is a plan view obtained by observing the intermediate substrate from the second conductor layer side. FIG. 7A shows the second conductor layer and the second surface F of the insulating substrate 20z exposed from the second conductor layer. A dummy pattern 34FI is formed substantially at the center of the second surface of the insulating substrate. The dummy pattern 34FI is hatched. The dummy pattern 34FI covers a predetermined region on the second surface of the insulating substrate 20z. The dummy pattern 34FI is a so-called solid pattern. A land 36L of the through-hole conductor 36 is shown around the dummy pattern. Crossed diagonal lines are drawn on the land 36L. FIG. 7B shows the positional relationship between the opening 26 and the dummy pattern 34FI and the size of both. The outer periphery of the dummy pattern 34FI is indicated by a solid line, and the outer periphery of the opening 26 is indicated by a dotted line. The dotted line indicates the outer periphery of the opening 26 formed on the dummy pattern. As shown in FIG. 7B, the size of the dummy pattern 34FI is larger than the size of the opening 26. The outer periphery of the dummy pattern 34FI is located outside the outer periphery of the opening 26.

中間基板３００の第１面Ｓに上側の樹脂絶縁層５０Ｓが加熱プレスにより形成される。中間基板の第２面Ｆに樹脂絶縁層（第１の樹脂絶縁層）５０Ｆが形成され、第２中間体４００が完成する（図３（Ｄ））。樹脂絶縁層５０Ｆ、５０Ｓはエポキシ等の樹脂とシリカ等の無機粒子を含む。樹脂絶縁層５０Ｆ、樹脂絶縁層５０Ｓは、さらに、ガラスクロス等の補強部材を有しても良い。樹脂絶縁層５０Ｆ、樹脂絶縁層５０Ｓは同一の組成であることが望ましい。そして、樹脂絶縁層５０Ｓの厚みｔ１は１５．０〜３０．０μｍであり、樹脂絶縁層５０Ｆの厚みｔ２は１０．０〜１５．０μｍである。 Upper resin insulating layer 50S is formed on first surface S of intermediate substrate 300 by a hot press. A resin insulation layer (first resin insulation layer) 50F is formed on the second surface F of the intermediate substrate, and the second intermediate body 400 is completed (FIG. 3D). The resin insulating layers 50F and 50S include a resin such as epoxy and inorganic particles such as silica. The resin insulating layer 50F and the resin insulating layer 50S may further include a reinforcing member such as a glass cloth. It is desirable that the resin insulating layer 50F and the resin insulating layer 50S have the same composition. The thickness t1 of the resin insulating layer 50S is 15.0 to 30.0 μm, and the thickness t2 of the resin insulating layer 50F is 10.0 to 15.0 μm.

支持フィルム８０の両面に第２中間体４００が貼られる（図３（Ｅ））。 The 2nd intermediate body 400 is affixed on both surfaces of the support film 80 (FIG.3 (E)).

次に、第１の樹脂絶縁層５０Ｆに、第２導体層３４Ｆに至るビア導体用の開口７０Ｆ（７０ＦＩ、７０ＦＯ）が形成される（図４（Ａ））。ビア導体用の開口７０Ｆはダミーパターン３４ＦＩに至る開口７０ＦＩとダミーパターン以外の第２導体層に至る開口７０ＦＯを有する。開口７０ＦＩは、実装用ビア導体を形成するための開口である。開口７０ＦＯは接続用ビア導体を形成するための開口である。開口７０ＦＯは、例えば、スルーホール導体のランド３６Ｌに至る。スルーホール導体のランドはスルーホール導体の直上に形成されている導体とスルーホール導体の周りに形成されている導体で形成される。セミアディティブ法で第１の樹脂絶縁層５０Ｆ上に導体層５８Ｆが形成される。同時に、開口７０Ｆにビア導体６０Ｆが形成される（図４（Ｂ））。開口７０ＦＯにスルーホール導体に繋がるビア導体（接続用ビア導体）６０ＦＯが形成される。開口７０ＦＩにＣ４パッドを形成するビア導体（実装用ビア導体）６０ＦＩが形成される。ビア導体６０Ｆはボトムを有する。接続用ビア導体のボトムはスルーホール導体のランド３６Ｌに接している。
実装用ビア導体のボトムはダミーパターン３４ＦＩ上に形成される。実装用ビア導体のボトムはダミーパターンに接している。 Next, via conductor openings 70F (70FI, 70FO) reaching the second conductor layer 34F are formed in the first resin insulating layer 50F (FIG. 4A). The via conductor opening 70F has an opening 70FI reaching the dummy pattern 34FI and an opening 70FO reaching the second conductor layer other than the dummy pattern. The opening 70FI is an opening for forming a mounting via conductor. The opening 70FO is an opening for forming a connection via conductor. The opening 70FO reaches, for example, a land 36L of a through-hole conductor. The land of the through-hole conductor is formed by a conductor formed immediately above the through-hole conductor and a conductor formed around the through-hole conductor. The conductor layer 58F is formed on the first resin insulation layer 50F by a semi-additive method. At the same time, the via conductor 60F is formed in the opening 70F (FIG. 4B). A via conductor (connection via conductor) 60FO connected to the through-hole conductor is formed in the opening 70FO. A via conductor (mounting via conductor) 60FI for forming a C4 pad is formed in the opening 70FI. The via conductor 60F has a bottom. The bottom of the connection via conductor is in contact with the land 36L of the through-hole conductor.
The bottom of the mounting via conductor is formed on the dummy pattern 34FI. The bottom of the mounting via conductor is in contact with the dummy pattern.

開口７０ＦＩから露出するダミーパターン上に金属膜を形成することができる。金属膜がＣ４パッドとして機能する。金属膜は銅以外の金属で形成されていて、金属膜はＣ４パッド（第１パッド）の酸化を防止する。金属膜の例は金、パラジウム、錫である。金属膜とＣ４パッド間にニッケルを形成することができる。 A metal film can be formed on the dummy pattern exposed from the opening 70FI. The metal film functions as a C4 pad. The metal film is formed of a metal other than copper, and the metal film prevents oxidation of the C4 pad (first pad). Examples of metal films are gold, palladium, and tin. Nickel can be formed between the metal film and the C4 pad.

第１の樹脂絶縁層５０Ｆと導体層５８Ｆ上に第２の樹脂絶縁層１５０Ｆが加熱プレスで形成される。第２の樹脂絶縁層１５０Ｆに第２ビア導体用の開口１７０Ｆが形成される。第２の樹脂絶縁層１５０Ｆは熱硬化タイプである。
第２の樹脂絶縁層１５０Ｆ上に導体層１５８Ｆが形成される。同時に、第２ビア導体用の開口に第２のビア導体１６０Ｆが形成される。導体層１５８Ｆやビア導体１６０Ｆはセミアディティブ法で形成される。 A second resin insulation layer 150F is formed on the first resin insulation layer 50F and the conductor layer 58F by a hot press. An opening 170F for the second via conductor is formed in the second resin insulation layer 150F. The second resin insulation layer 150F is a thermosetting type.
Conductive layer (158F) is formed on second resin insulation layer (150F). At the same time, the second via conductor 160F is formed in the opening for the second via conductor. The conductor layer 158F and the via conductor 160F are formed by a semi-additive method.

前の段落に示されている方法と同様な方法で第３の樹脂絶縁層２５０Ｆと導体層２５８Ｆと第３のビア導体２６０Ｆが形成される。
第３の樹脂絶縁層２５０Ｆは熱硬化タイプである。第２回路基板に含まれる樹脂絶縁層５０Ｆ、１５０Ｆ、２５０Ｆは熱硬化タイプである。 A third resin insulation layer 250F, a conductor layer 258F, and a third via conductor 260F are formed by a method similar to the method shown in the previous paragraph.
The third resin insulation layer 250F is a thermosetting type. The resin insulating layers 50F, 150F, and 250F included in the second circuit board are thermosetting types.

第３の樹脂絶縁層２５０Ｆと導体層２５８Ｆ上にビルドアップ層上の樹脂絶縁層７４Ｆが形成され、第３の中間体５００が完成する（図４（Ｃ））。ビルドアップ層上の樹脂絶縁層７４Ｆは熱硬化タイプである。ビルドアップ層上の樹脂絶縁層７４Ｆは樹脂と無機粒子を含む。ビルドアップ層上の樹脂絶縁層７４Ｆはガラスクロス等の補強部材を含まない。なお、ビルドアップ層上の樹脂絶縁層７４Ｆは、ビルドアップ層形成に用いた樹脂絶縁層と同じ材料である。その場合、開口はレーザで開口が形成される。なお、ビルドアップス上の樹脂絶縁層７４Ｆはソルダーレジスト層でも良い。 The resin insulation layer 74F on the buildup layer is formed on the third resin insulation layer 250F and the conductor layer 258F, and the third intermediate 500 is completed (FIG. 4C). The resin insulating layer 74F on the buildup layer is a thermosetting type. The resin insulating layer 74F on the buildup layer contains a resin and inorganic particles. The resin insulating layer 74F on the buildup layer does not include a reinforcing member such as a glass cloth. The resin insulating layer 74F on the buildup layer is the same material as the resin insulating layer used for forming the buildup layer. In that case, the opening is formed by a laser. The resin insulating layer 74F on the buildup may be a solder resist layer.

上側の樹脂絶縁層５０Ｓは、ビルドアップ層の第１の樹脂絶縁層５０Ｆ、第２の樹脂絶縁層１５０Ｆ、第３の樹脂絶縁層２５０Ｆ及びビルドアップ層上の樹脂絶縁層７４Ｆと同じ材料の熱硬化タイプである。上側の樹脂絶縁層５０Ｓとビルドアップ層上の樹脂絶縁層７４Ｆは補強部材を含まない。 The upper resin insulation layer 50S is made of the same material as the first resin insulation layer 50F, the second resin insulation layer 150F, the third resin insulation layer 250F, and the resin insulation layer 74F on the buildup layer. It is a curing type. The upper resin insulation layer 50S and the resin insulation layer 74F on the buildup layer do not include a reinforcing member.

支持フィルム８０から剥離され、個別の第３中間体５００に分けられる（図５（Ａ））。 It peels from the support film 80 and is divided | segmented into the separate 3rd intermediate body 500 (FIG. 5 (A)).

図７（Ｃ）、（Ｄ）は平面図であって、ダミーパターン上に絶縁基板の第２面が等倍で投影されている。
図７（Ｄ）に開口２６の形成方法の例が示される。上側の樹脂絶縁層５０Ｓを介して絶縁基板の第２面にレーザが照射される。最初に図７（Ｄ）中のスタート位置にレーザが照射される。レーザは絶縁基板を貫通しダミーパターンに至る。その後、図７（Ｄ）に示される矢印に沿って、隣接する貫通孔が重なるように、レーザの照射位置は順に移動する。ダミーパターン上の絶縁基板が除去される。ダミーパターンを露出する開口２６が形成される（図５（Ｂ））。図７（Ｄ）の方法では、複数の貫通孔で開口２６が形成される。重なる部分を多くすることで開口２６の外周は略真っ直ぐになる。開口２６から露出するダミーパターンがエッチングで除去される。開口２６によりＣ４パッドを形成するビア導体６０ＦＩのボトムが露出される（図５（Ｃ））。 FIGS. 7C and 7D are plan views, and the second surface of the insulating substrate is projected on the dummy pattern at the same magnification.
FIG. 7D shows an example of a method for forming the opening 26. A laser is irradiated onto the second surface of the insulating substrate through the upper resin insulating layer 50S. First, the laser is irradiated to the start position in FIG. The laser penetrates the insulating substrate and reaches the dummy pattern. After that, the laser irradiation position sequentially moves so that adjacent through holes overlap along the arrow shown in FIG. The insulating substrate on the dummy pattern is removed. An opening 26 for exposing the dummy pattern is formed (FIG. 5B). In the method of FIG. 7D, the opening 26 is formed by a plurality of through holes. By increasing the number of overlapping portions, the outer periphery of the opening 26 becomes substantially straight. The dummy pattern exposed from the opening 26 is removed by etching. The bottom of the via conductor 60FI that forms the C4 pad is exposed through the opening 26 (FIG. 5C).

実施形態では、ダミーパターンのサイズが開口２６のサイズより大きい。そして、第１回路基板と第２回路基板との間のダミーパターンが除去される。そのため、図５（Ｃ）に示されるように、実装エリアは第１回路基板の第２面から凹む。また、第１回路基板と第２回路基板との間に空間（凹部）５５Ｆｆが形成される。 In the embodiment, the size of the dummy pattern is larger than the size of the opening 26. Then, the dummy pattern between the first circuit board and the second circuit board is removed. Therefore, as shown in FIG. 5C, the mounting area is recessed from the second surface of the first circuit board. Further, a space (concave portion) 55Ff is formed between the first circuit board and the second circuit board.

図７（Ｃ）に開口の形成方法の別例が示される。図７（Ｃ）では、レーザでダミーパターンに至る枠状の開口が形成される。枠状の開口内にエッチング液が入れられる。ダミーパターンが溶解する。この時、絶縁基板と第２回路基板で挟まれるダミーパターンが溶解する。これにより、枠状の開口内の絶縁基板が第２回路基板から剥がれる。枠状の開口内の絶縁基板を第２回路基板から除去することができる。Ｃ４パッドを形成するビア導体６０ＦＩのボトムを露出する開口２６が形成される（図５（Ｃ））。 FIG. 7C shows another example of a method for forming an opening. In FIG. 7C, a frame-shaped opening reaching the dummy pattern is formed by a laser. An etching solution is placed in the frame-shaped opening. The dummy pattern dissolves. At this time, the dummy pattern sandwiched between the insulating substrate and the second circuit substrate is dissolved. As a result, the insulating substrate in the frame-shaped opening is peeled off from the second circuit substrate. The insulating substrate in the frame-shaped opening can be removed from the second circuit substrate. An opening 26 exposing the bottom of the via conductor 60FI forming the C4 pad is formed (FIG. 5C).

開口２６はルータで形成されてもよい。 The opening 26 may be formed by a router.

開口２６が図７（Ｄ）に示される方法で形成される場合、銅で形成されているダミーパターンがエッチングで除去される。例えば、実装用ビア導体のボトムが金、パラジウム、錫等の金属膜で形成されていると、ダミーパターンがエッチングで除去される時、実装用ビア導体のボトムの溶解が抑制される。 When the opening 26 is formed by the method shown in FIG. 7D, the dummy pattern formed of copper is removed by etching. For example, if the bottom of the mounting via conductor is formed of a metal film such as gold, palladium, or tin, dissolution of the bottom of the mounting via conductor is suppressed when the dummy pattern is removed by etching.

レーザにより、上側の樹脂絶縁層５０Ｓに、パッド５３Ｓを露出する開口５１Ｓが形成される。
ビルドアップ層上の樹脂絶縁層７４Ｆに、パッド７３Ｆを露出する開口７１Ｆがレーザにより形成される。なお、ビルドアップ層上の樹脂絶縁層７４Ｆは、ソルダーレジスト層でも良い。その場合、露光処理と現像処理によりパッド７３Ｆを露出する開口７１Ｆが形成される。 An opening 51S exposing the pad 53S is formed in the upper resin insulating layer 50S by the laser.
An opening 71F exposing the pad 73F is formed in the resin insulating layer 74F on the buildup layer by a laser. The resin insulating layer 74F on the buildup layer may be a solder resist layer. In that case, an opening 71F that exposes the pad 73F is formed by exposure processing and development processing.

パッド７３Ｆ、５３ＳとＣ４パッド７３ＳＩ上に保護膜７２が形成される（図５（Ｄ））。保護膜は、パッドの酸化を防止するための膜である。保護膜は、例えば、Ｎｉ／Ａｕ、Ｎｉ／Ｐｄ／Ａｕ、Ｐｄ／ＡｕやＯＳＰ（Organic Ｓolderability Preservative）膜で形成される。Ｃ４パッド上の保護膜は描かれない。 A protective film 72 is formed on the pads 73F and 53S and the C4 pad 73SI (FIG. 5D). The protective film is a film for preventing the pad from being oxidized. The protective film is formed of, for example, a Ni / Au, Ni / Pd / Au, Pd / Au, or OSP (Organic Solderability Preservative) film. The protective film on the C4 pad is not drawn.

各パッド７３Ｆ、７３ＳＩ、５３Ｓ上に半田バンプ７６Ｆ、７６ＳＩ、７６ＳＯが形成され得る。 Solder bumps 76F, 76SI, and 76SO may be formed on the pads 73F, 73SI, and 53S.

各樹脂絶縁層５０Ｆ、１５０Ｆ、２５０Ｆは上面と上面と反対側の下面を有する。各樹脂絶縁層の上面は第１回路基板３０に近い面であり、各樹脂絶縁層の下面はビルドアップ層上の樹脂絶縁層７４Ｆに近い面である。各樹脂絶縁層に形成されているビア導体用の開口７０Ｆ、１７０Ｆ、２７０Ｆは下面から上面に向かってテーパーしている。ビア導体用の開口に形成されているビア導体６０Ｆ、１６０Ｆ、２６０Ｆの側壁も下面から上面に向かってテーパーしている。 Each resin insulating layer 50F, 150F, 250F has an upper surface and a lower surface opposite to the upper surface. The upper surface of each resin insulating layer is a surface close to the first circuit board 30, and the lower surface of each resin insulating layer is a surface close to the resin insulating layer 74F on the buildup layer. Via conductor openings 70F, 170F, and 270F formed in the respective resin insulation layers are tapered from the lower surface toward the upper surface. The side walls of the via conductors 60F, 160F, and 260F formed in the via conductor openings are also tapered from the lower surface toward the upper surface.

各導体層５８Ｆ、１５８Ｆ、２５８Ｆやビア導体６０Ｆ、１６０Ｆ、２６０Ｆは、無電解銅めっき膜５２と無電解銅めっき膜上の電解銅めっき膜５６で形成されている（図４（Ｂ）参照）。 Each conductor layer 58F, 158F, 258F and via conductors 60F, 160F, 260F are formed of an electroless copper plating film 52 and an electrolytic copper plating film 56 on the electroless copper plating film (see FIG. 4B). .

Ｃ４パッド７３ＳＩ上の半田バンプ７６ＳＩを介してプリント配線板上にＩＣチップ９０が実装される。第１のパッケージ基板（第１応用例）が完成する（図２（Ａ））。ＩＣチップは開口内に収容されている。ＩＣチップは開口２６から外にでていない。半田バンプ７６ＳＯを介して第２のパッケージ基板１３０が第１のパッケージ基板１２０に搭載される（図２（Ｂ））。ＰＯＰ基板（第２応用例）２０００が完成する。 IC chip 90 is mounted on the printed wiring board via solder bumps 76SI on C4 pad 73SI. A first package substrate (first application example) is completed (FIG. 2A). The IC chip is accommodated in the opening. The IC chip does not protrude from the opening 26. The second package substrate 130 is mounted on the first package substrate 120 through the solder bumps 76SO (FIG. 2B). A POP substrate (second application example) 2000 is completed.

開口７０Ｆ１から露出するダミーパターン上にシード層５２と電解めっき５６で形成される実装用ビア導体が形成される。ダミーパターンとシード層間に金属膜を形成することができる。ダミーパターンのみを除去することで、実装用ビア導体６０ＦＩのボトムが露出する。シード層で形成される実装用ビア導体のボトムと第１の樹脂絶縁層５０Ｆの第３面は同じ平面上に位置する。金属膜で形成される実装用ビア導体のボトムと第１の樹脂絶縁層５０Ｆの第３面が同一平面上に位置する。 A mounting via conductor formed of the seed layer 52 and the electrolytic plating 56 is formed on the dummy pattern exposed from the opening 70F1. A metal film can be formed between the dummy pattern and the seed layer. By removing only the dummy pattern, the bottom of the mounting via conductor 60FI is exposed. The bottom of the mounting via conductor formed of the seed layer and the third surface of the first resin insulating layer 50F are located on the same plane. The bottom of the mounting via conductor formed of the metal film and the third surface of the first resin insulating layer 50F are located on the same plane.

[実施形態の第１改変例]
図６（Ａ）に実施形態の第１改変例が示されている。第１改変例のプリント配線板では、開口２６は第１面Ｓから第２面Ｆに向かってテーパーしている。開口２６から露出する第１回路基板の側壁２６Ｗは第１面Ｓから第２面Ｆに向かってテーパーしている。それに対し、第２回路基板に形成されているビア導体用の開口は第４面Ｗ側から第３面Ｖ側にテーパーしている。各樹脂絶縁層に形成されているビア導体用の開口は下面から上面に向かってテーパーしている。第２回路基板に形成されている開口と第１回路基板に形成されている開口が逆向きのテーパーを有する。第２回路基板と第１回路基板で開口の向きが逆なので、反りが相殺される。第１回路基板と第２回路基板で形成されるプリント配線板の反りが小さくなる。 [First Modification of Embodiment]
FIG. 6A shows a first modification of the embodiment. In the printed wiring board according to the first modification, the opening 26 is tapered from the first surface S toward the second surface F. The side wall 26 </ b> W of the first circuit board exposed from the opening 26 is tapered from the first surface S toward the second surface F. In contrast, the via conductor opening formed in the second circuit board tapers from the fourth surface W side to the third surface V side. The via conductor opening formed in each resin insulating layer is tapered from the lower surface to the upper surface. The opening formed in the second circuit board and the opening formed in the first circuit board have opposite tapers. Since the direction of the opening is opposite between the second circuit board and the first circuit board, the warpage is offset. Warpage of the printed wiring board formed by the first circuit board and the second circuit board is reduced.

[実施形態の第２改変例]
図７（Ｅ）に実施形態の第２改変例が示されている。
図５（Ｂ）でダミーパターンの外周と開口２６の外周が一致すると、凹部５５Ｆｆを有していない第２改変例のプリント配線板が得られる。第２改変例のプリント配線板では、接点ＣＭと第１回路基板の側壁２６Ｗがほぼ直線上に位置する。第１回路基板３０と第２回路基板５５Ｆの接点ＣＭと接点ＣＭに近い第１回路基板と第２回路基板が図６（Ｃ）に示されている。 [Second Modification of Embodiment]
FIG. 7E shows a second modification of the embodiment.
When the outer periphery of the dummy pattern coincides with the outer periphery of the opening 26 in FIG. 5B, a printed wiring board of a second modified example that does not have the recess 55Ff is obtained. In the printed wiring board of the second modified example, the contact CM and the side wall 26W of the first circuit board are located on a substantially straight line. FIG. 6C shows the contact CM between the first circuit board 30 and the second circuit board 55F, and the first circuit board and the second circuit board close to the contact CM.

特許文献１の樹脂層は補強部材を含んでいない。それに対し、第１回路基板３０の絶縁基板２０ｚは補強部材を有するので、第１回路基板の強度や剛性が高い。実施形態の第２改変例に係るプリント配線板の反りは小さい。実施形態の第２改変例によれば、ヒートサイクルで反りが小さい。そのため、第１回路基板のコーナー部２６Ｅと第２回路基板との接点ＣＭに働くストレスが小さい。接点を起点とするクラックが第２回路基板に発生し難い。接点ＣＭやコーナー部２６Ｅは図６（Ｃ）に示されている。 The resin layer of Patent Document 1 does not include a reinforcing member. On the other hand, since the insulating substrate 20z of the first circuit board 30 has the reinforcing member, the strength and rigidity of the first circuit board are high. The warp of the printed wiring board according to the second modification of the embodiment is small. According to the second modification of the embodiment, warpage is small in the heat cycle. Therefore, the stress acting on the contact CM between the corner portion 26E of the first circuit board and the second circuit board is small. Cracks starting from the contacts are unlikely to occur on the second circuit board. The contact CM and the corner portion 26E are shown in FIG.

１０ プリント配線板
２６ 開口
２６Ｗ 側壁
３０ 第１回路基板
３６ スルーホール導体
５０Ｆ 樹脂絶縁層
５０Ｓ 樹脂絶縁層
５５Ｆ 第２回路基板
５５Ｆｆ 凹部
５５ｆｗ 側壁
５８Ｆ 導体層
６０Ｆ ビア導体
９０ ＩＣチップ DESCRIPTION OF SYMBOLS 10 Printed wiring board 26 Opening 26W Side wall 30 1st circuit board 36 Through-hole conductor 50F Resin insulating layer 50S Resin insulating layer 55F 2nd circuit board 55Ff Recessed part 55fw Side wall 58F Conductor layer 60F Via conductor 90 IC chip

Claims (10)

第１面と該第１面と反対側の第２面とを備える基材と、
前記基材の第１面に形成された第１導体層と、
前記基材の第２面に形成された第２導体層と、
前記基材を貫通して、前記第１導体層と、前記第２導体層とを接続するスルーホール導体と、
前記基材の第２面側に導体層と絶縁層とが交互に積層されてなるビルドアップ層と、
前記基材の第１面側に形成された第１絶縁層と、
前記第１絶縁層及び前記基材を貫通して前記基材の第２面に積層された前記ビルドアップ層を露出させるキャビティと、を備えたプリント配線板であって、
最外層の前記第１絶縁層は、前記ビルドアップ層を形成するそれぞれの絶縁層よりも厚い。 A base material comprising a first surface and a second surface opposite to the first surface;
A first conductor layer formed on the first surface of the substrate;
A second conductor layer formed on the second surface of the substrate;
A through-hole conductor that penetrates the base material and connects the first conductor layer and the second conductor layer;
A buildup layer in which conductor layers and insulating layers are alternately laminated on the second surface side of the substrate;
A first insulating layer formed on the first surface side of the substrate;
A cavity that exposes the build-up layer laminated on the second surface of the base material through the first insulating layer and the base material, and a printed wiring board comprising:
The first insulating layer as the outermost layer is thicker than each insulating layer forming the build-up layer. 請求項１のプリント配線板であって、
前記第１絶縁層は芯材を備えない樹脂層である。 The printed wiring board according to claim 1,
The first insulating layer is a resin layer that does not include a core material. 請求項１のプリント配線板であって、
前記ビルドアップ層を形成する絶縁層は芯材を備えない樹脂層である。 The printed wiring board according to claim 1,
The insulating layer forming the build-up layer is a resin layer that does not include a core material. 請求項１のプリント配線板であって、
前記ビルドアップ層の最外層上に絶縁層が形成されている。 The printed wiring board according to claim 1,
An insulating layer is formed on the outermost layer of the buildup layer. 請求項４のプリント配線板であって、
前記ビルドアップ層の最外層上に形成された絶縁層は、前記ビルドアップ層に用いた絶縁層と同じである。 The printed wiring board according to claim 4,
The insulating layer formed on the outermost layer of the buildup layer is the same as the insulating layer used for the buildup layer. 請求項１のプリント配線板であって、
前記第１絶縁層の厚みは１５．０〜３０．０μｍであり、
前記ビルドアップ層を形成するそれぞれの絶縁層の厚みは１０．０〜１５．０μｍである。 The printed wiring board according to claim 1,
The thickness of the first insulating layer is 15.0 to 30.0 μm,
The thickness of each insulating layer forming the buildup layer is 10.0 to 15.0 μm. 請求項１のプリント配線板であって、
０．３０＜前記ビルドアップ層を形成するそれぞれの絶縁層の厚み／前記第１絶縁層の厚み＜０．７５である。 The printed wiring board according to claim 1,
0.30 <thickness of each insulating layer forming the buildup layer / thickness of the first insulating layer <0.75. 請求項１のプリント配線板であって、
前記スルーホール導体は、前記第１面から前記第２面に向かってテーパー状になると共に、前記第２面から前記第１面に向かってテーパー状になっている。 The printed wiring board according to claim 1,
The through-hole conductor is tapered from the first surface toward the second surface, and is tapered from the second surface toward the first surface. 請求項１のプリント配線板であって、
前記スルーホール導体と基材の第２面側のビルドアップ層に形成されたビア導体の少なくとも一部がスタック状となっている。 The printed wiring board according to claim 1,
At least a part of the via-hole conductor and the via conductor formed in the build-up layer on the second surface side of the base material are stacked. 請求項１のプリント配線板であって、
前記のキャビティは、前記基材の第１面から第２面に向かってテーパーしている。 The printed wiring board according to claim 1,
The cavity is tapered from the first surface to the second surface of the substrate.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111656874A (en) * 2018-09-20 2020-09-11 株式会社Lg化学 Multilayer printed circuit board, method for manufacturing the same, and semiconductor device using the same
CN114402703A (en) * 2019-09-25 2022-04-26 京瓷株式会社 Printed wiring board and method for manufacturing printed wiring board

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002290031A (en) * 2001-03-23 2002-10-04 Ngk Spark Plug Co Ltd Wiring board and its manufacturing method
JP2004241583A (en) * 2003-02-05 2004-08-26 Ngk Spark Plug Co Ltd Wiring board
JP2013038374A (en) * 2011-01-20 2013-02-21 Ibiden Co Ltd Wiring board and manufacturing method of the same
JP2013077759A (en) * 2011-09-30 2013-04-25 Ibiden Co Ltd Multilayer printed wiring board and manufacturing method of multilayer printed wiring board
JP2014045026A (en) * 2012-08-24 2014-03-13 Sony Corp Wiring board and wiring board manufacturing method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002290031A (en) * 2001-03-23 2002-10-04 Ngk Spark Plug Co Ltd Wiring board and its manufacturing method
JP2004241583A (en) * 2003-02-05 2004-08-26 Ngk Spark Plug Co Ltd Wiring board
JP2013038374A (en) * 2011-01-20 2013-02-21 Ibiden Co Ltd Wiring board and manufacturing method of the same
JP2013077759A (en) * 2011-09-30 2013-04-25 Ibiden Co Ltd Multilayer printed wiring board and manufacturing method of multilayer printed wiring board
JP2014045026A (en) * 2012-08-24 2014-03-13 Sony Corp Wiring board and wiring board manufacturing method

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111656874A (en) * 2018-09-20 2020-09-11 株式会社Lg化学 Multilayer printed circuit board, method for manufacturing the same, and semiconductor device using the same
JP2021512487A (en) * 2018-09-20 2021-05-13 エルジー・ケム・リミテッド Multilayer printed circuit board, its manufacturing method, and semiconductor devices using it
US11848263B2 (en) 2018-09-20 2023-12-19 Lg Chem, Ltd. Multilayered printed circuit board, method for manufacturing the same, and semiconductor device using the same
CN111656874B (en) * 2018-09-20 2024-01-26 株式会社Lg化学 Multilayer printed circuit board, method for manufacturing the same, and semiconductor device using the same
CN114402703A (en) * 2019-09-25 2022-04-26 京瓷株式会社 Printed wiring board and method for manufacturing printed wiring board

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