JP2011120149A

JP2011120149A - 発振回路

Info

Publication number: JP2011120149A
Application number: JP2009277592A
Authority: JP
Inventors: Yuichiro Inoue; 雄一郎井上
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2009-12-07
Filing date: 2009-12-07
Publication date: 2011-06-16
Also published as: US20110133845A1

Abstract

【課題】消費電流を小さくすることができる発振回路を提供する。
【解決手段】定電流が流れるＰＭＯＳトランジスタＭＰ３と発振信号ＸＴを増幅するＮＭＯＳトランジスタＭＮ３との間に、ＰＭＯＳトランジスタＭＰ３を流れる定電流がＮＯＤＥ４（ＮＯＤＥ３）に流れるのを遮断するためのＰＭＯＳトランジスタＭＰ４を備えている。ＰＭＯＳトランジスタＭＰ４のソースはＰＭＯＳトランジスタＭＰ３のドレインに接続され、ドレインはＮＭＯＳトランジスタＭＮ３のソースに接続され、ゲートはＮＯＤＥ１に接続されている。また、ＮＯＤＥ１は、バイアス信号線５０に抵抗素子Ｒ２を介して接続されていると共に、信号線５２に容量素子Ｃ１を介して接続されている。
【選択図】図１

Description

本発明は、発振回路に関するものである。

一般に、水晶振動子等の発振素子で発生する微少な発振信号（振幅）を増幅回路で増幅して出力する発振回路が知られている。

例えば、特許文献１には、発振容量と水晶振動子とを有する共振部と、前記共振部を励振する増幅部とを有する発振回路が記載されている。

特開２００２−３５９５２４号公報

従来の発振回路の概略構成の一例を図３に示す。図３に示した従来の発振回路１００は、バイアス回路部１１２と、増幅部１１４と、発振部１１６と、発振次段部１１８と、出力端子ｏｕｔ（以下、ｏｕｔと言う）１１９と、を備えて構成されている。

バイアス回路部１１２は、ＰＭＯＳトランジスタｍｐ１、ｍｐ２、ＮＭＯＳトランジスタｍｎ１、ｍｎ２、及び抵抗ｒ１を含んで構成されている。バイアス回路部１１２は、信号レベルが電源電圧ＶＤＤに依存しないバイアス電圧信号ｂｈ、ｂｌを生成し、生成したバイアス電圧信号ｂｈを増幅部１１４に出力する。

増幅部１１４は、ＰＭＯＳトランジスタｍｐ３、ＮＭＯＳトランジスタｍｎ３、及び帰還抵抗ｒｆを含んで構成されている。増幅部１１４は、ＰＭＯＳトランジスタｍｐ３により生成された当該定電流を用いて発振信号ｘｔを出力信号ｘｔｂに増幅する回路である。増幅部１１４は、バイアス回路部１１２から入力されたバイアス電圧信号ｂｈをＰＭＯＳトランジスタｍｐ３に入力することで生成される定電流をＮＭＯＳトランジスタｍｎ３に流す。ＮＭＯＳトランジスタｍｎ３は、増幅部１１４に発振部１１６から入力された発振信号ｘｔを増幅した出力信号ｘｔｂを出力する。また、ＮＭＯＳトランジスタｍｎ３のゲートには、ＮＭＯＳトランジスタｍｎ３及びＰＭＯＳトランジスタｍｐ３のドレインの出力信号線が帰還抵抗ｒｆを介して接続されている。

発振部１１６は、水晶振動子ｘ’ｔａｌ、及び容量素子である負荷容量ｃｄ、ｃｇを含んで構成されている。発振部１１６には増幅部１１４の出力信号ｘｔｂが入力される。増幅部１１４が発振信号ｘｔを増幅して出力信号ｘｔｂを出力する際に、発振部１１６では、負荷容量ｃｇ、ｃｄに充放電を繰り返すことで、水晶振動子ｘ’ｔａｌを振動させて発振動作させ、発振信号ｘｔを増幅部１１４に出力する。なお、発振信号ｘｔがＬレベルの場合に、負荷容量ｃｄは充電状態になり、負荷容量ｃｇは放電状態になる。また、発振信号ｘｔがＨレベルの場合に、負荷容量ｃｄは放電状態になり、負荷容量ｃｇは充電状態になる。

発振次段部１１８は、増幅部１１４から入力された出力信号ｘｔｂを増幅し、方形波としてｏｕｔ１１９に出力する回路である。

発振回路１００では、上述したように増幅部１１４において発振信号ｘｔを出力信号ｘｔｂに増幅する際に、負荷容量ｃｄ、ｃｇへの充放電が行われているが、負荷容量ｃｄの放電時に、負荷容量ｃｄの放電電流により、定電流を用いなくても発振信号ｘｔを出力信号ｘｔｂに増幅することができる場合がある。この場合には、定電流は過剰な電流になるため、消費電流が大きいという問題があった。

本発明は、上述した問題を解決するために提案されたものであり、消費電流を小さくすることができる発振回路を提供することを目的とする。

上記目的を達成するために、請求項１に記載の発振回路は、バイアス回路により生成されたバイアス電圧がゲートに印加され、ソースに予め定められた電源電圧からの電圧が印加される第１のＰ型電界効果トランジスタ、ゲートが前記第１のＰ型電界効果トランジスタのゲートに接続され、ソースが前記第１のＰ型電界効果トランジスタのドレインに接続され、ドレインが出力信号が出力される出力端に接続され、前記第１のＰ型電界効果トランジスタのゲートに前記バイアス電圧が印加されることにより前記第１のＰ型電界効果トランジスタに流れる電流が前記出力端に流れないように遮断するための第２のＰ型電界効果トランジスタ、及びゲートが前記第２のＰ型電界効果トランジスタのゲートに接続されると共に帰還抵抗素子を介して前記出力端に接続され、ソースが接地され、ドレインが前記第２のＰ型電界効果トランジスタのドレインに接続されたＮ型電界効果トランジスタを含み、前記Ｎ型電界効果トランジスタのゲートに入力された発振信号を増幅して出力端から出力する増幅手段と、入力側が前記出力端子に、出力側が前記Ｎ型電界効果トランジスタのゲートに接続され前記発振信号を出力する発振素子、前記発振素子の前記入力側及び前記出力端子に一端が接続され、他端が接地された第１の容量素子、及び前記発振素子の前記出力側及び前記Ｎ型電界効果トランジスタのゲートに一端が接続され、他端が接地された第２の容量素子を含む発振手段と、を備える。

請求項２に記載の発振回路は、請求項１に記載の発振回路において、前記増幅手段は、前記第１のＰ型電界効果トランジスタのゲートと前記第２のＰ型電界効果トランジスタのゲートとの間に接続された抵抗素子を含む。

請求項３に記載の発振回路は、請求項１に記載の発振回路において、前記増幅手段は、ソースが前記第１のＰ型電界効果トランジスタのゲートに接続され、ドレインが前記第２のＰ型電界効果トランジスタのゲートに接続され、ゲートが接地される第３のＰ型電界効果トランジスタを含む。

請求項４に記載の発振回路は、請求項１から請求項３のいずれか１項に記載の発振回路において、前記増幅手段は、前記第２のＰ型電界効果トランジスタのゲートと前記Ｎ型電界効果トランジスタのゲートとの間に接続された第３の容量素子を含む。

請求項５に記載の発振回路は、請求項１から請求項４のいずれか１項に記載の発振回路において、前記発振手段の前記発振素子は水晶振動子である。

本発明によれば、消費電流を小さくすることができる、という効果を奏する。

第１の実施の形態に係る発振回路の概略構成の一例を示す概略構成図である。第２の実施の形態に係る発振回路の概略構成の一例を示す概略構成図である。従来の発振回路の概略構成の一例を示す概略構成図である。

［第１の実施の形態］
以下、図面を参照して本発明の第１の実施の形態の発振回路について詳細に説明する。図１に、本実施の形態の発振回路１０の概略構成の一例を示す。なお、以下、Ｐ型電界効果トランジスタをＰＭＯＳトランジスタと称し、Ｎ型電界効果トランジスタをＮＭＯＳトランジスタと称する。

まず、本実施の形態の発振回路１０の概略構成について詳細に説明する。本実施の形態の発振回路１０は、バイアス回路部１２と、増幅部１４と、発振部１６と、発振次段部１８と、出力端子ｏｕｔ（以下、ｏｕｔと言う）１９と、を備えて構成されている。

本実施の形態のバイアス回路部１２は、信号レベルが予め定められた電源電圧ＶＤＤ（以下、ＶＤＤと言う）に依存しないバイアス電圧信号ＢＨを生成して増幅部１４に出力するものであり、バイアス信号線５０を介して増幅部１４に接続されている。バイアス電圧信号ＢＨによって、増幅部１４のＰＭＯＳトランジスタＭＰ３による定電流の生成が制御される。バイアス回路部１２は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、及び抵抗Ｒ１を含んで構成されている。

なお、バイアス回路部１２は、増幅部１４で所望とする電圧値のバイアス電圧ＢＨを生成し、増幅部１４に出力できるものであれば、図１に示した概略構成のバイアス回路部１２に限らず、その他の構成の回路であってもよい。

本実施の形態の増幅部１４は、発振部１６から入力された発振信号ＸＴを出力信号ＸＴＢに増幅する増幅アンプ（増幅回路）であり、増幅度は、発振部１６の容量素子ＣＤ、ＣＧの容量の比に比例する。本実施の形態の増幅部１４は、ＰＭＯＳトランジスタＭＰ３、ＭＰ４、ＮＭＯＳトランジスタＭＮ３、抵抗素子Ｒ２、容量素子Ｃ１を含んで構成されている。

ＰＭＯＳトランジスタＭＰ３のゲートには、バイアス信号線５０が接続されており、ソースには予め定められた電源電圧であるＶＤＤが接続されており、ドレインにはＰＭＯＳトランジスタＭＰ４のソースが接続されている。ＰＭＯＳトランジスタＭＰ３は、ゲートにバイアス信号線５０を介してバイアス電圧信号ＢＨが入力されると、オン状態になり、定電流を生成して出力する。

ＰＭＯＳトランジスタＭＰ４のゲートはＮＯＤＥ１に接続されており、ソースにはＰＭＯＳトランジスタＭＰ３のドレインが接続されている。ＮＭＯＳトランジスタＭＮ３のゲートには信号線５２を介してＮＯＤＥ２に接続さており、ソースには予め定められた接地電圧ＶＳＳ（以下、ＶＳＳと言う）が接続されている。ＰＭＯＳトランジスタＭＰ４のドレイン及びＮＭＯＳトランジスタＭＮ３のドレインはＮＯＤＥ３に接続されている。ＮＯＤＥ３は信号線５３によりＮＯＤＥ４により出力信号線５４に接続されており、出力信号線５４を介して出力信号ＸＴＢが出力される。出力信号線５４は、帰還抵抗ＲＦを介してＮＯＤＥ２に接続されている。また、ＮＯＤＥ２には、発振信号線５６が接続されている。

バイアス信号線５０と、信号線５２との間には、抵抗素子Ｒ２及び容量素子Ｃ１が接続されている。抵抗素子Ｒ２の一端はバイアス信号線５０に接続され、他端はＮＯＤＥ１に接続されている。抵抗素子Ｒ２は、信号線５２を介して伝送される発振信号ＸＴの影響がバイアス電圧信号線５０に伝わらないようにするためのフィルター抵抗である。容量素子Ｃ１の一端は信号線５２に接続され、他端はＮＯＤＥ１に接続されている。容量素子Ｃ１は、ＮＯＤＥ１を介してＰＭＯＳトランジスタＭＰ４に入力される発振信号ＸＴを安定化させるためのものである。

本実施の形態の発振部１６は、セラミックコンデンサ等の容量素子ＣＤ、ＣＧ、及び水晶振動子Ｘ’ｔａｌを含んで構成されている。容量素子ＣＤ、ＣＧは、水晶振動子Ｘ’ｔａｌの電極に発生する電荷を充放電して水晶振動子Ｘ’ｔａｌの振動を安定させると共に、発振周波数を決定するものである。容量素子ＣＤ、ＣＧの容量は、所望の発振周波数及び振幅を得るために適切な容量になっている。なお、容量素子ＣＤ、ＣＧは、水晶振動子Ｘ’ｔａｌの端子の近く、特に直近に配置することが好ましい。容量素子ＣＤの一端は水晶振動子Ｘ’ｔａｌ及び増幅部１４のＮＯＤＥ４に接続されており、他端はＶＳＳに接続されている。また同様に、容量素子ＣＧの一端は水晶振動子Ｘ’ｔａｌ及び増幅部１４のＮＯＤＥ２に接続されており、他端はＶＳＳに接続されている。

水晶振動子Ｘ’ｔａｌには出力信号線５４及び発振信号線５６が接続されており、増幅部１４から出力信号線５４を介して出力信号ＸＴＢが印加されると発振する。発振した発振信号ＸＴは発振信号線５６を介して増幅部１４のＮＯＤＥ２に出力される。

なお、本実施の形態では、発振部１６は、水晶振動子Ｘ’ｔａｌを用いて発振信号ＸＴを抽出する発振回路としているがこれに限らず、所望の発振周波数及び振幅を得られることができる構成であれば、他の素子等を用いて発振信号を抽出する発振回路としてもよい。例えば、セラミック振動子を用いた発振回路や、ＣＲ発振回路、ＬＣ同調発振回路等を用いてもよい。なお、周波数精度が高く、安定的な発振をさせ、所望の電圧レベル及び振幅で発振させるように調整できるため、水晶振動子Ｘ’ｔａｌを用いた発振回路とすることが好ましい。

発振次段部１８は、増幅部１４から出力信号線５４により入力された出力信号ＸＴＢを増幅し、方形波としてｏｕｔ１９に出力するための機能を有する回路であり、当該機能を有する周知の出力回路等を用いることができる。

なお、本実施の形態では、バイアス回路部１２、増幅部１４、発振次段部１８、及びｏｕｔ１９は、１チップのＬＳＩ（デバイス）上に混載されており、発振部１６は、当該１チップのＬＳＩの外部に設置（外付け）されている。これに限らず、全てを１チップのＬＳＩ上に混載するようにしてもよいし、複数のチップのＬＳＩ上に混載または単独で搭載するようにしてもよい。

次に、本実施の形態の発振回路１０の作用について詳細に説明する。

バイアス回路部１２からバイアス信号線５０を介してＰＭＯＳトランジスタＭＰ３の閾値以下の電圧値のバイアス電圧信号ＢＨが増幅部１４に印加される。増幅部１４のＰＭＯＳトランジスタＭＰ３のゲートにバイアス電圧信号ＢＨが印加されると、ＰＭＯＳトランジスタＭＰ３がオン状態になり、ＶＤＤから電圧がかかり、ＰＭＯＳトランジスタＭＰ３に定電流が流れる。これにより、ＮＭＯＳトランジスタＭＮ３のゲートに電圧が印加されＮＭＯＳトランジスタＭＮ３がオン状態になる。これにより発振部１６の水晶振動子Ｘ’ｔａｌの両端に印加される電圧（または電流）がトリガーとなり、水晶振動子Ｘ’ｔａｌが発振を開始し、発振部１６から発振信号ＸＴが増幅部１４に出力される。増幅部１４は、発振部１６から入力された発振信号ＸＴをＮＭＯＳトランジスタＭＮ３が増幅し、出力信号ＸＴＢを出力する。

発振信号ＸＴの電圧レベルがＬレベルの場合は、容量素子Ｃ１及びＮＯＤＥ１を介してゲートに印加される電圧レベルがＬレベルの発振信号ＸＴと、抵抗素子Ｒ２及びＮＯＤＥ１を介してゲートに印加されるバイアス電圧信号ＢＨと、により、ＰＭＯＳトランジスタＭＰ４がオン状態になる。ＰＭＯＳトランジスタＭＰ３もオン状態であるため、ＰＭＯＳトランジスタＭＰ３及びＰＭＯＳトランジスタＭＰ４に定電流が流れる。また、ＮＭＯＳトランジスタＭＮ３は、ゲートにＬレベルの電圧レベルの発振信号ＸＴが印加されるためオフ状態になる。従って、定電流は、信号線５３及び出力信号線５４を介して容量素子ＣＤに流れ込む。流れ込む定電流により、容量素子ＣＤは充電される。

また、発振信号ＸＴの電圧レベルがＨレベルの場合は、容量素子Ｃ１及びＮＯＤＥ１を介してゲートに印加されるＨレベルの電圧レベルの発振信号ＸＴと、抵抗素子Ｒ２及びＮＯＤＥ１を介してゲートに印加されるバイアス電圧信号ＢＨと、により、ＰＭＯＳトランジスタＭＰ４がオフ状態になる。ＰＭＯＳトランジスタＭＰ３はオン状態であるが、ＰＭＯＳトランジスタＭＰ４がオフ状態であるため、定電流は流れない。また、ＮＭＯＳトランジスタＭＮ３は、ゲートにＨレベルの電圧レベルの発振信号ＸＴが印加されるためオン状態になり、容量素子ＣＤからは電荷が放電され、放電電流が流れる。従って増幅部１４では、定電流の代わりに容量素子ＣＤの放電電流が流れるため、当該放電電流を用いて、ＮＭＯＳトランジスタＭＮ３が発振信号ＸＴを増幅することができるので、出力信号ＸＴＢが出力される。

なお、本実施の形態では、発振信号ＸＴのＬレベルの電圧レベルとは、ＮＭＯＳトランジスタＭＮ３の閾値未満の電圧であり、Ｈレベルの電圧レベルとは、ＮＭＯＳトランジスタＭＮ３の閾値以上の電圧である。

また、本実施の形態の増幅部１４のＰＭＯＳトランジスタＭＰ４のゲートには抵抗素子Ｒ２を介してバイアス電圧信号ＢＨが印加されるため、バイアス電圧信号ＢＨを中心として、発振信号ＸＴによりオンまたはオフが制御されるため、発振信号ＸＴの電圧レベルに応じて安定した動作を行うことができる。

以上説明したように本実施の形態の発振回路１０では、定電流が流れるＰＭＯＳトランジスタＭＰ３と発振信号ＸＴを増幅するＮＭＯＳトランジスタＭＮ３との間に、ＰＭＯＳトランジスタＭＰ３を流れる定電流がＮＯＤＥ４（ＮＯＤＥ３）に流れるのを遮断するためのＰＭＯＳトランジスタＭＰ４を備えている。ＰＭＯＳトランジスタＭＰ４のソースはＰＭＯＳトランジスタＭＰ３のドレインに接続され、ドレインはＮＭＯＳトランジスタＭＮ３のソースに接続され、ゲートはＮＯＤＥ１に接続されている。また、ＮＯＤＥ１は、バイアス信号線５０に抵抗素子Ｒ２を介して接続されていると共に、信号線５２に容量素子Ｃ１を介して接続されている。

これにより、発振信号ＸＴがＨレベルの場合は、ＰＭＯＳトランジスタＭＰ４がオフ状態になるため定電流が流れなくなり、ＮＭＯＳトランジスタＭＮ３がオン状態になり、容量素子ＣＤから電荷が放電される。定電流に代わり容量素子ＣＤの放電による放電電流を用いてＮＭＯＳトランジスタＭＮ３が発振信号ＸＴを増幅する。

このように本実施の形態の発振回路１０の増幅部１４では、発振信号がＨレベルの場合は、定電流を流さないため、消費電流を小さくすることができる。

［第２の実施の形態］
以下、図面を参照して本発明の第２の実施の形態の発振回路について詳細に説明する。図２に、本実施の形態の発振回路２０の概略構成の一例を示す。本実施の形態の発振回路２０は、増幅部２４の構成の一部が第１の実施の形態の発振回路１０の増幅部１４の構成の一部と異なる他は略同一の構成であるため、同一部分には同一符号を付し、詳細な説明を省略する。また、ＰＭＯＳトランジスタＭＰ５の作用以外は、第１の実施の形態の作用と同様のため、詳細な説明を省略する。

本実施の形態の増幅部２４は第１の実施の形態の増幅部１４の抵抗素子Ｒ２に代わり、ＰＭＯＳトランジスタＭＰ５を備えて構成されている。ＰＭＯＳトランジスタＭＰ５のソースはバイアス信号線５０に接続されており、ドレインはＮＯＤＥ１に接続されている。また、ゲートが予め定められた接地電圧ＶＳＳに接続されているため、常にオフ状態になっているため、バイアス電圧信号ＢＨがＮＯＤＥ１を介してＰＭＯＳトランジスタＭＰ４のゲートに印加された状態になっている。従って、ＰＭＯＳトランジスタＭＰ４はバイアス電圧信号ＢＨを中心として、発振信号ＸＴによりオンまたはオフが制御される。

一般に、水晶振動子Ｘ’ｔａｌで発振動作させる周波数が遅いほど、ＰＭＯＳトランジスタＭＰ３に与える発振信号ＸＴの影響を抑えるためのフィルターの機能を有する抵抗（第１の実施の形態の抵抗素子Ｒ２）は抵抗値の大きい抵抗素子が必要となる。シート抵抗の大きな抵抗素材が無い場合等では、低層素子の面積的な増大を招くことがある。

本実施の形態では、ＰＭＯＳトランジスタＭＰ５が常にオフ状態であるため、ＰＭＯＳトランジスタＭＰ３に与える発振信号ＸＴの影響をより確実に抑えることができる。また、面積的な増大を抑えることができる、

１０、２０発振回路
１２バイアス回路部
１４、２４増幅部（増幅手段）
１６発振部（発振手段）
ＭＰ３ＰＭＯＳトランジスタ（第１のＰ型電界効果トランジスタ）
ＭＰ４ＰＭＯＳトランジスタ（第２のＰ型電界効果トランジスタ）
ＭＰ５ＰＭＯＳトランジスタ（第３のＰ型電界効果トランジスタ）
ＭＮ３ＮＭＯＳトランジスタ（Ｎ型電界効果トランジスタ）
Ｒ２抵抗素子（抵抗素子）
ＣＤ容量素子（第１の容量素子）
ＣＧ容量素子（第２の容量素子）
Ｃ１容量素子（第３の容量素子）
Ｘ’ｔａｌ水晶振動子（発振振動）
ＮＯＤＥ４ノード（出力端）

Claims

バイアス回路により生成されたバイアス電圧がゲートに印加され、ソースに予め定められた電源電圧からの電圧が印加される第１のＰ型電界効果トランジスタ、ゲートが前記第１のＰ型電界効果トランジスタのゲートに接続され、ソースが前記第１のＰ型電界効果トランジスタのドレインに接続され、ドレインが出力信号が出力される出力端に接続され、前記第１のＰ型電界効果トランジスタのゲートに前記バイアス電圧が印加されることにより前記第１のＰ型電界効果トランジスタに流れる電流が前記出力端に流れないように遮断するための第２のＰ型電界効果トランジスタ、及びゲートが前記第２のＰ型電界効果トランジスタのゲートに接続されると共に帰還抵抗素子を介して前記出力端に接続され、ソースが接地され、ドレインが前記第２のＰ型電界効果トランジスタのドレインに接続されたＮ型電界効果トランジスタを含み、前記Ｎ型電界効果トランジスタのゲートに入力された発振信号を増幅して出力端から出力する増幅手段と、
入力側が前記出力端子に、出力側が前記Ｎ型電界効果トランジスタのゲートに接続され前記発振信号を出力する発振素子、前記発振素子の前記入力側及び前記出力端子に一端が接続され、他端が接地された第１の容量素子、及び前記発振素子の前記出力側及び前記Ｎ型電界効果トランジスタのゲートに一端が接続され、他端が接地された第２の容量素子を含む発振手段と、
を備えた発振回路。
前記増幅手段は、前記第１のＰ型電界効果トランジスタのゲートと前記第２のＰ型電界効果トランジスタのゲートとの間に接続された抵抗素子を含む、請求項１に記載の発振回路。
前記増幅手段は、ソースが前記第１のＰ型電界効果トランジスタのゲートに接続され、ドレインが前記第２のＰ型電界効果トランジスタのゲートに接続され、ゲートが接地される第３のＰ型電界効果トランジスタを含む、請求項１に記載の発振回路。
前記増幅手段は、前記第２のＰ型電界効果トランジスタのゲートと前記Ｎ型電界効果トランジスタのゲートとの間に接続された第３の容量素子を含む、請求項１から請求項３のいずれか１項に記載の発振回路。
前記発振手段の前記発振素子は水晶振動子である、請求項１から請求項４のいずれか１項に記載の発振回路。