JP2011109036A - Semiconductor device, and method for manufacturing the same - Google Patents
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Abstract
Description
本発明は、空孔を含む層間絶縁膜を備えた半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device including an interlayer insulating film including holes and a method for manufacturing the same.
半導体装置の微細化及び高集積化に伴い、配線抵抗及び配線間容量の増大に起因する電気信号の伝搬速度の遅れが深刻な問題となっている。 Along with miniaturization and high integration of semiconductor devices, delays in the propagation speed of electric signals due to increases in wiring resistance and inter-wiring capacitance have become serious problems.
特に、高集積化された半導体装置では、配線間容量の増大により、半導体装置の動作速度の低下を招く。このため、層間絶縁膜の材料として比誘電率の低い材料を用いて、つまり、低誘電率層間絶縁膜を用いて、配線間容量の増大を抑制する。 In particular, in a highly integrated semiconductor device, the operation speed of the semiconductor device is reduced due to an increase in inter-wiring capacitance. For this reason, a material having a low relative dielectric constant is used as the material of the interlayer insulating film, that is, a low dielectric constant interlayer insulating film is used to suppress an increase in inter-wiring capacitance.
近年では、低誘電率層間絶縁膜を多孔質化して、比誘電率をさらに低減させた低誘電率層間絶縁膜の開発又は実用化が検討されている。 In recent years, development or practical application of a low dielectric constant interlayer insulating film in which the low dielectric constant interlayer insulating film is made porous to further reduce the relative dielectric constant has been studied.
以下、低誘電率層間絶縁膜を用いた従来の半導体装置の製造方法について、図9(a) 〜(d) を参照しながら説明する(例えば特許文献1参照)。図9(a) 〜(d) は、従来の半導体装置の製造方法を工程順に示す断面図である。 Hereinafter, a conventional method for manufacturing a semiconductor device using a low dielectric constant interlayer insulating film will be described with reference to FIGS. 9A to 9D (see, for example, Patent Document 1). 9A to 9D are cross-sectional views showing a conventional method of manufacturing a semiconductor device in the order of steps.
まず、図9(a) に示すように、基板100の上に、無機材料からなる骨格構造中にポロジェンを含む第1の層間絶縁膜用膜を形成する。その後、第1の層間絶縁膜用膜に含まれるポロジェンを分解除去して、空孔を含む第1の層間絶縁膜101を形成する。
First, as shown in FIG. 9A, on the
次に、第1の層間絶縁膜101の上に、無機材料からなる骨格構造中に炭化水素化合物からなるポロジェンPを含む第2の層間絶縁膜用膜102Aを形成する。このとき、ポロジェンPは、炭化水素化合物からなるため、第2の層間絶縁膜用膜102A中の炭素含有率は、第1の層間絶縁膜101中の炭素含有率よりも高い。またこのとき、第2の層間絶縁膜用膜102Aは、ポロジェンPを含む擬似的な有機材料膜であるため、第1の層間絶縁膜101と第2の層間絶縁膜用膜102Aとの間に、擬似的な無機材料膜と有機材料膜との界面が形成される。
Next, on the first interlayer
次に、図9(b) に示すように、第2の層間絶縁膜用膜102Aの上に、配線パターンを有するレジストパターンRe1を形成する。その後、レジストパターンRe1をマスクとして、エッチングにより、第2の層間絶縁膜用膜102Aに配線溝103を形成する。このとき、第1の層間絶縁膜101と第2の層間絶縁膜用膜102Aとの間に、擬似的な無機材料膜と有機材料膜との界面が形成されているため、第1の層間絶縁膜101に対する第2の層間絶縁膜用膜102Aのエッチング選択比を高くすることができる。このため、第2の層間絶縁膜用膜102Aに配線溝103を精度良く形成できる。
Next, as shown in FIG. 9B, a resist pattern Re1 having a wiring pattern is formed on the second
次に、図9(c) に示すように、レジストパターンRe1を除去した後、第2の層間絶縁膜用膜102Aの上に、ビアパターンを有するレジストパターンRe2を形成する。その後、レジストパターンRe2をマスクとして、エッチングにより、第1の層間絶縁膜101にビアホール104を形成する。
Next, as shown in FIG. 9C, after removing the resist pattern Re1, a resist pattern Re2 having a via pattern is formed on the second interlayer
次に、図9(d) に示すように、レジストパターンRe2を除去した後、第2の層間絶縁膜用膜102Aに含まれるポロジェンPを分解除去して、複数の空孔を含む第2の層間絶縁膜102を形成する。
Next, as shown in FIG. 9 (d), after removing the resist pattern Re2, the porogen P contained in the second
その後、図示を省略するが、ビアホール104内にビアを形成すると共に、配線溝103内にビアと接続する配線を形成する。
Thereafter, although not shown, a via is formed in the
以上のようにして、従来の半導体装置を製造する。 As described above, a conventional semiconductor device is manufactured.
従来では、第1の層間絶縁膜101及び第2の層間絶縁膜102が順次積層された積層構造の膜に、ビア及び配線が形成されている。ビアが形成される層間絶縁膜(第1の層間絶縁膜101)と配線が形成される層間絶縁膜(第2の層間絶縁膜102)とは、互いに別工程で形成され、互いに膜質が異なる。
Conventionally, vias and wirings are formed in a film having a stacked structure in which a first
しかしながら、従来の半導体装置では、以下に示す問題がある。 However, the conventional semiconductor device has the following problems.
ビア及び配線は、第1の層間絶縁膜101及び第2の層間絶縁膜102が順次積層された積層構造の膜に形成されている。このため、第1の層間絶縁膜101と第2の層間絶縁膜102間に存在する膜界面が、配線又はビアに垂直に交差している。
The via and the wiring are formed in a film having a stacked structure in which a first
このため、膜界面において膜剥れが発生すると共に、膜界面にリークパスが形成されて、配線と該配線と隣接する他の配線間にリーク電流が発生するという問題がある。ここで、「リークパス」とは、リーク電流の通路をいう。 For this reason, there is a problem in that film peeling occurs at the film interface, and a leak path is formed at the film interface, and a leak current is generated between the wiring and another wiring adjacent to the wiring. Here, “leakage path” refers to a leakage current path.
前記に鑑み、本発明は、層間絶縁膜を備えた半導体装置において、膜剥がれの発生及びリークパスの形成を抑制することを目的とする。 In view of the above, an object of the present invention is to suppress the occurrence of film peeling and the formation of a leak path in a semiconductor device including an interlayer insulating film.
前記の目的を達成するために、本発明に係る半導体装置は、複数の空孔を含む層間絶縁膜を備え、層間絶縁膜は、単層構造の膜であり、層間絶縁膜における、下面領域に含まれる空孔の空孔径及び上面領域に含まれる空孔の空孔径は、上面領域と下面領域との間に介在する中央領域に含まれる空孔の空孔径よりも小さいことを特徴とする。 In order to achieve the above object, a semiconductor device according to the present invention includes an interlayer insulating film including a plurality of vacancies, and the interlayer insulating film is a film having a single layer structure, and is provided in a lower surface region of the interlayer insulating film. The hole diameter of the included hole and the hole diameter of the hole included in the upper surface region are smaller than the hole diameter of the hole included in the central region interposed between the upper surface region and the lower surface region.
本発明に係る半導体装置によると、層間絶縁膜は、単層構造の膜、言い換えれば、1つの連続体の膜であり、層間絶縁膜中に膜界面が存在しない。このため、膜界面において膜剥がれが発生することがない。また、膜界面にリークパスが形成されることがないため、層間絶縁膜に配線が形成された場合、配線間にリーク電流が発生することがない。従って、半導体装置の信頼性を高めることができる。 According to the semiconductor device of the present invention, the interlayer insulating film is a single-layered film, in other words, a single continuous film, and there is no film interface in the interlayer insulating film. For this reason, film peeling does not occur at the film interface. In addition, since a leak path is not formed at the film interface, when a wiring is formed in the interlayer insulating film, a leak current is not generated between the wirings. Accordingly, the reliability of the semiconductor device can be improved.
加えて、層間絶縁膜において、下面領域に含まれる空孔の空孔径を、中央領域に含まれる空孔の空孔径よりも小さくする。これにより、層間絶縁膜の下面に膜が形成された場合、層間絶縁膜の下面と該膜とが接触する接触面積を増加させることができるため、層間絶縁膜と該膜との密着性を向上させることができる。同様に、層間絶縁膜において、上面領域に含まれる空孔の空孔径を、中央領域に含まれる空孔の空孔径よりも小さくする。これにより、層間絶縁膜の上面に膜が形成された場合、層間絶縁膜の上面と該膜とが接触する接触面積を増加させることができるため、層間絶縁膜と該膜との密着性を向上させることができる。 In addition, in the interlayer insulating film, the hole diameter of the holes included in the lower surface region is made smaller than the hole diameter of the holes included in the central region. As a result, when a film is formed on the lower surface of the interlayer insulating film, the contact area between the lower surface of the interlayer insulating film and the film can be increased, thereby improving the adhesion between the interlayer insulating film and the film. Can be made. Similarly, in the interlayer insulating film, the hole diameter of the holes included in the upper surface region is made smaller than the hole diameter of the holes included in the central region. As a result, when a film is formed on the upper surface of the interlayer insulating film, the contact area between the upper surface of the interlayer insulating film and the film can be increased, thereby improving the adhesion between the interlayer insulating film and the film. Can be made.
本発明に係る半導体装置において、複数の空孔は、中央から下面に向かって空孔径が小さくなっている一方、中央から上面に向かって空孔径が小さくなっていることが好ましい。 In the semiconductor device according to the present invention, it is preferable that the plurality of holes have a hole diameter that decreases from the center toward the lower surface, while the hole diameter decreases from the center toward the upper surface.
本発明に係る半導体装置において、層間絶縁膜の膜厚をtとした場合、上面領域の厚さは、0.05t以上で且つ0.3t以下であり、下面領域の厚さは、0.05t以上で且つ0.3t以下であることが好ましい。 In the semiconductor device according to the present invention, when the thickness of the interlayer insulating film is t, the thickness of the upper surface region is 0.05 t or more and 0.3 t or less, and the thickness of the lower surface region is 0.05 t. It is preferable that it is above and below 0.3t.
本発明に係る半導体装置において、層間絶縁膜は、下面側に位置し、各々が第1の空孔径を有する複数の空孔を含む第1の領域と、中央に位置し、各々が第1の空孔径よりも大きい第2の空孔径を有する複数の空孔を含む第2の領域と、上面側に位置し、各々が第2の空孔径よりも小さい第3の空孔径を有する複数の空孔を含む第3の領域と、第1の領域と第2の領域との間に介在し、空孔径が下面側から上面側に向かって大きくなる複数の空孔を含む第1の変化領域と、第2の領域と第3の領域との間に介在し、空孔径が下面側から上面側に向かって小さくなる複数の空孔を含む第2の変化領域とを有し、第1の変化領域に含まれる複数の空孔の空孔径は、第1の空孔径よりも大きく且つ第2の空孔径よりも小さく、第2の変化領域に含まれる複数の空孔の空孔径は、第3の空孔径よりも大きく且つ第2の空孔径よりも小さく、層間絶縁膜における下面領域は、第1の領域及び第1の変化領域を含み、層間絶縁膜における中央領域は、第2の領域を含み、層間絶縁膜における上面領域は、第2の変化領域及び第3の領域を含むことが好ましい。 In the semiconductor device according to the present invention, the interlayer insulating film is located on the lower surface side, is located in the center, and includes a first region including a plurality of holes each having a first hole diameter, A second region including a plurality of holes having a second hole diameter larger than the hole diameter, and a plurality of holes located on the upper surface side and each having a third hole diameter smaller than the second hole diameter. A third region including a hole, and a first change region including a plurality of holes that are interposed between the first region and the second region and have a hole diameter that increases from the lower surface side toward the upper surface side; And a second change region including a plurality of holes that are interposed between the second region and the third region and whose hole diameter decreases from the lower surface side toward the upper surface side, and the first change The hole diameters of the plurality of holes included in the region are larger than the first hole diameter and smaller than the second hole diameter, and are included in the second change region. The plurality of holes has a hole diameter larger than the third hole diameter and smaller than the second hole diameter, and the lower surface region of the interlayer insulating film includes the first region and the first change region, The central region in the insulating film preferably includes the second region, and the upper surface region in the interlayer insulating film preferably includes the second change region and the third region.
本発明に係る半導体装置において、層間絶縁膜の下部に形成されたビアと、層間絶縁膜の上部に形成され、ビアと接続する配線とをさらに備えていることが好ましい。 The semiconductor device according to the present invention preferably further includes a via formed below the interlayer insulating film and a wiring formed above the interlayer insulating film and connected to the via.
このようにすると、層間絶縁膜において、中央領域(言い換えれば、配線の下面から配線の中央までの範囲内に位置する領域)に含まれる空孔の空孔径を、下面領域及び上面領域の各々に含まれる空孔の空孔径よりも大きくする。これにより、配線間容量を低減することができる。 In this way, in the interlayer insulating film, the hole diameters of the holes included in the central region (in other words, the region located within the range from the lower surface of the wiring to the center of the wiring) are set in each of the lower surface region and the upper surface region. It is made larger than the hole diameter of the included holes. Thereby, the capacity | capacitance between wiring can be reduced.
本発明に係る半導体装置において、配線の下部近傍に位置する空孔の空孔径は、配線の上部近傍に位置する空孔の空孔径及びビアの下部近傍に位置する空孔の空孔径よりも大きいことが好ましい。 In the semiconductor device according to the present invention, the hole diameter of the hole located near the lower part of the wiring is larger than the hole diameter of the hole located near the upper part of the wiring and the hole diameter of the hole located near the lower part of the via. It is preferable.
本発明に係る半導体装置において、層間絶縁膜の下に形成された第1の絶縁膜と、層間絶縁膜の上に形成された第2の絶縁膜とをさらに備えていることが好ましい。 The semiconductor device according to the present invention preferably further includes a first insulating film formed under the interlayer insulating film and a second insulating film formed over the interlayer insulating film.
本発明に係る半導体装置において、層間絶縁膜は、第1の層間絶縁膜であり、第1の層間絶縁膜の上に形成され、複数の空孔を含む第2の層間絶縁膜をさらに備え、第1の層間絶縁膜における、中央領域に含まれる空孔の空孔径をxとし、上面領域に含まれる空孔の空孔径をyとし、第2の層間絶縁膜における、下面領域と上面領域との間に介在する中央領域に含まれる空孔の空孔径をvとし、上面領域に含まれる空孔の空孔径をwとした場合、yに対するxの変化率x/yは、wに対するvの変化率v/wよりも大きいことが好ましい。 In the semiconductor device according to the present invention, the interlayer insulating film is a first interlayer insulating film, and further includes a second interlayer insulating film formed on the first interlayer insulating film and including a plurality of holes, In the first interlayer insulating film, the hole diameter of the holes included in the central region is x, the hole diameter of the holes included in the upper surface region is y, and the lower surface region and the upper surface region in the second interlayer insulating film are When the hole diameter of a hole included in the central region interposed between is v and the hole diameter of a hole included in the upper surface region is w, the rate of change x / y with respect to y is It is preferable that the rate of change is greater than v / w.
このようにすると、配線間距離が短い第1の層間絶縁膜(基板に近い第1の層間絶縁膜)を、変化率x/yが大きい膜(言い換えれば、配線間容量の低減を考慮した膜)とすることができる。一方、配線間距離が長い第2の層間絶縁膜(基板から遠い第2の層間絶縁膜)を、変化率v/wが小さい膜(言い換えれば、配線間容量の低減を考慮しない膜)とすることができる。ここで、「配線間距離が短い(長い)膜」とは、該膜に形成される複数の配線同士の間隔が短い(長い)膜をいう。 In this case, the first interlayer insulating film (first interlayer insulating film close to the substrate) having a short inter-wiring distance is replaced with a film having a high rate of change x / y (in other words, a film considering reduction of inter-wiring capacitance). ). On the other hand, the second interlayer insulating film (second interlayer insulating film far from the substrate) having a long inter-wiring distance is a film having a small change rate v / w (in other words, a film that does not take into account the reduction of inter-wiring capacitance). be able to. Here, “a film having a short (long) distance between wirings” means a film having a short (long) distance between a plurality of wirings formed in the film.
本発明に係る半導体装置において、層間絶縁膜は、第1の層間絶縁膜であり、第1の層間絶縁膜の上に形成され、複数の空孔を含む第2の層間絶縁膜をさらに備え、第2の層間絶縁膜における、下面領域と上面領域との間に介在する中央領域に含まれる空孔の空孔径は、第2の層間絶縁膜における上面領域に含まれる空孔の空孔径と略同一であり、第2の層間絶縁膜における中央領域に含まれる空孔の空孔径は、第1の層間絶縁膜における中央領域に含まれる空孔の空孔径よりも小さいことが好ましい。 In the semiconductor device according to the present invention, the interlayer insulating film is a first interlayer insulating film, and further includes a second interlayer insulating film formed on the first interlayer insulating film and including a plurality of holes, In the second interlayer insulating film, the hole diameter of the hole included in the central region interposed between the lower surface region and the upper surface region is substantially equal to the hole diameter of the hole included in the upper surface region of the second interlayer insulating film. It is preferable that the hole diameter of the holes included in the central region in the second interlayer insulating film is smaller than the hole diameter of the holes included in the central region in the first interlayer insulating film.
このようにすると、配線間距離が短い第1の層間絶縁膜を、中央領域に含まれる空孔の空孔径が、下面領域及び上面領域の各々に含まれる空孔の空孔径よりも大きい膜(言い換えれば、配線間容量の低減を考慮した膜)とすることができる。一方、配線間距離が長い第2の層間絶縁膜を、中央領域に含まれる空孔の空孔径が、上面領域に含まれる空孔の空孔径と略同一の膜(言い換えれば、配線間容量の低減を考慮しない膜)とすることができる。 In this case, the first interlayer insulating film having a short inter-wiring distance is formed on the film in which the hole diameter of the hole included in the central region is larger than the hole diameter of the hole included in each of the lower surface region and the upper surface region ( In other words, the film can be a film that takes into account the reduction in inter-wiring capacitance. On the other hand, in the second interlayer insulating film having a long inter-wiring distance, the hole diameter of the holes included in the central region is substantially the same as the hole diameter of the holes included in the upper surface region (in other words, the inter-wiring capacitance A film that does not consider reduction).
本発明に係る半導体装置において、層間絶縁膜は、SiO2膜、SiOC膜、FSG膜又はBSG膜であることが好ましい。 In the semiconductor device according to the present invention, the interlayer insulating film is preferably a SiO 2 film, a SiOC film, an FSG film, or a BSG film.
本発明に係る半導体装置において、配線間の距離は、100nm以下であることが好ましい。 In the semiconductor device according to the present invention, the distance between the wirings is preferably 100 nm or less.
前記の目的を達成するために、本発明に係る半導体装置の製造方法は、複数の空孔を含む層間絶縁膜を形成する工程を備え、層間絶縁膜は、単層構造の膜であり、層間絶縁膜を形成する工程は、下面領域に含まれる空孔の空孔径及び上面領域に含まれる空孔の空孔径が、下面領域と上面領域との間に介在する中央領域に含まれる空孔の空孔径よりも小さくなるように、層間絶縁膜を形成する工程であることを特徴とする。 In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention includes a step of forming an interlayer insulating film including a plurality of vacancies, and the interlayer insulating film is a film having a single layer structure, The step of forming the insulating film includes the step of forming the hole diameter of the holes included in the lower surface region and the hole diameter of the holes included in the upper surface region of the holes included in the central region interposed between the lower surface region and the upper surface region. It is a step of forming an interlayer insulating film so as to be smaller than the hole diameter.
本発明に係る半導体装置の製造方法によると、層間絶縁膜は、単層構造の膜、言い換えれば、1つの連続体の膜であり、層間絶縁膜中に膜界面が存在しない。このため、膜界面において膜剥がれが発生することがない。また、膜界面にリークパスが形成されることがないため、層間絶縁膜に配線を形成した場合、配線間にリーク電流が発生することがない。従って、半導体装置の信頼性を高めることができる。 According to the semiconductor device manufacturing method of the present invention, the interlayer insulating film is a single-layered film, in other words, a single continuous film, and there is no film interface in the interlayer insulating film. For this reason, film peeling does not occur at the film interface. In addition, since a leak path is not formed at the film interface, when a wiring is formed in the interlayer insulating film, a leak current does not occur between the wirings. Accordingly, the reliability of the semiconductor device can be improved.
さらに、層間絶縁膜において、下面領域に含まれる空孔の空孔径を、中央領域に含まれる空孔の空孔径よりも小さくする。これにより、層間絶縁膜の下面に膜を形成した場合、層間絶縁膜の下面と該膜とが接触する接触面積を増加させることができるため、層間絶縁膜と該膜との密着性を向上させることができる。同様に、層間絶縁膜において、上面領域に含まれる空孔の空孔径を、中央領域に含まれる空孔の空孔径よりも小さくする。これにより、層間絶縁膜の上面に膜を形成した場合、層間絶縁膜の上面と該膜とが接触する接触面積を増加させることができるため、層間絶縁膜と該膜との密着性を向上させることができる。 Further, in the interlayer insulating film, the hole diameter of the holes included in the lower surface region is made smaller than the hole diameter of the holes included in the central region. As a result, when a film is formed on the lower surface of the interlayer insulating film, the contact area between the lower surface of the interlayer insulating film and the film can be increased, thereby improving the adhesion between the interlayer insulating film and the film. be able to. Similarly, in the interlayer insulating film, the hole diameter of the holes included in the upper surface region is made smaller than the hole diameter of the holes included in the central region. Thus, when a film is formed on the upper surface of the interlayer insulating film, the contact area between the upper surface of the interlayer insulating film and the film can be increased, so that the adhesion between the interlayer insulating film and the film is improved. be able to.
本発明に係る半導体装置の製造方法において、層間絶縁膜を形成する工程において、複数の空孔は、中央から下面に向かって空孔径が小さくなっている一方、中央から上面に向かって空孔径が小さくなっていることが好ましい。 In the method for manufacturing a semiconductor device according to the present invention, in the step of forming the interlayer insulating film, the plurality of holes have a hole diameter that decreases from the center toward the lower surface, while the hole diameter decreases from the center toward the upper surface. It is preferable that it is small.
本発明に係る半導体装置の製造方法において、層間絶縁膜を形成する工程は、化学気相成長法により、空孔形成剤からなる複数の粒子を含む層間絶縁膜用膜を形成する工程(a)と、層間絶縁膜用膜に含まれる複数の粒子を除去して、層間絶縁膜を形成する工程(b)とを含むことが好ましい。 In the method for manufacturing a semiconductor device according to the present invention, the step of forming an interlayer insulating film includes the step of forming a film for an interlayer insulating film including a plurality of particles made of a pore forming agent by chemical vapor deposition (a). And a step (b) of forming a interlayer insulating film by removing a plurality of particles contained in the interlayer insulating film.
本発明に係る半導体装置の製造方法において、工程(a)において、成膜時間に応じて、層間絶縁膜の骨格を形成するプリカーサ及び空孔形成剤の流量を調整することが好ましい。 In the method for manufacturing a semiconductor device according to the present invention, in the step (a), it is preferable to adjust the flow rates of the precursor and the hole forming agent that form the skeleton of the interlayer insulating film according to the film formation time.
このようにすると、空孔径が、下面側から上面側に向かう方向(膜厚方向)に変化する複数の空孔を含む層間絶縁膜を形成することができる。 In this way, it is possible to form an interlayer insulating film including a plurality of holes whose hole diameter changes in a direction (film thickness direction) from the lower surface side to the upper surface side.
本発明に係る半導体装置の製造方法において、工程(a)において、成膜時間に応じて、空孔形成剤からなる粒子の径を調整することが好ましい。 In the method for manufacturing a semiconductor device according to the present invention, in the step (a), it is preferable to adjust the diameter of the particles made of the pore forming agent according to the film formation time.
このようにすると、空孔径が、膜厚方向に変化する複数の空孔を含む層間絶縁膜を形成することができる。 In this way, it is possible to form an interlayer insulating film including a plurality of holes whose hole diameter changes in the film thickness direction.
本発明に係る半導体装置の製造方法において、工程(b)は、熱処理、電子線照射又は紫外線照射により、層間絶縁膜用膜に含まれる複数の粒子を除去する工程であることが好ましい。 In the method for manufacturing a semiconductor device according to the present invention, the step (b) is preferably a step of removing a plurality of particles contained in the interlayer insulating film by heat treatment, electron beam irradiation or ultraviolet irradiation.
本発明に係る半導体装置の製造方法において、層間絶縁膜を形成する工程は、工程(b)の後に、熱処理、電子線照射又は紫外線照射により、層間絶縁膜における上面近傍領域に含まれる空孔の空孔径を小さくする工程(c)をさらに含むことが好ましい。 In the method of manufacturing a semiconductor device according to the present invention, the step of forming the interlayer insulating film includes the step of forming voids included in the region near the upper surface of the interlayer insulating film by heat treatment, electron beam irradiation or ultraviolet irradiation after step (b). It is preferable to further include a step (c) of reducing the pore diameter.
本発明に係る半導体装置の製造方法において、工程(a)は、チャンバー内において、第1の時間の間、第1のプリカーサ流量でプリカーサを流すと共に、第1の空孔形成剤流量で空孔形成剤を流して、第1の領域を形成する工程(a1)と、チャンバー内において、第2の時間の間、第1のプリカーサ流量から第2のプリカーサ流量に変化させながらプリカーサを流すと共に、第1の空孔形成剤流量から第2の空孔形成剤流量に変化させながら空孔形成剤を流して、第1の領域の上に、第1の変化領域を形成する工程(a2)と、チャンバー内において、第3の時間の間、第2のプリカーサ流量でプリカーサを流すと共に、第2の空孔形成剤流量で空孔形成剤を流して、第1の変化領域の上に、第2の領域を形成する工程(a3)と、チャンバー内において、第4の時間の間、第2のプリカーサ流量から第3のプリカーサ流量に変化させながらプリカーサを流すと共に、第2の空孔形成剤流量から第3の空孔形成剤流量に変化させながら空孔形成剤を流して、第2の領域の上に、第2の変化領域を形成する工程(a4)と、チャンバー内において、第5の時間の間、第3のプリカーサ流量でプリカーサを流すと共に、第3の空孔形成剤流量で空孔形成剤を流して、第2の変化領域の上に、第3の領域を形成する工程(a5)とを含み、工程(a5)において、第1の領域、第1の変化領域、第2の領域、第2の変化領域及び第3の領域を有する層間絶縁膜用膜が形成され、第1のプリカーサ流量に対する第1の空孔形成剤流量は、第2のプリカーサ流量に対する第2の空孔形成剤流量よりも小さく、第3のプリカーサ流量に対する第3の空孔形成剤流量は、第2のプリカーサ流量に対する第2の空孔形成剤流量よりも小さいことが好ましい。 In the method for manufacturing a semiconductor device according to the present invention, in the step (a), in the chamber, the precursor is flowed at the first precursor flow rate during the first time, and the holes are formed at the first pore forming agent flow rate. Flowing the forming agent to form the first region (a1), and flowing the precursor while changing the first precursor flow rate to the second precursor flow rate during the second time in the chamber; A step (a2) of forming a first change region on the first region by flowing the pore-former while changing the flow rate from the first pore-former flow rate to the second pore-former flow rate; In the chamber, during the third time, the precursor is flowed at the second precursor flow rate, the pore forming agent is flowed at the second pore forming agent flow rate, and the first change region is flown over the first change region. Step (a3) for forming the region 2; In the bar, during the fourth time, the precursor flows while changing from the second precursor flow rate to the third precursor flow rate, and also changes from the second pore formation agent flow rate to the third pore formation agent flow rate. And a step (a4) of forming a second change region on the second region by flowing a pore-forming agent, and a precursor at a third precursor flow rate for a fifth time in the chamber. And a step (a5) of forming a third region on the second change region by flowing a pore-forming agent at a third pore-forming agent flow rate, and in the step (a5) Forming an interlayer insulating film having a first region, a first change region, a second region, a second change region, and a third region, and forming a first hole with respect to a first precursor flow rate The agent flow rate is the second pore forming agent with respect to the second precursor flow rate. Less than the amount, the third pore forming agent flow rate for the third precursor flow rate is preferably smaller than the second pore-forming agent flow rate for the second precursor flow rates.
本発明に係る半導体装置及びその製造方法によると、層間絶縁膜中に膜界面が存在しないため、膜剥がれの発生及びリークパスの形成を抑制することができる。 According to the semiconductor device and the manufacturing method thereof according to the present invention, since no film interface exists in the interlayer insulating film, it is possible to suppress the occurrence of film peeling and the formation of a leak path.
以下に、本発明の一実施形態に係る半導体装置について、図面を参照しながら説明する。なお、以下の説明では、材料及び数値は、単に好ましい例を例示しているに過ぎず、例示された材料及び数値に限定されるものではない。また、本発明の技術思想の範囲を逸脱しない範囲で、本発明を便宜変更することは可能である。 A semiconductor device according to an embodiment of the present invention will be described below with reference to the drawings. In the following description, the materials and numerical values merely exemplify preferable examples, and are not limited to the illustrated materials and numerical values. The present invention can be modified for convenience without departing from the scope of the technical idea of the present invention.
(一実施形態)
以下に、本発明の一実施形態に係る半導体装置の構造について、図1及び図2(a) 〜(b) を参照しながら説明する。図1は、本発明の一実施形態に係る半導体装置の構造を示す断面図である。
(One embodiment)
Hereinafter, the structure of a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 1 and 2 (a) to 2 (b). FIG. 1 is a cross-sectional view showing the structure of a semiconductor device according to an embodiment of the present invention.
図1に示すように、例えばSiからなる基板10の上には、例えば酸化シリコン(SiO2)からなる第1の層間絶縁膜11が形成されている。第1の層間絶縁膜11には、第1の配線14が形成されている。
As shown in FIG. 1, a first
第1の層間絶縁膜11の上には、第1の配線14を覆うように、例えば炭化シリコン(SiC)からなる第1の絶縁膜15が形成されている。第1の絶縁膜15の上には、複数の空孔(図示省略)を含み例えば比誘電率が3.0以下の炭素含有酸化シリコン(SiOC)からなる第2の層間絶縁膜16が形成されている。第1の絶縁膜15及び第2の層間絶縁膜16の下部には、第1のビア21が形成されている。第2の層間絶縁膜16の上部には、第2の配線22が形成されている。第1のビア21により、第1の配線14と第2の配線22とが電気的に接続されている。
A first insulating
第2の層間絶縁膜16の上には、第2の配線22を覆うように、例えばSiCからなる第2の絶縁膜23が形成されている。第2の絶縁膜23の上には、複数の空孔(図示省略)を含み例えば比誘電率が3.0以下のSiOCからなる第3の層間絶縁膜24が形成されている。第2の絶縁膜23及び第3の層間絶縁膜24の下部には、第2のビア27が形成されている。第3の層間絶縁膜24の上部には、第3の配線28が形成されている。第2のビア27により、第2の配線22と第3の配線28とが電気的に接続されている。
A second insulating
第3の層間絶縁膜24の上には、第3の配線28を覆うように、例えばSiCからなる第3の絶縁膜29が形成されている。第3の絶縁膜29の上には、複数の空孔(図示省略)を含み例えば比誘電率が3.0以下のSiOCからなる第4の層間絶縁膜30が形成されている。第3の絶縁膜29及び第4の層間絶縁膜30の下部には、第3のビア33が形成されている。第4の層間絶縁膜30の上部には、第4の配線34が形成されている。第3のビア33により、第3の配線28と第4の配線34とが電気的に接続されている。
On the third
第4の層間絶縁膜30の上には、第4の配線34を覆うように、例えばSiCからなる第4の絶縁膜35が形成されている。
A fourth insulating
第1の配線14は、配線溝の底面及び壁面に形成された例えば窒化タンタル(TaN)からなるバリアメタル膜12と、配線溝内にバリアメタル膜12を介して埋め込まれた例えば銅(Cu)からなる導電膜13とを有している。
The
第1,第2,第3のビア21,27,33は、ビア孔の底面及び壁面に形成された例えばTaNからなるバリアメタル膜19a,25a,31aと、ビア孔内にバリアメタル膜19a,25a,31aを介して埋め込まれた例えばCuからなる導電膜20a,26a,32aとを有している。
The first, second, and
第2,第3,第4の配線22,28,34は、配線溝の底面及び壁面に形成された例えばTaNからなるバリアメタル膜19b,25b,31bと、配線溝内にバリアメタル膜19b,25b,31bを介して埋め込まれた例えばCuからなる導電膜20b,26b,32bとを有している。
The second, third, and
第1,第2,第3の絶縁膜15,23,29は、金属拡散防止膜として機能している。
The first, second, and third insulating
本実施形態に係る半導体装置は、4層の第1〜第4の配線層を含む。ここで、「第1の配線層」は、第1の層間絶縁膜11及び第1の配線14等を含む。「第2の配線層」は、第2の層間絶縁膜16及び第2の配線22等を含む。「第3の配線層」は、第3の層間絶縁膜24及び第3の配線28等を含む。「第4の配線層」は、第4の層間絶縁膜30及び第4の配線34等を含む。
The semiconductor device according to this embodiment includes four layers of first to fourth wiring layers. Here, the “first wiring layer” includes the first
以下に、第2,第3,第4の層間絶縁膜について説明する。 The second, third, and fourth interlayer insulating films will be described below.
<第2の層間絶縁膜>
以下に、第2の層間絶縁膜の構造について、図2(a) を参照しながら説明する。図2(a) は、本発明の一実施形態に係る半導体装置における、第2の層間絶縁膜(特徴的構成要素)及びその近傍の構造を示す拡大断面図である。
<Second interlayer insulating film>
The structure of the second interlayer insulating film will be described below with reference to FIG. FIG. 2A is an enlarged cross-sectional view showing a second interlayer insulating film (characteristic constituent element) and a structure in the vicinity thereof in the semiconductor device according to the embodiment of the present invention.
図2(a) に示すように、第2の層間絶縁膜16は、単層構造の膜、言い換えれば、一つの連続体の膜である。即ち、第2の層間絶縁膜16は、膜中に膜界面が存在しない膜である。ここで、「膜界面」とは、相異なる膜同士の間に存在する界面をいう。
As shown in FIG. 2A, the second
図2(a) に示すように、第2の層間絶縁膜16は、複数の空孔を含む。第2の層間絶縁膜16における、下面領域及び上面領域の各々に含まれる空孔の空孔径は、中央領域に含まれる空孔の空孔径よりも小さい。
As shown in FIG. 2A, the second
図2(a) に示すように、第2の層間絶縁膜16に含まれる複数の空孔は、中央から下面に向かって空孔径が小さくなっている一方、中央から上面に向かって空孔径が小さくなっている。
As shown in FIG. 2 (a), the plurality of holes included in the second
図2(a) に示すように、第2の層間絶縁膜16は、第1の領域Raと、第1の変化領域Rbと、第2の領域Rcと、第2の変化領域Rdと、第3の領域Reとを有している。
As shown in FIG. 2A, the second
第1の領域Raは、下面側に位置し、各々が第1の空孔径を有する複数の空孔Haを含む。第2の領域Rcは、中央に位置し、各々が第2の空孔径を有する複数の空孔Hcを含む。第3の領域Reは、上面側に位置し、各々が第3の空孔径を有する複数の空孔Heを含む。第1の変化領域Rbは、第1の領域Raと第2の領域Rcとの間に介在し、空孔径が下面側から上面側に向かって大きくなる複数の空孔を含む。第2の変化領域Rdは、第2の領域Rcと第3の領域Reとの間に介在し、空孔径が下面側から上面側に向かって小さくなる複数の空孔を含む。 The first region Ra is located on the lower surface side, and includes a plurality of holes Ha each having a first hole diameter. The second region Rc is located in the center and includes a plurality of holes Hc each having a second hole diameter. The third region Re is located on the upper surface side and includes a plurality of holes He each having a third hole diameter. The first change region Rb is interposed between the first region Ra and the second region Rc, and includes a plurality of holes whose hole diameter increases from the lower surface side toward the upper surface side. The second change region Rd is interposed between the second region Rc and the third region Re, and includes a plurality of holes whose hole diameter decreases from the lower surface side toward the upper surface side.
空孔Hcの第2の空孔径は、空孔Haの第1の空孔径及び空孔Heの第3の空孔径よりも大きい。第1の変化領域Rbに含まれる空孔Hbの空孔径は、第1の空孔径よりも大きく且つ第2の空孔径よりも小さい。第2の変化領域Rdに含まれる空孔Hdの空孔径は、第3の空孔径よりも大きく且つ第2の空孔径よりも小さい。 The second hole diameter of the hole Hc is larger than the first hole diameter of the hole Ha and the third hole diameter of the hole He. The hole diameter of the hole Hb included in the first change region Rb is larger than the first hole diameter and smaller than the second hole diameter. The hole diameter of the hole Hd included in the second change region Rd is larger than the third hole diameter and smaller than the second hole diameter.
ここで、「下面領域」とは、下面を含む領域をいう(例えば、第1の領域Ra及び第1の変化領域Rbを含む領域をいう)。「上面領域」とは、上面を含む領域をいう(例えば、第2の変化領域Rd及び第3の領域Reを含む領域をいう)。「中央領域」とは、下面領域と上面領域との間に介在し、第2の配線22の下面から第2の配線22の中央までの範囲内に位置する領域をいう(例えば、第2の領域Rcをいう)。
Here, the “lower surface region” refers to a region including the lower surface (for example, a region including the first region Ra and the first change region Rb). The “upper surface region” refers to a region including the upper surface (for example, a region including the second change region Rd and the third region Re). The “central region” refers to a region that is interposed between the lower surface region and the upper surface region and is located within the range from the lower surface of the
またここで、第1の領域Raは、例えば、第2の層間絶縁膜16の下面から第1のビア21の中央までの範囲内に位置する領域をいう。第1の変化領域Rbは、例えば、第1のビア21の中央から第2の配線22の下面までの範囲内に位置する領域をいう。第2の領域Rcは、例えば、第2の配線22の下面から第2の配線22の中央までの範囲内に位置する領域をいう。第2の変化領域Rd及び第3の領域Reを含む領域は、例えば、第2の配線22の中央から第2の層間絶縁膜16の上面までの範囲内に位置する領域をいう。
Here, the first region Ra refers to a region located in a range from the lower surface of the second
第1の領域Ra、第1の変化領域Rb、第2の領域Rc、第2の変化領域Rd及び第3の領域Reの各々は、図2(a) に示すように、空孔径が互いに異なっているため、膜質が互いに異なっている。 Each of the first region Ra, the first change region Rb, the second region Rc, the second change region Rd, and the third region Re has different pore diameters as shown in FIG. Therefore, the film quality is different from each other.
図2(a) に示すように、第2の配線22の下部近傍に位置する空孔(例えば、第2の領域Rcに含まれる空孔Hc)の空孔径は、第2の配線22の上部近傍に位置する空孔(例えば、第3の領域Reに含まれる空孔He)の空孔径及び第1のビア21の下部近傍に位置する空孔(例えば、第1の領域Raに含まれる空孔Ha)の空孔径よりも大きい。
As shown in FIG. 2A, the hole diameter of a hole (for example, hole Hc included in the second region Rc) located near the lower part of the
第2の層間絶縁膜16における膜厚方向の空孔径の分布について、図3を参照しながら説明する。図3は、第2の層間絶縁膜における任意の領域に含まれる空孔の空孔径を示す図である。ここで、「任意の領域」とは、下面から、膜厚方向に、任意の距離だけ離れたシート状の領域をいう。
The distribution of pore diameters in the film thickness direction in the second
図3に示すように、第1の領域Raに含まれる複数の空孔の各々は、第1の空孔径(例えば約1nm以下)を有している。第1の変化領域Rbに含まれる複数の空孔は、空孔径が下面側から上面側に向かって大きくなっている。第2の領域Rcに含まれる複数の空孔の各々は、第2の空孔径(例えば約1nm以上)を有している。第2の変化領域Rdに含まれる複数の空孔は、空孔径が下面側から上面側に向かって小さくなっている。第3の領域Reに含まれる複数の空孔の各々は、第3の空孔径(例えば約1nm以下)を有している。 As shown in FIG. 3, each of the plurality of holes included in the first region Ra has a first hole diameter (for example, about 1 nm or less). The plurality of holes included in the first change region Rb have a hole diameter that increases from the lower surface side toward the upper surface side. Each of the plurality of holes included in the second region Rc has a second hole diameter (for example, about 1 nm or more). The plurality of holes included in the second change region Rd have a hole diameter that decreases from the lower surface side toward the upper surface side. Each of the plurality of holes included in the third region Re has a third hole diameter (for example, about 1 nm or less).
<第3の層間絶縁膜>
以下に、第3の層間絶縁膜の構造について説明する。
<Third interlayer insulating film>
The structure of the third interlayer insulating film will be described below.
第3の層間絶縁膜24は、第2の層間絶縁膜16と同様の構造を有している。即ち、第3の層間絶縁膜24における、下面領域及び上面領域の各々に含まれる空孔の空孔径は、中央領域に含まれる空孔の空孔径よりも小さい。
The third
<第4の層間絶縁膜>
以下に、第4の層間絶縁膜の構造について、図2(b) を参照しながら説明する。図2(b) は、本発明の一実施形態に係る半導体装置における、第4の層間絶縁膜及びその近傍の構造を示す拡大断面図である。
<Fourth interlayer insulating film>
The structure of the fourth interlayer insulating film will be described below with reference to FIG. FIG. 2B is an enlarged cross-sectional view showing the fourth interlayer insulating film and the structure in the vicinity thereof in the semiconductor device according to the embodiment of the present invention.
第4の層間絶縁膜30は、複数の空孔Hを含む。複数の空孔Hの空孔径の各々は、互いに略同一である。空孔Hの空孔径は、例えば、図2(a) に示す第2の領域Rcに含まれる空孔Hcの第2の空孔径よりも小さい。
The fourth
第2の層間絶縁膜16における、中央領域に含まれる空孔の空孔径をxとし、上面領域に含まれる空孔の空孔径をyとし、第4の層間絶縁膜30における、中央領域に含まれる空孔の空孔径をvとし、上面領域に含まれる空孔の空孔径をwとした場合、yに対するxの変化率x/y>1であり、wに対するvの変化率v/w=1であり、x/yはv/wよりも大きい。ここで、第4の層間絶縁膜30における「中央領域」とは、例えば、第4の配線34の下面から第4の配線34の中央までの範囲内に位置する領域をいう。第4の層間絶縁膜30における「下面領域」とは、下面を含む領域をいう。
In the second
以下に、本発明の一実施形態に係る半導体装置の製造方法について、図4(a) 〜(c) 、図5(a) 〜(c) 、図6(a) 〜(b) 及び図7(a) 〜(b) を参照しながら説明する。図4(a) 〜図7(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 4A to 4C, FIG. 5A to FIG. 5C, FIG. 6A to FIG. 6B, and FIG. 7 for a semiconductor device manufacturing method according to an embodiment of the present invention. Explanation will be made with reference to (a) to (b). FIG. 4A to FIG. 7B are cross-sectional views showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
まず、図4(a) に示すように、例えば化学的気相成長(CVD)法により、基板10の上に、例えばSiO2からなる第1の層間絶縁膜11を形成する。その後、第1の層間絶縁膜11の上に、レジスト(図示省略)を塗布した後、リソグラフィ法により、配線溝パターンを有するレジストパターン(図示省略)を形成する。その後、レジストパターンをマスクとして、第1の層間絶縁膜11に対して、例えばドライエッチングを行う。これにより、第1の層間絶縁膜11に、配線溝を形成する。その後、アッシングにより、レジストパターンを除去する。その後、例えばスパッタリング法により、第1の層間絶縁膜11の上面、並びに配線溝の底面及び壁面を覆うように、例えばTaNからなるバリアメタル膜を形成する。その後、例えば電気めっき法により、バリアメタル膜の上に、配線溝内を埋め込むように、例えばCuからなる導電膜を形成する。その後、例えば化学的機械的研磨(CMP)法により、導電膜及びバリアメタル膜における配線溝外に形成された部分(余分な導電膜及びバリアメタル膜)を順次除去する。これにより、バリアメタル膜12と導電膜13とを有する第1の配線14を形成する。
First, as shown in FIG. 4A, a first
次に、図4(b) に示すように、例えばCVD法、原子層堆積(ALD)法又はゾル・ゲル(SOD)法により、第1の層間絶縁膜11の上に、第1の配線14を覆うように、例えばSiCからなる第1の絶縁膜15を形成する。
Next, as shown in FIG. 4B, the
その後、例えばCVD法により、第1の絶縁膜15の上に、空孔形成剤からなる複数の粒子(図示省略)を含み例えばSiOCからなる第2の層間絶縁膜用膜16Aを形成する。
Thereafter, a second
具体的には、真空状態に保持されたチャンバー(図示省略)内に、基板10を搬送し、例えば250℃に加熱されたステージ(図示省略)の上に、基板10を配置する。その後、膜骨格を形成するプリカーサとして、例えばジエトキシメチルシラン(DEMS)等の炭素を含有するプリカーサを用い、空孔形成剤として、例えばαテルピネン等のポロジェンを用い、酸化剤として、例えば酸素を用い、DEMSとαテルピネンと酸素とを含む混合ガスを、例えばヘリウム等のキャリアガスと共に、チャンバー内に流し、高周波電力を印加する。このとき、成膜時間に応じて、DEMS、αテルピネン及び酸素を流す流量、並びに高周波電力のパワーを調整する。
Specifically, the
DEMS、αテルピネン及び酸素の各流量、並びに高周波電力のパワーのタイミングチャートの一例について、図8を参照しながら説明する。図8は、DEMS、αテルピネン及び酸素を流す時間と、DEMS、αテルピネン及び酸素の各流量との関係、並びに該時間と、高周波電力のパワーとの関係を示す図である。 An example of a timing chart of each flow rate of DEMS, α-terpinene, oxygen, and high-frequency power will be described with reference to FIG. FIG. 8 is a diagram showing the relationship between the flow time of DEMS, α-terpinene, and oxygen and the flow rates of DEMS, α-terpinene, and oxygen, and the relationship between the time and the power of high-frequency power.
図8に示すように、チャンバー内において、時間t1から時間t2までの間(第1の時間の間)、例えば0.3g/min(第1のプリカーサ流量)でDEMSを流し、例えば0.25g/min(第1の空孔形成剤流量)でαテルピネンを流し、且つ例えば15cc/min(標準状態)で酸素を流し、例えば1500Wの高周波電力を印加する。これにより、第1の絶縁膜15の上に、各々が第1の径を有し且つαテルピネン高分子体(又はαテルピネン)からなる複数の粒子を含む第1の領域raを形成する。ここで、「αテルピネン高分子体」とは、αテルピネンが重合してなる高分子体をいう。第1の時間は、第1の領域raの厚さに応じて設定される。
As shown in FIG. 8, in the chamber, DEMS is flowed from time t1 to time t2 (during the first time), for example, 0.3 g / min (first precursor flow rate), for example, 0.25 g. Α terpinene is allowed to flow at / min (first pore forming agent flow rate), and oxygen is allowed to flow at 15 cc / min (standard state), for example, and high frequency power of 1500 W, for example, is applied. As a result, a first region ra having a first diameter and including a plurality of particles made of α-terpinene polymer (or α-terpinene) is formed on the first insulating
次に、図8に示すように、チャンバー内において、時間t2から時間t3までの間(第2の時間の間)、0.3g/minから例えば0.2g/min(第2のプリカーサ流量)に変化させながらDEMSを流し、0.25g/minから例えば0.35g/min(第2の空孔形成剤流量)に変化させながらαテルピネンを流し、且つ15cc/minから例えば12cc/min(標準状態)に変化させながら酸素を流し、1500Wから例えば400Wに変化させながら高周波電力を印加する。これにより、第1の領域raの上に、αテルピネン高分子体からなる複数の粒子を含む第1の変化領域rbを形成する。このとき、時間t2の時点でのプリカーサ流量に対する空孔形成剤流量は、0.25/0.3(<1)であり、時間t3の時点でのプリカーサ流量に対する空孔形成剤流量は、0.35/0.2(>1)であり、時間t2から時間t3に経過するに従い、プリカーサ流量に対する空孔形成剤流量は大きくなる。このため、第1の変化領域rbに含まれる複数の粒子は、径が下面側から上面側に向かって大きくなる。第2の時間は、第1の変化領域rbの厚さに応じて設定される。 Next, as shown in FIG. 8, in the chamber, from time t2 to time t3 (during the second time), 0.3 g / min to 0.2 g / min (second precursor flow rate), for example. While flowing DEMS, changing α terpinene while changing from 0.25 g / min to 0.35 g / min (second pore forming agent flow rate), and from 15 cc / min to 12 cc / min (standard) Oxygen is allowed to flow while changing to (state), and high-frequency power is applied while changing from 1500 W to 400 W, for example. As a result, a first change region rb including a plurality of particles made of α-terpinene polymer is formed on the first region ra. At this time, the pore forming agent flow rate with respect to the precursor flow rate at time t2 is 0.25 / 0.3 (<1), and the pore forming agent flow rate with respect to the precursor flow rate at time t3 is 0. .35 / 0.2 (> 1), and the pore forming agent flow rate with respect to the precursor flow rate increases as time t2 elapses from time t2. For this reason, the plurality of particles included in the first change region rb increase in diameter from the lower surface side to the upper surface side. The second time is set according to the thickness of the first change region rb.
次に、図8に示すように、チャンバー内において、時間t3から時間t4までの間(第3の時間の間)、0.2g/min(第2のプリカーサ流量)でDEMSを流し、0.35g/min(第2の空孔形成剤流量)でαテルピネンを流し、且つ12cc/minで酸素を流し、400Wの高周波電力を印加する。これにより、第1の変化領域rbの上に、各々が第2の径を有し且つαテルピネン高分子体からなる複数の粒子を含む第2の領域rcを形成する。このとき、第2のプリカーサ流量に対する第2の空孔形成剤流量は、0.35/0.2であり、第1のプリカーサ流量に対する第1の空孔形成剤流量(0.25/0.3)よりも大きい。このため、第2の領域rcに含まれる粒子の第2の径を、第1の領域raに含まれる粒子の第1の径よりも大きくすることができる。第3の時間は、第2の領域rcの厚さに応じて設定される。 Next, as shown in FIG. 8, DEMS is flowed at 0.2 g / min (second precursor flow rate) in the chamber from time t3 to time t4 (during the third time). Α terpinene is allowed to flow at 35 g / min (second pore forming agent flow rate), oxygen is allowed to flow at 12 cc / min, and high frequency power of 400 W is applied. As a result, a second region rc including a plurality of particles each having a second diameter and made of an α-terpinene polymer is formed on the first change region rb. At this time, the second pore forming agent flow rate with respect to the second precursor flow rate is 0.35 / 0.2, and the first pore forming agent flow rate with respect to the first precursor flow rate (0.25 / 0. Greater than 3). For this reason, the 2nd diameter of the particle | grains contained in 2nd area | region rc can be made larger than the 1st diameter of the particle | grains contained in 1st area | region ra. The third time is set according to the thickness of the second region rc.
次に、図8に示すように、チャンバー内において、時間t4から時間t5までの間(第4の時間の間)、0.2g/minから例えば0.3g/min(第3のプリカーサ流量)に変化させながらDEMSを流し、0.35g/minから例えば0.25g/min(第3の空孔形成剤流量)に変化させながらαテルピネンを流し、且つ12cc/minから例えば15cc/min(標準状態)に変化させながら酸素を流し、400Wから例えば1500Wに変化させながら高周波電力を印加する。これにより、第2の領域rcの上に、αテルピネン高分子体からなる複数の粒子を含む第2の変化領域rdを形成する。このとき、時間t4の時点でのプリカーサ流量に対する空孔形成剤流量は、0.35/0.2(>1)であり、時間t5の時点でのプリカーサ流量に対する空孔形成剤流量は、0.25/0.3(<1)であり、時間t4から時間t5に経過するに従い、プリカーサ流量に対する空孔形成剤流量は小さくなる。このため、第2の変化領域rdに含まれる複数の粒子は、径が下面側から上面側に向かって小さくなる。第4の時間は、第2の変化領域rdの厚さに応じて設定される。 Next, as shown in FIG. 8, in the chamber, from time t4 to time t5 (during the fourth time), from 0.2 g / min to 0.3 g / min (third precursor flow rate), for example. While flowing DEMS, changing α terpinene from 0.35 g / min to 0.25 g / min (third pore-forming agent flow rate), and 12 cc / min to 15 cc / min (standard) Oxygen is allowed to flow while changing to (state), and high-frequency power is applied while changing from 400 W to, for example, 1500 W. Thereby, the second change region rd including a plurality of particles made of the α-terpinene polymer is formed on the second region rc. At this time, the pore forming agent flow rate with respect to the precursor flow rate at time t4 is 0.35 / 0.2 (> 1), and the pore forming agent flow rate with respect to the precursor flow rate at time t5 is 0. .25 / 0.3 (<1), and as the time t4 elapses from the time t4, the pore forming agent flow rate becomes smaller with respect to the precursor flow rate. For this reason, the plurality of particles included in the second change region rd have a diameter that decreases from the lower surface side toward the upper surface side. The fourth time is set according to the thickness of the second change region rd.
次に、図8に示すように、チャンバー内において、時間t5から時間t6までの間(第5の時間の間)、0.3g/min(第3のプリカーサ流量)でDEMSを流し、0.25g/min(第3の空孔形成剤流量)でαテルピネンを流し、且つ15cc/minで酸素を流し、1500Wの高周波電力を印加する。これにより、第2の変化領域rdの上に、各々が第3の径を有し且つαテルピネン高分子体(又はαテルピネン)からなる複数の粒子を含む第3の領域reを形成する。このとき、第3のプリカーサ流量に対する第3の空孔形成剤流量は、0.25/0.3であり、第2のプリカーサ流量に対する第2の空孔形成剤流量(0.35/0.2)よりも小さい。このため、第3の領域reに含まれる粒子の第3の径を、第2の領域rcに含まれる粒子の第2の径よりも小さくすることができる。第5の時間は、第3の領域reの厚さに応じて設定される。 Next, as shown in FIG. 8, DEMS is flowed at 0.3 g / min (third precursor flow rate) from time t5 to time t6 (during the fifth time) in the chamber. Α terpinene is allowed to flow at 25 g / min (third pore-forming agent flow rate), oxygen is allowed to flow at 15 cc / min, and 1500 W of high-frequency power is applied. As a result, a third region re having a plurality of particles each having a third diameter and made of α-terpinene polymer (or α-terpinene) is formed on the second change region rd. At this time, the third pore forming agent flow rate with respect to the third precursor flow rate is 0.25 / 0.3, and the second pore forming agent flow rate with respect to the second precursor flow rate (0.35 / 0. Smaller than 2). For this reason, the 3rd diameter of the particle | grains contained in 3rd area | region re can be made smaller than the 2nd diameter of the particle | grains contained in 2nd area | region rc. The fifth time is set according to the thickness of the third region re.
このようにして、図4(b) に示すように、第1の領域ra、第1の変化領域rb、第2の領域rc、第2の変化領域rd及び第3の領域reを有する第2の層間絶縁膜用膜16Aを形成する。
In this way, as shown in FIG. 4B, the second region having the first region ra, the first change region rb, the second region rc, the second change region rd, and the third region re. The
次に、図4(c) に示すように、基板10を加熱しながら、第2の層間絶縁膜用膜16Aに対して、例えば紫外線を照射する。これにより、第2の層間絶縁膜用膜16Aに含まれる複数の粒子を分解除去して、複数の空孔(図示省略)を含む第2の層間絶縁膜16を形成する。このとき、第2の層間絶縁膜16における、下面領域及び上面領域の各々に含まれる空孔の空孔径は、中央領域に含まれる空孔の空孔径よりも小さい。
Next, as shown in FIG. 4C, for example, the second
具体的には、真空状態に保持されたチャンバー(図示省略)内に、基板10を搬送し、例えば400℃に加熱されたステージ(図示省略)の上に、基板10を配置する。その後、第2の層間絶縁膜用膜16Aに対して、例えば200〜400nmの紫外線を照射する。これにより、第1の領域ra、第1の変化領域rb、第2の領域rc、第2の変化領域rd及び第3の領域reの各々に含まれる複数の粒子を分解除去して、第1の領域Ra、第1の変化領域Rb、第2の領域Rc、第2の変化領域Rd及び第3の領域Reを有する第2の層間絶縁膜16を形成する。このとき、第1の領域Ra及び第3の領域Reの各々に含まれる空孔の空孔径は、例えば約1nm以下である。また、第2の領域Rcに含まれる空孔の空孔径は、例えば約1nm以上である。
Specifically, the
次に、図5(a) に示すように、第2の層間絶縁膜16の上に、レジストを塗布した後、リソグラフィ法により、ビアパターンを有するレジストパターン(図示省略)を形成する。その後、レジストパターンをマスクとして、第2の層間絶縁膜16に対して、例えばドライエッチングを行う。これにより、第2の層間絶縁膜16の下部に、第1の絶縁膜15の上面を露出させるホールを形成する。その後、アッシング及び洗浄により、レジストパターンを除去する。その後、第2の層間絶縁膜16の上に、レジストを塗布した後、リソグラフィ法により、配線パターンを有するレジストパターン(図示省略)を形成する。その後、レジストパターンをマスクとして、第2の層間絶縁膜16に対して、ドライエッチングを行う。これにより、第2の層間絶縁膜16の下部に形成されたホールと連通する配線溝18を形成する。その後、例えばドライエッチングにより、ホール内に露出する第1の絶縁膜15(第1の配線14上の第1の絶縁膜15)を除去して、第1の配線14の上面を露出させるビアホール17を形成する。
Next, as shown in FIG. 5A, after applying a resist on the second
次に、図5(b) に示すように、例えばスパッタリング法により、第2の層間絶縁膜16の上面、ビアホール17の底面及び壁面、並びに配線溝18の底面及び壁面を覆うように、例えばTaNからなるバリアメタル膜19を形成する。その後、例えば電気めっき法により、バリアメタル膜19の上に、ビアホール17及び配線溝18内を埋め込むように、例えばCuからなる導電膜20を形成する。
Next, as shown in FIG. 5B, for example, by sputtering, the top surface of the second
次に、図5(c) に示すように、例えばCMP法により、導電膜20及びバリアメタル膜19における配線溝18外に形成された部分(余分な導電膜20及びバリアメタル膜19)を順次除去する。これにより、バリアメタル膜19aと導電膜20aとを有する第1のビア21を形成すると共に、バリアメタル膜19bと導電膜20bとを有する第2の配線22を形成する。
Next, as shown in FIG. 5C, portions (excess
次に、図4(b) に示す工程と同様の工程を行う。これにより、第2の層間絶縁膜16の上に、第2の配線22を覆うように、第2の絶縁膜を形成する。その後、第2の絶縁膜の上に、空孔形成剤からなる複数の粒子を含む第3の層間絶縁膜用膜を形成する。
Next, a step similar to the step shown in FIG. As a result, a second insulating film is formed on the second
次に、図4(c) に示す工程と同様の工程を行う。これにより、第3の層間絶縁膜用膜に含まれる複数の粒子を分解除去して、複数の空孔を含む第3の層間絶縁膜を形成する。このとき、第3の層間絶縁膜における、下面領域及び上面領域の各々に含まれる空孔の空孔径は、中央領域に含まれる空孔の空孔径よりも小さい。 Next, a step similar to the step shown in FIG. As a result, the plurality of particles contained in the third interlayer insulating film are decomposed and removed to form a third interlayer insulating film including a plurality of holes. At this time, the hole diameter of the hole included in each of the lower surface region and the upper surface region in the third interlayer insulating film is smaller than the hole diameter of the hole included in the central region.
次に、図5(a) に示す工程と同様の工程を行う。これにより、図6(a) に示すように、第2の絶縁膜23及び第3の層間絶縁膜24の下部に、ビアホールを形成すると共に、第3の層間絶縁膜24の上部に、ビアホールと連通する配線溝を形成する。
Next, a step similar to the step shown in FIG. Thereby, as shown in FIG. 6A, via holes are formed below the second insulating
次に、図5(b) 〜(c) に示す工程と同様の工程を順次行う。これにより、図6(a) に示すように、ビアホール内に、バリアメタル膜25aと導電膜26aとを有する第2のビア27を形成すると共に、配線溝内に、バリアメタル膜25bと導電膜26bとを有する第3の配線28を形成する。
Next, steps similar to those shown in FIGS. 5B to 5C are sequentially performed. Thereby, as shown in FIG. 6A, the second via 27 having the
次に、図6(b) に示すように、例えばCVD法、ALD法又はSOD法により、第3の層間絶縁膜24の上に、第3の配線28を覆うように、例えばSiCからなる第3の絶縁膜29を形成する。
Next, as shown in FIG. 6B, a first layer made of SiC, for example, is formed on the third
その後、例えばCVD法により、第3の絶縁膜29の上に、空孔形成剤からなる複数の粒子(図示省略)を含み例えばSiOCからなる第4の層間絶縁膜用膜30Aを形成する。
Thereafter, a fourth
具体的には、真空状態に保持されたチャンバー内に、基板10を搬送し、例えば250℃に加熱されたステージの上に、基板10を配置する。その後、チャンバー内において、任意の時間の間、例えば0.3g/minでDEMSを流し、例えば0.25g/minでαテルピネンを流し、例えば15cc/min(標準状態)で酸素を流し、例えば1500Wの高周波電力を印加する。これにより、αテルピネン高分子体(又はαテルピネン)からなる複数の粒子を含む第4の層間絶縁膜用膜30Aを形成する。このとき、DEMS、αテルピネン、酸素を流す時間の間、プリカーサ流量に対する空孔形成剤流量を一定にする。このため、第4の層間絶縁膜用膜30Aに含まれる複数の粒子の径の各々は、互いに略同一である。
Specifically, the
次に、図7(a) に示すように、基板10を加熱しながら、第4の層間絶縁膜用膜30Aに対して、例えば紫外線を照射する。これにより、第4の層間絶縁膜用膜30Aに含まれる複数の粒子を分解除去して、複数の空孔(図示省略)を含む第4の層間絶縁膜30を形成する。このとき、第4の層間絶縁膜30に含まれる複数の空孔の空孔径の各々は、互いに略同一である。
Next, as shown in FIG. 7A, the fourth
具体的には、真空状態に保持されたチャンバー(図示省略)内に、基板10を搬送し、例えば400℃に加熱されたステージ(図示省略)の上に、基板10を配置する。その後、第4の層間絶縁膜用膜30Aに対して、例えば200〜400nmの紫外線を照射する。これにより、第4の層間絶縁膜用膜30Aに含まれる複数の粒子を分解除去して、第4の層間絶縁膜30を形成する。このとき、第4の層間絶縁膜30に含まれる空孔の空孔径は、例えば約1nm以下である。
Specifically, the
次に、図5(a) に示す工程と同様の工程を行う。これにより、図7(b) に示すように、第3の絶縁膜29及び第4の層間絶縁膜30の下部に、ビアホールを形成すると共に、第4の層間絶縁膜30の上部に、配線溝を形成する。
Next, a step similar to the step shown in FIG. As a result, as shown in FIG. 7B, via holes are formed below the third insulating
次に、図5(b) 〜(c) に示す工程と同様の工程を順次行う。これにより、図7(b) に示すように、ビアホール内にバリアメタル膜31aと導電膜32aとを有する第3のビア33を形成すると共に、配線溝内にバリアメタル膜31bと導電膜32bとを有する第4の配線34を形成する。
Next, steps similar to those shown in FIGS. 5B to 5C are sequentially performed. Thereby, as shown in FIG. 7B, the third via 33 having the
次に、図7(b) に示すように、例えばCVD法、ALD法又はSOD法により、第4の層間絶縁膜30の上に、第4の配線34を覆うように、例えばSiCからなる第4の絶縁膜35を形成する。
Next, as shown in FIG. 7B, the first wiring made of SiC, for example, is formed on the fourth
以上のようにして、本実施形態に係る半導体装置を製造することができる。 As described above, the semiconductor device according to this embodiment can be manufactured.
本実施形態によると、第2の層間絶縁膜16は、単層構造の膜、言い換えれば、1つの連続体の膜である。即ち、第2の層間絶縁膜16は、同一のチャンバー内において連続して形成された連続体の膜(第2の層間絶縁膜用膜16A)に含まれる複数の粒子を除去してなる連続体の膜であり、第2の層間絶縁膜16中に膜界面が存在しない。このため、膜界面において膜剥れが発生することがない。また、膜界面にリークパスが形成されることがないため、第2の配線22と、第2の配線22と隣接する異電位の配線(図示省略)との間にリーク電流が発生することがない。従って、半導体装置の信頼性を高めることができる。
According to the present embodiment, the second
第2の層間絶縁膜16において、下面領域に含まれる空孔の空孔径を、中央領域に含まれる空孔の空孔径よりも小さくする。これにより、第2の層間絶縁膜16の下面と第1の絶縁膜15とが接触する接触面積を増加させることができるため、第2の層間絶縁膜16と第1の絶縁膜15との密着性を向上させることができる。同様に、第2の層間絶縁膜16において、上面領域に含まれる空孔の空孔径を、中央領域に含まれる空孔の空孔径よりも小さくする。これにより、第2の層間絶縁膜16の上面と第2の絶縁膜23とが接触する接触面積を増加させることができるため、第2の層間絶縁膜16と第2の絶縁膜23との密着性を向上させることができる。
In the second
第2の層間絶縁膜16の膜厚をtとした場合、第2の層間絶縁膜16と第1の絶縁膜15との密着性を向上させる為には、下面領域(例えば、第1の領域Ra及び第1の変化領域Rbを含む領域)の厚さを、約0.05t以上にすることが好ましい。同様に、第2の層間絶縁膜16と第2の絶縁膜23との密着性を向上させる為には、上面領域(例えば、第2の変化領域Rd及び第3の領域Reを含む領域)の厚さを、約0.05t以上にすることが好ましい。なお、下面,上面領域の厚さの上限は、約0.3t程度である。その理由は、次のような理由による。厚さを約0.3tにすることにより、密着性を充分に向上させることができる。言い換えれば、厚さを約0.3tよりも大きくしても、密着性の顕著な向上を期待できない。
When the film thickness of the second
第2の層間絶縁膜16において、中央領域(言い換えれば、第2の配線22の下面から第2の配線22の中央までの範囲内に位置する領域)に含まれる空孔の空孔径を、下面領域及び上面領域の各々に含まれる空孔の空孔径よりも大きくする。これにより、配線間容量を低減することができる。
In the second
第2の層間絶縁膜16の膜厚をtとした場合、配線間容量を低減させる為には、中央領域(例えば第2の領域Rc)の厚さを、約0.4t程度より厚くすることが好ましい。
When the thickness of the second
ところで、一般に、空孔を含む低誘電率膜の空孔率を増加させると、低誘電率膜の機械的強度が低下するという傾向がある。このため、空孔を含む低誘電率膜に対し、例えばCMP法による研磨を行った場合、研磨された面にスクラッチ(研磨傷)が発生するという虞がある。 By the way, generally, when the porosity of a low dielectric constant film including pores is increased, the mechanical strength of the low dielectric constant film tends to be lowered. For this reason, when a low dielectric constant film containing pores is polished by, for example, a CMP method, there is a possibility that scratches (polishing scratches) may occur on the polished surface.
そこで、本実施形態では、第2の層間絶縁膜16において、上面領域に含まれる空孔の空孔径を、中央領域に含まれる空孔の空孔径よりも小さくする。これにより、上面領域の機械的強度を、中央領域の機械的強度よりも向上させることができる。このため、図5(c) に示すように、CMP法による第2の層間絶縁膜16の研磨時に、上面(研磨された面)にスクラッチが発生することを抑制することができる。
Therefore, in the present embodiment, in the second
また、一般に、低誘電率膜の比誘電率が低下すると、低誘電率膜の研磨レートが高くなるという傾向がある。このため、低誘電率膜に対し、CMP法による研磨を行った場合、エロージョンにより、低誘電率膜の上面が、低誘電率膜に形成された配線の上面よりも低く位置し、低誘電率膜と配線との間に段差が発生するという虞がある。ここで、「エロージョン」とは、CMP法による膜の研磨時に、本来研磨されるべきでない部分が研磨されることをいう。 In general, when the relative dielectric constant of the low dielectric constant film decreases, the polishing rate of the low dielectric constant film tends to increase. For this reason, when the low dielectric constant film is polished by the CMP method, the upper surface of the low dielectric constant film is positioned lower than the upper surface of the wiring formed in the low dielectric constant film due to erosion. There is a possibility that a step is generated between the film and the wiring. Here, “erosion” means that a portion that should not be polished is polished when the film is polished by the CMP method.
そこで、本実施形態では、第2の層間絶縁膜16において、上面領域に含まれる空孔の空孔径を、中央領域に含まれる空孔の空孔径よりも小さくする。これにより、上面領域の研磨レートを、中央領域の研磨レートよりも低くすることができる。このため、エロージョンにより、第2の層間絶縁膜16と第2の配線22との間に段差が発生することを抑制することができる。
Therefore, in the present embodiment, in the second
第3の層間絶縁膜24は、第2の層間絶縁膜16と同様の構造を有している。従って、上記の効果と同様の効果を得ることができる。
The third
なお、本実施形態では、プリカーサとして例えばDEMSを用い、空孔形成剤として例えばαテルピネン等のポロジェンを用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。 In this embodiment, the case where DEMS is used as the precursor and a porogen such as α-terpinene is used as the pore forming agent has been described as a specific example. However, the present invention is not limited to this.
なお、本実施形態では、図8に示すように、成膜時間に応じて、プリカーサ、空孔形成剤及び酸化剤の各流量、並びに高周波電力のパワーを変化させることにより、第2,第3の層間絶縁膜16,24を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
In the present embodiment, as shown in FIG. 8, the second, third and third flow rates are changed by changing the flow rates of the precursor, the hole forming agent and the oxidizing agent, and the power of the high frequency power according to the film formation time. The case where the
第1に例えば、成膜時間に応じて、プリカーサ及び空孔形成剤のうち少なくとも一方の流量を変化させれば、下面領域及び上面領域の各々に含まれる空孔の空孔径が、中央領域に含まれる空孔の空孔径よりも小さい第2,第3の層間絶縁膜を形成することが可能である。 First, for example, if the flow rate of at least one of the precursor and the hole forming agent is changed according to the film formation time, the hole diameters of the holes included in each of the lower surface region and the upper surface region are changed to the central region. It is possible to form the second and third interlayer insulating films smaller than the hole diameter of the included holes.
第2に例えば、空孔形成剤として、数種類の空孔形成剤を用いて、成膜時間に応じて、チャンバー内に流す空孔形成剤の種類を変化させることにより、下面領域及び上面領域の各々に含まれる空孔の空孔径が、中央領域に含まれる空孔の空孔径よりも小さい第2,第3の層間絶縁膜を形成してもよい。 Secondly, for example, by using several types of hole forming agents as the hole forming agent, and by changing the type of the hole forming agent flowing in the chamber according to the film formation time, the lower surface region and the upper surface region can be changed. You may form the 2nd, 3rd interlayer insulation film in which the hole diameter of the hole contained in each is smaller than the hole diameter of the hole contained in a center area | region.
なお、本実施形態では、例えば紫外線照射により、第2,第3,第4の層間絶縁膜用膜に含まれる複数の粒子を分解除去する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば電子線照射又は熱処理により、第2,第3,第4の層間絶縁膜用膜に含まれる複数の粒子を分解除去してもよい。 In this embodiment, the case where a plurality of particles contained in the second, third, and fourth interlayer insulating films are decomposed and removed by ultraviolet irradiation, for example, has been described as a specific example. It is not limited to this. For example, the plurality of particles contained in the second, third, and fourth interlayer insulating film may be decomposed and removed by electron beam irradiation or heat treatment.
なお、本実施形態では、紫外線照射、電子線照射又は熱処理により、第2,第3の層間絶縁膜用膜に含まれる複数の粒子を分解除去して、第2,第3の層間絶縁膜を形成した後、引き続き、紫外線照射、電子線照射又は熱処理により、第2,第3の層間絶縁膜における、上面近傍領域に含まれる空孔の空孔径を小さくしてもよい。ここで、紫外線照射、電子線照射又は熱処理により空孔の空孔径を小さくする上面近傍領域は、例えば、上面近傍0.05tから0.3t程度の領域をいう。 In the present embodiment, a plurality of particles contained in the second and third interlayer insulating films are decomposed and removed by ultraviolet irradiation, electron beam irradiation or heat treatment, and the second and third interlayer insulating films are formed. After the formation, the hole diameter of the holes included in the region near the upper surface in the second and third interlayer insulating films may be subsequently reduced by ultraviolet irradiation, electron beam irradiation, or heat treatment. Here, the region in the vicinity of the upper surface where the hole diameter is reduced by ultraviolet irradiation, electron beam irradiation, or heat treatment is, for example, a region in the vicinity of the upper surface of about 0.05 t to 0.3 t.
なお、本実施形態では、第1の層間絶縁膜11としてSiO2膜を用いた場合を具体例に挙げて説明したが、これに代えて、SiOC膜、FSG膜又はBSG膜を用いてもよい。また、第2,第3,第4の層間絶縁膜16,24,30としてSiOC膜を用いた場合を具体例に挙げて説明したが、これに代えて、SiO2膜、FSG膜又はBSG膜を用いてもよい。
In the present embodiment, the case where the SiO 2 film is used as the first
なお、本実施形態では、第3の層間絶縁膜24が、第2の層間絶縁膜16と同様の構造を有している(第3の層間絶縁膜24が、下面領域及び上面領域の各々に含まれる空孔の空孔径が、中央領域に含まれる空孔の空孔径よりも小さい膜である)場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。第1に例えば、第3の層間絶縁膜は、図2(b) に示す第4の層間絶縁膜30と同様の構造を有していてもよい。第2に例えば、第3の層間絶縁膜は、空孔を含まない膜でもよい。
In the present embodiment, the third
なお、本実施形態では、第4の層間絶縁膜30が、図2(b) に示すように、各々が、略同一の空孔径を有し且つ第2の空孔径よりも小さい複数の空孔を含む膜である場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。第1に例えば、第4の層間絶縁膜は、図2(a) に示す第2の層間絶縁膜16と同様の構造を有していてもよい。第2に例えば、第4の層間絶縁膜は、空孔を含まない膜でもよい。
In the present embodiment, as shown in FIG. 2B, the fourth
一般に、基板に近い配線層は、隣接する配線間の距離が短く、配線間容量が高い。一方、基板から遠い配線層は、隣接する配線間の距離が長く、配線間容量が低い。 In general, the wiring layer close to the substrate has a short distance between adjacent wirings and a high wiring capacity. On the other hand, in the wiring layer far from the substrate, the distance between adjacent wirings is long and the capacitance between the wirings is low.
基板10に近い配線層(第2,第3の層間絶縁膜16,24及び第2,第3の配線22,28等を含む第2,第3の配線層)に含まれる配線間の距離が、例えば100nm以下である場合、第2,第3の層間絶縁膜16,24として、図2(a) に示すように、中央領域に含まれる空孔の空孔径が、下面領域及び上面領域の各々に含まれる空孔の空孔径よりも大きい膜を用いることが好ましい。
The distance between the wirings included in the wiring layer close to the substrate 10 (second and third wiring layers including the second and third
一方、基板10から遠い配線層(第4の層間絶縁膜30及び第4の配線34等を含む第4の配線層)に含まれる配線間の距離が、例えば100nmよりも大きい場合、第4の層間絶縁膜30として、図2(b) に示すように、各々が、略同一の空孔径を有し且つ第2の空孔径よりも小さい複数の空孔を含む膜を用いてもよく、又は空孔を含まない膜を用いてもよい。
On the other hand, if the distance between the wirings included in the wiring layer far from the substrate 10 (fourth wiring layer including the fourth
なお、本実施形態では、4層の多層配線構造を有する半導体装置を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、5層以上の多層配線構造又は3層以下の多層配線構造を有する半導体装置でもよい。 In the present embodiment, a semiconductor device having a four-layer multilayer wiring structure has been described as a specific example. However, the present invention is not limited to this, and for example, a multilayer wiring structure having five or more layers or three A semiconductor device having a multilayer wiring structure with no more than one layer may be used.
なお、本実施形態では、バリアメタル膜12,19a,19b,25a,25b,31a,31bの材料として、TaNを用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、TaNに代えて、タンタル(Ta)、チタン(Ti)、窒化チタン(TiN)、ルテニウム(Ru)又は窒化ルテニウム(RuN)等を用いてもよい。
In the present embodiment, the case where TaN is used as the material of the
なお、本実施形態では、導電膜13,20a,20b,26a,26b,32a,32bの材料として、Cuを用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
In the present embodiment, the case where Cu is used as the material of the
一般に、アルミニウム(Al)よりも抵抗率の低いCuを用いた場合、ドライエッチングにより、Cuからなる導電膜(Cu膜)をパターニングして配線を形成することは困難である。このため、配線溝を形成し、配線溝にCu膜を埋め込み、CMP法により、余分なCu膜を除去して配線を形成するダマシン法が一般に適用されている。特に、本実施形態のように、ビアホール及び配線溝を形成し、ビアホール及び配線溝にCu膜を埋め込み、CMP法により、余分なCu膜を除去してビア及び配線を形成するデュアルダマシン法を適用することにより、工程数を削減することができる。 In general, when Cu having a resistivity lower than that of aluminum (Al) is used, it is difficult to form a wiring by patterning a conductive film (Cu film) made of Cu by dry etching. For this reason, a damascene method is generally applied in which a wiring groove is formed, a Cu film is embedded in the wiring groove, and an extra Cu film is removed by CMP to form a wiring. In particular, as in this embodiment, a dual damascene method is used in which a via hole and a wiring groove are formed, a Cu film is embedded in the via hole and the wiring groove, and an excess Cu film is removed by CMP to form a via and a wiring. By doing so, the number of steps can be reduced.
以上説明したように、本発明は、層間絶縁膜中に膜界面が存在しないため、膜剥がれの発生及びリークパスの形成を抑制することができる。このため、層間絶縁膜を備えた半導体装置及びその製造方法に有用である。 As described above, according to the present invention, since there is no film interface in the interlayer insulating film, it is possible to suppress the occurrence of film peeling and the formation of a leak path. For this reason, it is useful for the semiconductor device provided with the interlayer insulation film, and its manufacturing method.
10 基板
11 第1の層間絶縁膜
12 バリアメタル膜
13 導電膜
14 第1の配線
15 第1の絶縁膜
16A 第2の層間絶縁膜用膜
16 第2の層間絶縁膜
17 ビアホール
18 配線溝
19,19a,19b バリアメタル膜
20,20a,20b 導電膜
21 第1のビア
22 第1の配線
23 第2の絶縁膜
24 第3の層間絶縁膜
25a,25b バリアメタル膜
26a,26b 導電膜
27 第2のビア
28 第3の配線
29 第3の絶縁膜
30A 第4の層間絶縁膜用膜
30 第4の層間絶縁膜
31a,31b バリアメタル膜
32a,32b 導電膜
33 第3のビア
34 第4の配線
35 第4の絶縁膜
Ra,ra 第1の領域
Rb,rb 第1の変化領域
Rc,rc 第2の領域
Rd,rd 第2の変化領域
Re,re 第3の領域
Ha,Hb,Hc,Hd,He,H 空孔
10
Claims (19)
前記層間絶縁膜は、単層構造の膜であり、
前記層間絶縁膜における、下面領域に含まれる前記空孔の空孔径及び上面領域に含まれる前記空孔の空孔径は、前記上面領域と前記下面領域との間に介在する中央領域に含まれる前記空孔の空孔径よりも小さいことを特徴とする半導体装置。 An interlayer insulating film including a plurality of holes is provided,
The interlayer insulating film is a film having a single layer structure,
In the interlayer insulating film, the hole diameter of the hole included in the lower surface region and the hole diameter of the hole included in the upper surface region are included in the central region interposed between the upper surface region and the lower surface region. A semiconductor device characterized by being smaller than a hole diameter of a hole.
前記上面領域の厚さは、0.05t以上で且つ0.3t以下であり、
前記下面領域の厚さは、0.05t以上で且つ0.3t以下であることを特徴とする請求項1に記載の半導体装置。 When the thickness of the interlayer insulating film is t,
The thickness of the upper surface region is 0.05 t or more and 0.3 t or less,
The semiconductor device according to claim 1, wherein a thickness of the lower surface region is 0.05 t or more and 0.3 t or less.
下面側に位置し、各々が第1の空孔径を有する複数の前記空孔を含む第1の領域と、
中央に位置し、各々が前記第1の空孔径よりも大きい第2の空孔径を有する複数の前記空孔を含む第2の領域と、
上面側に位置し、各々が前記第2の空孔径よりも小さい第3の空孔径を有する複数の前記空孔を含む第3の領域と、
前記第1の領域と前記第2の領域との間に介在し、空孔径が下面側から上面側に向かって大きくなる複数の前記空孔を含む第1の変化領域と、
前記第2の領域と前記第3の領域との間に介在し、空孔径が下面側から上面側に向かって小さくなる複数の前記空孔を含む第2の変化領域とを有し、
前記第1の変化領域に含まれる前記複数の空孔の空孔径は、前記第1の空孔径よりも大きく且つ前記第2の空孔径よりも小さく、
前記第2の変化領域に含まれる前記複数の空孔の空孔径は、前記第3の空孔径よりも大きく且つ前記第2の空孔径よりも小さく、
前記層間絶縁膜における前記下面領域は、前記第1の領域及び前記第1の変化領域を含み、
前記層間絶縁膜における前記中央領域は、前記第2の領域を含み、
前記層間絶縁膜における前記上面領域は、前記第2の変化領域及び前記第3の領域を含むことを特徴とする請求項1に記載の半導体装置。 The interlayer insulating film is
A first region that is located on the lower surface side and includes a plurality of the holes each having a first hole diameter;
A second region including a plurality of the holes located in the center and each having a second hole diameter larger than the first hole diameter;
A third region including a plurality of the holes located on the upper surface side, each having a third hole diameter smaller than the second hole diameter;
A first change region including a plurality of the pores interposed between the first region and the second region and having a pore diameter that increases from the lower surface side toward the upper surface side;
A second change region that includes a plurality of the voids interposed between the second region and the third region and having a pore diameter that decreases from the lower surface side toward the upper surface side;
The hole diameters of the plurality of holes included in the first change region are larger than the first hole diameter and smaller than the second hole diameter,
The hole diameters of the plurality of holes included in the second change region are larger than the third hole diameter and smaller than the second hole diameter,
The lower surface region in the interlayer insulating film includes the first region and the first change region,
The central region in the interlayer insulating film includes the second region,
The semiconductor device according to claim 1, wherein the upper surface region in the interlayer insulating film includes the second change region and the third region.
前記層間絶縁膜の上部に形成され、前記ビアと接続する配線とをさらに備えていることを特徴とする請求項1〜4のうちいずれか1項に記載の半導体装置。 Vias formed under the interlayer insulating film;
The semiconductor device according to claim 1, further comprising a wiring formed on the interlayer insulating film and connected to the via.
前記層間絶縁膜の上に形成された第2の絶縁膜とをさらに備えていることを特徴とする請求項1〜6のうちいずれか1項に記載の半導体装置。 A first insulating film formed under the interlayer insulating film;
The semiconductor device according to claim 1, further comprising a second insulating film formed on the interlayer insulating film.
前記第1の層間絶縁膜の上に形成され、複数の空孔を含む第2の層間絶縁膜をさらに備え、
前記第1の層間絶縁膜における、前記中央領域に含まれる前記空孔の空孔径をxとし、前記上面領域に含まれる前記空孔の空孔径をyとし、
前記第2の層間絶縁膜における、下面領域と上面領域との間に介在する中央領域に含まれる前記空孔の空孔径をvとし、前記上面領域に含まれる前記空孔の空孔径をwとした場合、
前記yに対する前記xの変化率x/yは、前記wに対する前記vの変化率v/wよりも大きいことを特徴とする請求項1〜6のうちいずれか1項に記載の半導体装置。 The interlayer insulating film is a first interlayer insulating film,
A second interlayer insulating film formed on the first interlayer insulating film and including a plurality of holes;
In the first interlayer insulating film, the hole diameter of the hole included in the central region is x, the hole diameter of the hole included in the upper surface region is y,
In the second interlayer insulating film, the hole diameter of the hole included in the central region interposed between the lower surface region and the upper surface region is v, and the hole diameter of the hole included in the upper surface region is w. if you did this,
The semiconductor device according to claim 1, wherein a rate of change x / y of x with respect to y is greater than a rate of change of v with respect to w, v / w.
前記第1の層間絶縁膜の上に形成され、複数の空孔を含む第2の層間絶縁膜をさらに備え、
前記第2の層間絶縁膜における、下面領域と上面領域との間に介在する中央領域に含まれる前記空孔の空孔径は、前記第2の層間絶縁膜における前記上面領域に含まれる前記空孔の空孔径と略同一であり、
前記第2の層間絶縁膜における前記中央領域に含まれる前記空孔の空孔径は、前記第1の層間絶縁膜における前記中央領域に含まれる前記空孔の空孔径よりも小さいことを特徴とする請求項1〜6のうちいずれか1項に記載の半導体装置。 The interlayer insulating film is a first interlayer insulating film,
A second interlayer insulating film formed on the first interlayer insulating film and including a plurality of holes;
In the second interlayer insulating film, the hole diameter of the hole included in the central region interposed between the lower surface region and the upper surface region is equal to the hole included in the upper surface region of the second interlayer insulating film. Is substantially the same as the hole diameter of
The hole diameter of the hole included in the central region of the second interlayer insulating film is smaller than the hole diameter of the hole included in the central region of the first interlayer insulating film. The semiconductor device according to claim 1.
前記層間絶縁膜は、単層構造の膜であり、
前記層間絶縁膜を形成する工程は、下面領域に含まれる前記空孔の空孔径及び上面領域に含まれる前記空孔の空孔径が、前記下面領域と前記上面領域との間に介在する中央領域に含まれる前記空孔の空孔径よりも小さくなるように、前記層間絶縁膜を形成する工程であることを特徴とする半導体装置の製造方法。 Comprising a step of forming an interlayer insulating film including a plurality of holes,
The interlayer insulating film is a film having a single layer structure,
The step of forming the interlayer insulating film includes a central region in which the hole diameter of the hole included in the lower surface region and the hole diameter of the hole included in the upper surface region are interposed between the lower surface region and the upper surface region. A method for manufacturing a semiconductor device, comprising the step of forming the interlayer insulating film so as to be smaller than a hole diameter of the holes included in the substrate.
化学気相成長法により、空孔形成剤からなる複数の粒子を含む層間絶縁膜用膜を形成する工程(a)と、
前記層間絶縁膜用膜に含まれる前記複数の粒子を除去して、前記層間絶縁膜を形成する工程(b)とを含むことを特徴とする請求項12又は13に記載の半導体装置の製造方法。 The step of forming the interlayer insulating film includes:
A step (a) of forming a film for an interlayer insulating film containing a plurality of particles made of a pore forming agent by chemical vapor deposition;
14. The method of manufacturing a semiconductor device according to claim 12, further comprising a step (b) of forming the interlayer insulating film by removing the plurality of particles contained in the interlayer insulating film. .
前記工程(b)の後に、熱処理、電子線照射又は紫外線照射により、前記層間絶縁膜における上面近傍領域に含まれる前記空孔の空孔径を小さくする工程(c)をさらに含むことを特徴とする14〜17のうちいずれか1項に記載の半導体装置の製造方法。 The step of forming the interlayer insulating film includes:
After the step (b), the method further includes a step (c) of reducing the hole diameter of the holes included in the region near the upper surface of the interlayer insulating film by heat treatment, electron beam irradiation or ultraviolet irradiation. The manufacturing method of the semiconductor device of any one of 14-17.
チャンバー内において、第1の時間の間、第1のプリカーサ流量で前記プリカーサを流すと共に、第1の空孔形成剤流量で前記空孔形成剤を流して、第1の領域を形成する工程(a1)と、
前記チャンバー内において、第2の時間の間、前記第1のプリカーサ流量から第2のプリカーサ流量に変化させながら前記プリカーサを流すと共に、前記第1の空孔形成剤流量から第2の空孔形成剤流量に変化させながら前記空孔形成剤を流して、前記第1の領域の上に、第1の変化領域を形成する工程(a2)と、
前記チャンバー内において、第3の時間の間、前記第2のプリカーサ流量で前記プリカーサを流すと共に、前記第2の空孔形成剤流量で前記空孔形成剤を流して、前記第1の変化領域の上に、第2の領域を形成する工程(a3)と、
前記チャンバー内において、第4の時間の間、前記第2のプリカーサ流量から第3のプリカーサ流量に変化させながら前記プリカーサを流すと共に、前記第2の空孔形成剤流量から第3の空孔形成剤流量に変化させながら前記空孔形成剤を流して、前記第2の領域の上に、第2の変化領域を形成する工程(a4)と、
前記チャンバー内において、第5の時間の間、前記第3のプリカーサ流量で前記プリカーサを流すと共に、前記第3の空孔形成剤流量で前記空孔形成剤を流して、前記第2の変化領域の上に、第3の領域を形成する工程(a5)とを含み、
前記工程(a5)において、前記第1の領域、前記第1の変化領域、前記第2の領域、前記第2の変化領域及び前記第3の領域を有する前記層間絶縁膜用膜が形成され、
前記第1のプリカーサ流量に対する前記第1の空孔形成剤流量は、前記第2のプリカーサ流量に対する前記第2の空孔形成剤流量よりも小さく、
前記第3のプリカーサ流量に対する前記第3の空孔形成剤流量は、前記第2のプリカーサ流量に対する前記第2の空孔形成剤流量よりも小さいことを特徴とする請求項15に記載の半導体装置の製造方法。 The step (a)
In the chamber, a first region is formed by flowing the precursor at a first precursor flow rate and flowing the pore-forming agent at a first pore-former flow rate for a first time in the chamber ( a1)
In the chamber, during the second time, the precursor flows while changing from the first precursor flow rate to the second precursor flow rate, and the second hole formation from the first pore forming agent flow rate. A step (a2) of forming a first change region on the first region by flowing the pore-forming agent while changing the agent flow rate;
In the chamber, during the third time, the precursor flows at the second precursor flow rate, and the hole forming agent flows at the second pore formation agent flow rate, so that the first change region A step (a3) of forming a second region on the substrate;
In the chamber, during the fourth time, the precursor flows while changing from the second precursor flow rate to the third precursor flow rate, and the third hole formation from the second pore forming agent flow rate. Flowing the pore-forming agent while changing the agent flow rate to form a second change region on the second region (a4);
In the chamber, during the fifth time, the precursor flows at the third precursor flow rate, and the hole forming agent flows at the third pore formation agent flow rate, so that the second change region And (a5) forming a third region on the substrate,
In the step (a5), the interlayer insulating film having the first region, the first change region, the second region, the second change region, and the third region is formed,
The first pore forming agent flow rate with respect to the first precursor flow rate is smaller than the second pore forming agent flow rate with respect to the second precursor flow rate,
16. The semiconductor device according to claim 15, wherein the third hole forming agent flow rate with respect to the third precursor flow rate is smaller than the second hole forming agent flow rate with respect to the second precursor flow rate. Manufacturing method.
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