JP2011103478A - Semiconductor device and power converter - Google Patents
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Abstract
Description
本発明は、インバータなどの電力変換装置に使われる半導体装置にかかり、特にフィールドプレートを備えた半導体装置に関する。 The present invention relates to a semiconductor device used for a power conversion device such as an inverter, and more particularly to a semiconductor device provided with a field plate.
現在、IGBTが電力制御に広く使われている。IGBTは、制御が簡単、大電力を扱える、数Hzから数kHzの幅広い周波数で使える、などの特徴を持つので、家庭用エアコンや電子レンジなどの小電力から、工場の空調やエレベータのモーター制御などの大電力まで幅広く使われている。 Currently, IGBTs are widely used for power control. IGBTs are easy to control, can handle large amounts of power, and can be used in a wide range of frequencies from several Hz to several kHz, so they can control factory motors and elevator motors from small power sources such as home air conditioners and microwave ovens. It is widely used up to large power.
前記大電力用途ではIGBTに300V〜1200Vの高い電圧が印加される。この電圧に耐えるためにIGBTチップの周辺部分には電界を緩和するためのターミネーション領域が設けられている。従来技術のIGBTのターミネーションの構造に、フィールドリミッティングリングとフィールドプレートを組合せた構成がある。この詳細は、コロナ社刊のパワーデバイス・パワーICハンドブックp59に記載がある。 In the high power application, a high voltage of 300V to 1200V is applied to the IGBT. In order to withstand this voltage, a termination region for relaxing the electric field is provided in the peripheral portion of the IGBT chip. There is a structure in which a field limiting ring and a field plate are combined in the structure of the termination of the prior art IGBT. The details are described in Corona Power Device Power IC Handbook p59.
図2にフィールドリミッティングリングとフィールドプレートとを組合せた従来技術のターミネーションの断面構造例を示す。図2の左側は電流の通電領域であるアクティブ領域であり、右側がターミネーション領域である。図2で符号101は高濃度のp導電型のコレクタ層、102は高濃度のn導電型のバッファ層、103は低濃度のn導電型のドリフト層、104はp導電型のベース層、105は高濃度のp導電型のコンタクト層、106は高濃度のn導電型のエミッタ層、107はp導電型のウェル層、108はゲート酸化膜、109は多結晶シリコンゲート、110は層間絶縁膜、111はフィールドプレート、112は表面保護膜、113はフィールド酸化膜、114はフィールドリミッティングリング層、115はフィールドプレート、116はガードリング、117は高濃度のn導電型のチャネルストッパー層、118はコレクタ電極、119はエミッタ電極を示す。
FIG. 2 shows a cross-sectional structure example of a conventional termination in which a field limiting ring and a field plate are combined. The left side of FIG. 2 is an active region that is a current application region, and the right side is a termination region. In FIG. 2,
図2の構造の働きを簡単に説明する。エミッタ電極119の電位を0電位(アース電位)とし、多結晶シリコンゲート109の電位をエミッタ電極119の電位と同じかもしくはエミッタ電極109の電位より低く、例えば−15Vとし、コレクタ電極118に正の電圧を加えると、ベース層104及びウェル層107とドリフト層103との間に形成されているpn接合から空乏層が拡がる。
The operation of the structure of FIG. 2 will be briefly described. The potential of the
空乏層がフィールドリミッティングリング114に到達すると、フィールドリミッティングリング114とアルミのフィールドプレート201との働きによりチップ外周部(図2の右側)に空乏層がさらに引き延ばされて電界の集中を緩和し、降伏を阻止する。また、空乏層が延び過ぎてチップ端部に接地して電流が流れることを防止するために、アルミのガードリング202が設けられており、チャネルストッパー層117を介してコレクタ電極118の電位をガードリング202に伝え、空乏層の延びを抑制する。
When the depletion layer reaches the
しかしながら、上記従来技術では以下の問題点がある。図2の構造の等価回路を図3に示す。図3で、符号301はウェル層107とドリフト層103との接合の静電容量Cpn1、302はウェル層107とフィールドリミッティングリング114との間のドリフト層の抵抗Rd1、303はフィールドリミッティングリング114と多結晶シリコンのフィールドプレート201との接触抵抗Rcnt、304はフィールドプレート201の抵抗Rfp、305はフィールドプレート201とドリフト層103との間に形成される静電容量Cfp、306はフィールドリミッティングリング114とドリフト層103の間の静電容量Cpn2、307はドリフト層103の抵抗Rd2である。
However, the above prior art has the following problems. An equivalent circuit of the structure of FIG. 2 is shown in FIG. In FIG. 3,
ターミネーション領域に急激に高い電圧が加わると空乏層が急速に拡がる。電圧が増加すると初めにCpn1が充電される。この時、図3中のノードAからコレクタまでは同電位であり、電圧はCpn1に加わっている。次に、空乏層がフィールドリミッティングリング114に到達すると、Cpn2とCfpとの充電が始まり、フィールドリミッティングリング114から空乏層が拡がり始める。この時、ノードBはコレクタ電位になっている。Cpn2とCfpには容量を充電するための電流がそれぞれ流れる。Cfpの充電電流はフィールドプレート201の内部を流れフィールドリミッティング層114に流れ込む。
When a high voltage is suddenly applied to the termination region, the depletion layer expands rapidly. When the voltage increases, Cpn1 is charged first. At this time, the potential from the node A to the collector in FIG. 3 is the same potential, and the voltage is applied to Cpn1. Next, when the depletion layer reaches the
フィールドプレート201がアルミやタングステンなどの金属電極で形成されていると、抵抗率が小さいためにRfpはほぼ0と見なせる。また、フィールドリミッティングリング114は、空乏層を広げるために高濃度のp型不純物で形成されており、フィールドリミッティング層114とフィールドプレートの接触抵抗は十分に小さいため、Rcntもほぼ0と見なせる。Cpn2は空乏層の広がりとともに小さくなるので、電圧が増加し空乏層が拡大すると、Cfpに比べて十分に小さくなる。
When the
このために、Cfpには空乏層の広がりに伴い大きな電流が流れ、短時間であるが1×105A/cm2もの高い電流密度になる場合がある。このような大きな電流密度の電流が生じると、電子の運動エネルギーでアルミの原子が電子の流れの方向に移動を起こすエレクトロマイグレーション現象が発生し、アルミ中に隙間ができたり、アルミが断線したりする問題が生じる。また、マイグレーションが起こるとフィールドプレート201とフィールド酸化膜113、またはフィールドプレート201と表面保護膜112の間の剥離も引き起こし、耐圧を低下させる問題がある。
For this reason, a large current flows in Cfp as the depletion layer spreads, and there are cases where the current density is as high as 1 × 10 5 A / cm 2 for a short time. When a current with such a large current density occurs, an electromigration phenomenon occurs in which aluminum atoms move in the direction of electron flow due to the kinetic energy of the electrons, creating gaps in the aluminum or disconnecting the aluminum. Problems arise. Further, when migration occurs, peeling between the
本発明の目的は、上述の問題点を解決するものであって、電圧印加によるフィールドプレートの劣化を防止し、信頼性の高い半導体装置を提供することである。 SUMMARY OF THE INVENTION An object of the present invention is to solve the above-described problems, and to provide a highly reliable semiconductor device that prevents field plate deterioration due to voltage application.
本発明の半導体装置は、電流を通電するアクティブ領域と、アクティブ領域に隣接して形成され、電界を緩和するターミネーション領域とを備え、前記ターミネーション領域には、フィールドリミッティングリングと、該フィールドリミッティングリングに接触形成され、電界を緩和するフィールドプレートとが形成され、前記フィールドプレートが抵抗体であって、前記フィールドプレートの抵抗率が、5×10-3Ωcm以上である。 A semiconductor device according to the present invention includes an active region through which a current is passed and a termination region formed adjacent to the active region to relieve an electric field. The termination region includes a field limiting ring and the field limiting. A field plate is formed in contact with the ring to relieve an electric field. The field plate is a resistor, and the resistivity of the field plate is 5 × 10 −3 Ωcm or more.
本発明の半導体装置は、前記フィールドプレートが多結晶シリコンであり、前記フィールドプレートとフィールドリミッティングリングとの間に絶縁物層を形成して、フィールドリミッティングリングとフィールドプレートとを絶縁した。 In the semiconductor device of the present invention, the field plate is polycrystalline silicon, and an insulating layer is formed between the field plate and the field limiting ring to insulate the field limiting ring from the field plate.
本発明の半導体装置は、一対の主表面を有する一方導電型の半導体基体と、前記半導体基体の一方の主表面に隣接して形成され、電流を通電するアクティブ領域と、前記半導体基体の一方の主表面に隣接し、前記アクティブ領域を包囲して前記半導体基体内に形成された他方導電型のフィールドリミッティング層とを備え、前記フィールドリミッティング層に接触し、前記半導体基体の一方の主表面上で前記フィールドリミッティング層に接触形成され、前記半導体基体上に絶縁膜を介して延在する抵抗体からなるフィールドプレートとを有する。 A semiconductor device of the present invention includes a one-conductivity-type semiconductor substrate having a pair of main surfaces, an active region formed adjacent to one main surface of the semiconductor substrate, and energized with one of the semiconductor substrates. And a field limiting layer of the other conductivity type formed in the semiconductor substrate surrounding the active region and in contact with the field limiting layer, and one main surface of the semiconductor substrate And a field plate made of a resistor formed in contact with the field limiting layer and extending on the semiconductor substrate via an insulating film.
以上説明したように本発明によれば、ターミネーション領域への急激な電圧印加時にフィールドプレートに流れる電流を低減して、エレクトロマイグレーション現象や、フィールドプレートとフィールド酸化膜,フィールドプレートと表面保護膜の剥離を防止でき、素子の寿命を向上出来る。また、素子に印加される電圧の増加率を抑えることにより、素子から発生するノイズを低減でき、電力変換装置の小型化,低コスト化が達成できる。 As described above, according to the present invention, the current flowing in the field plate when a sudden voltage is applied to the termination region is reduced, and the electromigration phenomenon or the separation of the field plate and the field oxide film, the field plate and the surface protection film is peeled off. Can be prevented, and the lifetime of the element can be improved. Further, by suppressing the increase rate of the voltage applied to the element, noise generated from the element can be reduced, and the power converter can be reduced in size and cost.
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、各実施例を説明する図において、同一の機能を有するものには同一の符号で示す。以下、本発明の実施例をIGBTを例に説明するが、半導体装置はIGBTに限定されるものではなく、フィールドリミッティングリングとフィールドプレートを備えたMOSFETやその他の半導体装置にも同様に適用できる。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings for explaining the respective embodiments, the same reference numerals are used for those having the same function. Hereinafter, embodiments of the present invention will be described by taking an IGBT as an example. However, the semiconductor device is not limited to an IGBT, and can be similarly applied to a MOSFET having a field limiting ring and a field plate and other semiconductor devices. .
(実施例1)
図1に本実施例を示す。図1の符号111と115とは多結晶シリコンのフィールドプレート、116は多結晶シリコンのガードリングを示す。
Example 1
FIG. 1 shows this embodiment. In FIG. 1,
本実施例では、フィールドプレートに多結晶シリコンを用いる。この多結晶シリコンは、化学的堆積法によってシリコン基板表面に堆積された膜であり、膜の堆積時に不純物を混入して膜の電気抵抗率を500×10-6Ωcm〜1Ωcmというアルミニウムやタングステンやクロムなどの金属電極の10倍以上の大きさにできる。また、混入する不純物濃度を調整し抵抗率を高くすると、フィールドプレートの抵抗Rfpが大きくなる。フィールドプレートの抵抗Rfpが大きくなると、フィールドプレートに電流が流れ難くなるので、急激な高電圧の印加時にフィールドプレートに流れる突入電流を抑制する。 In this embodiment, polycrystalline silicon is used for the field plate. This polycrystalline silicon is a film deposited on the surface of a silicon substrate by a chemical deposition method. When the film is deposited, impurities are mixed and the electrical resistivity of the film is 500 × 10 −6 Ωcm to 1 Ωcm. The size can be 10 times or more that of a metal electrode such as chromium. Further, when the impurity concentration is adjusted to increase the resistivity, the resistance Rfp of the field plate increases. When the resistance Rfp of the field plate increases, it becomes difficult for the current to flow through the field plate, so that the inrush current that flows through the field plate when applying a sudden high voltage is suppressed.
エレクトロマイグレーション現象は、フィールドプレートを流れる電流の密度が1×105A/cm2になると発生する。電流密度を、この値の約1/10より小さくするとエレクトロマイグレーションが発生しないことが既にわかっている。従って、フィールドプレートの抵抗Rfpを金属電極の10倍とし、突入電流密度を前記のように1/10に抑制すれば、エレクトロマイグレーション現象が防止できる。そこで、本実施例ではフィールドプレートの多結晶シリコンの抵抗率を5×10-3Ωcm以上にした。また、本実施例ではフィールドプレートの抵抗率を金属電極と同じにして、厚みを金属電極の1/10以下にしてもよい。 The electromigration phenomenon occurs when the density of current flowing through the field plate reaches 1 × 10 5 A / cm 2 . It has already been found that electromigration does not occur when the current density is less than about 1/10 of this value. Therefore, if the resistance Rfp of the field plate is 10 times that of the metal electrode and the inrush current density is suppressed to 1/10 as described above, the electromigration phenomenon can be prevented. Therefore, in this embodiment, the resistivity of the polycrystalline silicon of the field plate is set to 5 × 10 −3 Ωcm or more. In this embodiment, the resistivity of the field plate may be the same as that of the metal electrode, and the thickness may be 1/10 or less of the metal electrode.
さらに、本実施例では、空乏層の拡大時のフィールドプレートとドリフト層との間に形成される静電容量Cfpの充電電流を抑制するので、空乏層が広がる速度が低下する。空乏層が広がる速度が低下するとIGBT両主端子に印加される電圧の増加が遅くなり、電圧変化が原因で発生するノイズが低減する。 Furthermore, in this embodiment, since the charging current of the electrostatic capacitance Cfp formed between the field plate and the drift layer when the depletion layer is expanded is suppressed, the speed at which the depletion layer spreads decreases. When the speed at which the depletion layer spreads decreases, the increase in the voltage applied to both IGBT main terminals slows down, and noise generated due to voltage changes is reduced.
(実施例2)
図4に本実施例の平面構造を示す。また図5と図6に図4中の断面A−B及び断面C−Dをそれぞれ示す。図4乃至図6において、図1から図3と同一の構成要素には同じ符号を付けてある。図4で、符号401はアルミコンタクト電極、402はコンタクトを示す。
(Example 2)
FIG. 4 shows a planar structure of this embodiment. 5 and 6 show a cross section AB and a cross section CD in FIG. 4, respectively. 4 to 6, the same components as those in FIGS. 1 to 3 are denoted by the same reference numerals. In FIG. 4,
本実施例は、多結晶シリコンのフィールドプレート115とフィールドリミッティング層114との接続を、アルミコンタクト電極401のコンタクト402の部分だけに制限した。本実施例の構成は、多結晶シリコンのフィールドプレート115とフィールドリミッティングリング114との接続面積が少ないため、フィールドプレートとシリコンとの接触点との距離が長くでき、図3に示す抵抗Rfpを大きくできる。
In this embodiment, the connection between the polycrystalline
また、本実施例の構成は接触点の面積が小さいので、図3に示すRcntも大きくでき、さらに抵抗を増大できる。このように本実施例によれば、平面レイアウトを変更してRfpとRcntとを大きくでき、エレクトロマイグレーション現象を防止する。また、本実施例の構成によれば、平面レイアウトの変更だけでRfpとRcntを増やせるので、不純物濃度を調整したり電極の厚みを変更するなどの製造プロセスの変更無しで、エレクトロマイグレーションを防止できる。本実施例でも実施例1と同様に、IGBT両主端子の印加電圧の増加速度を抑え、ノイズを低減する。 In addition, since the area of the contact point is small in the configuration of this embodiment, Rcnt shown in FIG. 3 can be increased and the resistance can be further increased. Thus, according to the present embodiment, the plane layout can be changed to increase Rfp and Rcnt, thereby preventing the electromigration phenomenon. In addition, according to the configuration of the present embodiment, Rfp and Rcnt can be increased only by changing the planar layout, and therefore electromigration can be prevented without changing the manufacturing process such as adjusting the impurity concentration or changing the thickness of the electrode. . In the present embodiment, similarly to the first embodiment, the increase rate of the voltage applied to the IGBT main terminals is suppressed, and noise is reduced.
(実施例3)
図7に本実施例の断面構造を示す。また、図8は図7の等価回路を示す。図7と図8において、図1から図6と同一の構成要素には同じ符号を付けてある。図8の符号801は多結晶シリコンのフィールドプレート115とフィールドリミッティングリング114との間に形成される静電容量Ccntである。
(Example 3)
FIG. 7 shows a cross-sectional structure of this embodiment. FIG. 8 shows an equivalent circuit of FIG. 7 and 8, the same components as those in FIGS. 1 to 6 are denoted by the same reference numerals.
本実施例では、多結晶シリコンのフィールドプレート115とフィールドリミッティングリング114との間に、ゲート酸化膜108によって静電容量Ccntを形成した。Cfpと直列にCcntを挿入すると、(数1)式に示すようにドリフト層103から多結晶シリコンのフィールドプレート115を経由してフィールドリミッティングリング114に至るパスの全静電容量Callが小さくなる。
In this embodiment, a capacitance Ccnt is formed by the
Call=Cfp×Ccnt/(Cfp+Ccnt) …(数1)
フィールドプレート115に流れる電流Ifpは(数2)式で表現できる。
Call = Cfp × Ccnt / (Cfp + Ccnt) (Equation 1)
The current Ifp flowing in the
Ifp=dQ/dt
=d(Ca11V)/dt
=CalldV/dt+Vd(Call)/dt …(数2)
(数2)式中、Vはドリフト層103とフィールドリミッティング層114の電位差である。ここで、全静電容量Callは酸化膜の容量であって、変化しないので(数2)式のVd(Call)/dtの項は0となるので、(数2)式は(数3)式になる。
Ifp = dQ / dt
= D (Ca11V) / dt
= CalldV / dt + Vd (Call) / dt (Equation 2)
In the equation (2), V is a potential difference between the
Ifp=CalldV/dt …(数3)
(数1)式に示したようにCcntをCfpに直列に挿入して全静電容量Ca11を低減すると、(数3)式に示すようにIfpを低減できる。
Ifp = CalldV / dt (Equation 3)
If Ccnt is inserted in series with Cfp as shown in (Expression 1) to reduce the total capacitance Ca11, Ifp can be reduced as shown in (Expression 3).
このように本実施例は、多結晶シリコンのフィールドプレート115とフィールドリミッティングリング114の間に絶縁膜で容量Ccntを形成して、Ifpを低減し、エレクトロマイグレーション現象を防止する。
As described above, in this embodiment, the capacitor Ccnt is formed of the insulating film between the polycrystalline
また、Cfpそのものを低減して全静電容量Callを低減しても良い。ここで、Cfpは(数4)式のよう表現できる。 Further, Cfp itself may be reduced to reduce the total capacitance Call. Here, Cfp can be expressed as shown in (Expression 4).
Cfp=εSiO×A/d …(数4)
(数4)中、εSiOは酸化膜の誘電率、Aは多結晶シリコンのフィールドプレート115とドリフト層103が対向する面積、dはフィールド酸化膜113の厚みをそれぞれ示す。(数4)式から、酸化膜の誘電率を低減することと、フィールド酸化膜113とドリフト層103の対向する面積を低減することと、フィールド酸化膜113の厚さを低減することとの何れか1つ以上を行うことで
Cfpを低減できる。
Cfp = εSiO × A / d (Expression 4)
In (Equation 4), εSiO represents the dielectric constant of the oxide film, A represents the area where the polycrystalline
本実施例では、多結晶シリコンのフィールドプレート115とフィールドリミッティングリング114との間にゲート酸化膜108を配置し、静電容量Ccntを形成する構成を説明したが、Ccntを構成する酸化膜は、ゲート酸化膜108だけでなく、フィールド酸化膜113でも良い。フィールド酸化膜113は、ゲート酸化膜108より厚いために容量が小さく、Callをより小さくできる。しかし、あまり静電容量Ccntを小さくすると、フィールドリミッティングリング層114と多結晶シリコンのフィールドプレート115との間の電位差が大きくなり、期待するフィールドプレート効果が得られないため、望ましくはCcntを構成する酸化膜はフィールド酸化膜113と同じかそれより薄いものがよい。
In the present embodiment, the configuration in which the
本実施例でも実施例1と同様に、IGBT両主端子の印加電圧の増加速度を抑え、ノイズを低減する。 In the present embodiment, similarly to the first embodiment, the increase rate of the voltage applied to the IGBT main terminals is suppressed, and noise is reduced.
(実施例4)
本実施例は、実施例1〜3のIGBTを電力変換装置であるインバータ装置に適用した。本実施例のインバータ装置は図示しないが、交流電源を入力して直流に変換するコンバータ部と、コンバータ部が出力する直流を平滑する平滑コンデンサと、直流を3相交流に変換するインバータ部と、コンバータ部とインバータ部とを制御する制御部とを備えている。インバータ部は、制御部の出力信号を受けて、ゲート信号をパルス幅変調(PWM)し、IGBTの出力を制御している。
Example 4
In this embodiment, the IGBTs of
図9に本実施例のインバータ部のIGBTモジュール部の等価回路図を示す。図9において符号901〜906は本発明のIGBT、907〜912はIGBTのゲート端子、913〜914は直流入力端子、915〜917は交流出力端子を示す。
FIG. 9 shows an equivalent circuit diagram of the IGBT module part of the inverter part of this embodiment. In FIG. 9,
本実施例のインバータ装置は、実施例1〜3のIGBTを適用したので発生するノイズが小さい。このため、従来のインバータ装置に必須であった、ノイズフィルターや、インバータからのノイズの漏れを防止するための隔壁や容器を使用条件に応じて不要にできるので、インバータ装置を小型で低コストにできる。
In the inverter device of this embodiment, the generated noise is small because the IGBTs of
本実施例のインバータ装置は、直流電源を利用できる場合には上記コンバータ部を省いた構成にすればよい。本実施例のインバータ装置は、素子の寿命が長く、ノイズの発生が少ないので、電車や自動車など高い電圧条件下で10年程度の長期間に渡って使用される用途にも好適である。 The inverter device according to the present embodiment may be configured to omit the converter unit when a DC power source can be used. The inverter device according to the present embodiment has a long element life and generates less noise. Therefore, the inverter device is suitable for applications such as trains and automobiles that are used for a long period of about 10 years.
本実施例ではインバータ装置について説明したが、コンバータ装置や、チョッパーなどの半導体電力変換装置にも同様に本発明のIGBTを適用できる。 Although the inverter device has been described in the present embodiment, the IGBT of the present invention can be similarly applied to a converter device and a semiconductor power conversion device such as a chopper.
101…コレタタ層、102…バッファ層、103…ドリフト層、104…ベース層、105…コンタクト層、106…エミッタ層、107…ウェル層、108…ゲート酸化膜、109…多結晶シリコンゲート、110…層間絶縁膜、111…フィールドプレート、112…表面保護膜、113…フィールド酸化膜、114…フィールドリミッティングリング、115…フィールドプレート、116…ガードリング、117…チャネルストッパー層、118…コレクタ電極、119…エミッタ電極、201…フィールドプレート、202…ガードリング、401…アルミコンタクト電極、402…コンタクト、901〜906…IGBT、907〜912…ゲート端子、913〜914…入力端子、915〜917…出力端子。
DESCRIPTION OF
Claims (4)
前記ターミネーション領域に設けられたフィールドリミッティングリングと、
前記アクティブ領域に設けられたフィールドプレートと、
該アクティブ領域のフィールドプレートとは分離して、前記ターミネーション領域に形成された電界を緩和するフィールドプレートと、
該フィールドプレートと前記フィールドリミッティングリングとの間に形成されたフィールド酸化膜とを備え、
前記ターミネーション領域のフィールドプレートは多結晶シリコンで形成されたことを特徴とする半導体装置。 In a semiconductor device comprising an active region that conducts current to the main surface of a semiconductor substrate, and a termination region that is formed adjacent to the active region and relaxes an electric field,
A field limiting ring provided in the termination region;
A field plate provided in the active area;
A field plate that relaxes the electric field formed in the termination region separately from the field plate of the active region;
A field oxide film formed between the field plate and the field limiting ring;
The field plate of the termination region is formed of polycrystalline silicon.
前記アクティブ領域に設けられたフィールドプレートは、前記アクティブ領域の電極と電気的に接続していることを特徴とする半導体装置。 The semiconductor device according to claim 1,
A field plate provided in the active region is electrically connected to an electrode in the active region.
前記ターミネーション領域のフィールドプレートの抵抗率が、5×10−3Ωcm以上であることを特徴とする半導体装置。 The semiconductor device according to claim 1,
A resistivity of the field plate in the termination region is 5 × 10 −3 Ωcm or more.
前記スイッチング素子が請求項1乃至3に記載の半導体装置であることを特徴とする電力変換装置。 A parallel circuit consisting of a pair of DC terminals, an AC terminal of the same number as the number of phases of AC output, and a pair of DC terminals connected in series, each consisting of two parallel circuits of switching elements and diodes of opposite polarity. In the power conversion apparatus comprising the same number of inverter units as the number of phases of AC output connected to AC terminals having different interconnection points,
The power conversion device, wherein the switching element is the semiconductor device according to claim 1.
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- 2010-12-24 JP JP2010287438A patent/JP2011103478A/en active Pending
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