JP2011091686A - 利得可変増幅回路 - Google Patents

Abstract

【課題】差動出力オフセットが小さい利得可変増幅回路を提供する。
【解決手段】利得可変増幅回路は、第１の差動トランジスタＱ１，Ｑ２からなる第１の増幅回路と、第２の差動トランジスタＱ３，Ｑ４からなり、第１の増幅回路と異なる利得を有する第２の増幅回路と、第１のトランジスタ対Ｑ５，Ｑ６からなり、第１の増幅回路の電流量を制御する第１の利得制御回路と、第２のトランジスタ対Ｑ７，Ｑ８からなり、第２の増幅回路の電流量を制御する第２の利得制御回路と、第１、第２の増幅回路および第１、第２の利得制御回路のうち逆相出力用の回路に一定の電流を供給する第１の電流源トランジスタＱ９と、第１、第２の増幅回路および第１、第２の利得制御回路のうち正相出力用の回路に第１の電流源と同量の電流を供給する第２の電流源トランジスタＱ１０とを有する。
【選択図】 図１

Description

本発明は、利得（増幅率）を可変に制御可能な利得可変増幅回路に関するものである。

利得（増幅率）が可変である利得可変増幅回路の構成例としては、図４に示す回路構成が知られている（特許文献１参照）。この利得可変増幅回路は、ベースに正相入力信号ＩＮＰ、逆相入力信号ＩＮＮが入力される上部差動対を構成する増幅用トランジスタＱ２０，Ｑ２１と、同じく上部差動対を構成する増幅用トランジスタＱ２２，Ｑ２３と、ベースに入力される利得制御信号ＤＬＴ，ＤＬＣに応じて利得制御を行う下部差動対を構成する利得制御用トランジスタＱ２４，Ｑ２５と、ベースにバイアス電圧ＶＣＳが供給され、コレクタが利得制御用トランジスタＱ２４，Ｑ２５のエミッタに接続された電流源トランジスタＱ２６と、一端に電源電圧ＶＣＣが供給され、他端が増幅用トランジスタＱ２０，Ｑ２２のコレクタに接続されたコレクタ抵抗Ｒ２０と、一端に電源電圧ＶＣＣが供給され、他端が増幅用トランジスタＱ２１，Ｑ２３のコレクタに接続されたコレクタ抵抗Ｒ２１と、一端が増幅用トランジスタＱ２０，Ｑ２１のエミッタに接続されたエミッタ抵抗Ｒ２２，Ｒ２３と、一端が増幅用トランジスタＱ２２，Ｑ２３のエミッタに接続され、他端が利得制御用トランジスタＱ２５のコレクタに接続されたエミッタ抵抗Ｒ２４，Ｒ２５と、一端がエミッタ抵抗Ｒ２２，Ｒ２３の他端に接続され、他端が利得制御用トランジスタＱ２４のコレクタに接続された電位調整用抵抗Ｒ２６と、一端に電流源トランジスタＱ２６のエミッタが接続され、他端に電源電圧ＶＥＥが供給される抵抗Ｒ２７とから構成される。

増幅用トランジスタＱ２０，Ｑ２２には正相入力信号ＩＮＰが入力され、増幅用トランジスタＱ２１，Ｑ２３には逆相入力信号ＩＮＮが入力される。そして、増幅用トランジスタＱ２１，Ｑ２３のコレクタとコレクタ抵抗Ｒ２１との接続点から正相出力信号ＯＵＴＰが出力され、増幅用トランジスタＱ２０，Ｑ２２のコレクタとコレクタ抵抗Ｒ２０との接続点から逆相出力信号ＯＵＴＮが出力される。
増幅用トランジスタＱ２０，Ｑ２１とエミッタ抵抗Ｒ２２，Ｒ２３とは、第１の増幅回路を構成し、増幅用トランジスタＱ２２，Ｑ２３とエミッタ抵抗Ｒ２４，Ｒ２５とは、第２の増幅回路を構成している。

ここで、増幅用トランジスタＱ２０，Ｑ２１側のエミッタ抵抗Ｒ２２，Ｒ２３の抵抗値をＲα、増幅用トランジスタＱ２２，Ｑ２３側のエミッタ抵抗Ｒ２４，Ｒ２５の抵抗値をＲβとすると、Ｒα≠Ｒβとなる。このため、第１の増幅回路と第２の増幅回路では利得が異なる。Ｒα＜Ｒβとすると、第２の増幅回路よりも第１の増幅回路の方が利得が大きいことになる。
この利得の異なる２つの増幅回路は、その下部に接続された利得制御用トランジスタＱ２４，Ｑ２５から構成される下部差動対により連続的に切り替えられる。この結果、図４に示した利得可変増幅回路の利得は、利得制御信号ＤＬＴ，ＤＬＣに応じて、異なる２つの利得の間の値を連続的にとることになる。

特開２００８−１３５９０９号公報

図４に示した利得可変増幅回路では、差動出力オフセットが大きいという問題点があった。以下、この問題について説明する。
図４に示すように、増幅用トランジスタＱ２０，Ｑ２１に流れる電流をそれぞれＩ_HN，Ｉ_HP、増幅用トランジスタＱ２２，Ｑ２３に流れる電流をそれぞれＩ_LN，Ｉ_LP、利得制御用トランジスタＱ２４，Ｑ２５に流れる電流をそれぞれＩ_H，Ｉ_L、電流源トランジスタＱ２６に流れる電流をＩ_Oとし、コレクタ抵抗Ｒ２０，Ｒ２１の抵抗値をそれぞれＲ_L1，Ｒ_L2とすると、正相出力信号ＯＵＴＰの直流電位Ｖ_OUTP、逆相出力信号ＯＵＴＮの直流電位Ｖ_OUTNは次式のようになる。
Ｖ_OUTP＝ＶＣＣ−Ｒ_L2×（Ｉ_HP＋Ｉ_LP） ・・・（１）
Ｖ_OUTN＝ＶＣＣ−Ｒ_L1×（Ｉ_HN＋Ｉ_LN） ・・・（２）

ここで、図４に示した利得可変増幅回路では、次式が成立する。
Ｉ_O＝Ｉ_H＋Ｉ_L ・・・（３）
しかしながら、利得を変化させた場合、次式が常には成立しない。
Ｉ_HP＋Ｉ_LP＝Ｉ_HN＋Ｉ_LN ・・・（４）
したがって、図４に示した利得可変増幅回路では利得を変化させた場合、直流電位Ｖ_OUTPとＶ_OUTNが常には一致しないので、差動出力オフセットが発生する。

差動出力オフセットが発生すると、後段の回路で波形歪みの原因となることがある。特に、ＰＯＮ（Passive Optical Network）方式の光伝送システムで使用される局側装置（Optical Line Terminal：ＯＬＴ）の受信回路に利得可変増幅回路を用いる場合、利得可変増幅回路は後段のリミッタ増幅回路とＤＣ結合されるため、差動出力オフセットの影響を大きく受ける。ここで、ＰＯＮ方式の光伝送システムと局側装置の受信回路について説明する。

ＰＯＮ方式の光伝送システムでは、複数の加入者側装置（Optical Network Unit：ＯＮＵ）が１つのＯＬＴに接続される。ＰＯＮ方式の上り伝送では、時分割多元接続（Time Division Multiple Access：ＴＤＭＡ）が用いられる。すなわち、信号の衝突を避けるために、各ＯＮＵはＯＬＴから指定されたタイミングで信号を伝送する。ＯＮＵとＯＬＴとの間の伝送距離がＯＮＵ毎に異なるために、各ＯＮＵからの上り信号は互いに強度と位相が異なる間欠的な信号であるという特徴がある。このため、上り信号はバースト信号と呼ばれる。

図５にＯＬＴの受信回路を示す。ＯＬＴの受信回路は、一般に図５に示すように、フォトダイオード（Photodiode：ＰＤ）と、等化増幅回路（Equalizing Amplifier：ＥＱＡ）とを有する。ＥＱＡは、インピーダンス変換増幅回路（Transimpedance Amplifier：ＴＩＡ）と、リミッタ増幅回路（Limiting Amplifier：ＬＩＡ）により構成される。さらに、ＬＩＡの後段には、信号の識別再生を行う識別器（不図示）等の回路が設けられている。受信回路への入力光信号は、ＰＤによって電流信号に変換され、さらにＴＩＡによって電流信号から電圧信号に変換される。ＬＩＡは、電圧信号を後段の識別器で識別再生可能なレベルに振幅制限して増幅する。

ＰＯＮ方式の光伝送システムにおいては、上り信号がバースト信号であるため、ＴＩＡおよびＬＩＡは強度の著しく異なるバースト信号を歪み無く増幅する必要がある。上り通信サービスを提供するという観点からは、広域収容のために大きな伝送路損失をサポートする必要があるため、ＥＱＡには高感度かつ広ダイナミックレンジな受信性能が求められる。また、高い上り伝送効率の実現という観点から、上りバースト信号間のガードタイムやプリアンブル長等の物理的オーバーヘッドを短くする必要があるため、ＴＩＡ、ＬＩＡ、識別器に対しては高速応答性能が要求される。このような高速応答性能を実現するため、ＴＩＡはＬＩＡとＤＣ結合される。

さらに、ＴＩＡのような増幅回路においては、高感度受信と広ダイナミックレンジ受信とを両立するために、自動利得制御（Automatic Gain Control：AGC）によって入力信号強度に応じて利得を制御する技術が用いられる。すなわち、入力信号強度が小さい時には利得を大きくし、入力信号強度が大きい時には利得を小さくする。利得制御の方法としては、増幅回路の出力振幅をモニタし、増幅回路利得を所望の値に設定するための信号をフィードバックして増幅回路に与えることによってその利得を制御する方法がある。

以上のようなＴＩＡに、図４に示した利得可変増幅回路を適用した場合、利得可変増幅回路の差動出力オフセットによってＬＩＡにおける波形歪みが大きくなる可能性がある。波形歪みが大きくなると受信感度低下などの受信特性劣化を引き起こし、結果としてバースト信号に対する高速応答性能が損なわれるという問題点があった。

本発明は、上記課題を解決するためになされたもので、差動出力オフセットが小さい利得可変増幅回路を提供することを目的とする。

本発明の利得制御回路は、差動入力信号を入力とする第１の差動トランジスタからなる第１の増幅回路と、前記差動入力信号を入力とする第２の差動トランジスタからなり、差動出力端子が前記第１の増幅回路の差動出力端子と共通に接続され、前記第１の増幅回路と異なる利得を有する第２の増幅回路と、前記第１の差動トランジスタとカスコード接続された第１のトランジスタ対からなり、利得制御信号に応じて前記第１の増幅回路の電流量を制御する第１の利得制御回路と、前記第２の差動トランジスタとカスコード接続された第２のトランジスタ対からなり、前記利得制御信号に応じて前記第２の増幅回路の電流量を制御する第２の利得制御回路と、前記第１、第２の増幅回路および前記第１、第２の利得制御回路のうち逆相出力用の回路に一定の電流を供給する第１の電流源と、前記第１、第２の増幅回路および前記第１、第２の利得制御回路のうち正相出力用の回路に前記第１の電流源と同量の電流を供給する第２の電流源とを有し、前記第１、第２のトランジスタ対のうち、前記第１、第２の増幅回路の逆相出力用の回路に流れる電流を制御するトランジスタは、前記第１の電流源に共通に接続され、前記第１、第２の増幅回路の正相出力用の回路に流れる電流を制御するトランジスタは、前記第２の電流源に共通に接続されることを特徴とするものである。
また、本発明の利得可変増幅回路の１構成例は、前記第１、第２の利得制御回路を構成する第１、第２のトランジスタ対を、ＦＥＴで構成することを特徴とするものである。
また、本発明の利得可変増幅回路の１構成例において、前記第１の増幅回路は、前記第１の差動トランジスタのエミッタ間に接続された第１のエミッタ帰還抵抗を有し、前記第２の増幅回路は、前記第２の差動トランジスタのエミッタ間に接続された第２のエミッタ帰還抵抗を有し、前記第１、第２の増幅回路の利得設定を前記第１、第２のエミッタ帰還抵抗により行うことを特徴とするものである。
また、本発明の利得可変増幅回路の１構成例は、差動形式の前記利得制御信号のうち一方の利得制御信号ＧＣＩＰが前記第１の利得制御回路に入力され、他方の利得制御信号ＧＣＩＮが前記第２の利得制御回路に入力され、前記第１、第２の利得制御回路は、前記利得制御信号ＧＣＩＰとＧＣＩＮの電圧差に応じた比率で、前記第１、第２の増幅回路の電流量を制御することを特徴とするものである。
また、本発明の利得可変増幅回路の１構成例は、さらに、一端に電源電圧が供給され、他端が前記第１、第２の増幅回路の差動出力端子に接続された１対のコレクタ抵抗を有し、この１対のコレクタ抵抗の抵抗値が同一であることを特徴とするものである。

本発明によれば、出力の直流電位を精度良く一定に保つことができ、従来の利得可変増幅回路に比べて差動出力オフセットを小さくすることができる。このため、ＰＯＮ方式の光伝送システムで使用される局側装置の受信回路のＴＩＡに本発明の利得可変増幅回路を適用した場合、後段のＬＩＡにおける波形歪みを小さくすることができ、異なる強度のバースト信号に対しても安定した増幅が可能となる。また、本発明の利得可変増幅回路は、利得加算型の増幅回路であるため、線形性がよく、広ダイナミックレンジな増幅を実現することができる。

また、本発明では、第１、第２の利得制御回路を構成する第１、第２のトランジスタ対を、ＦＥＴで構成することにより、第１、第２のトランジスタ対のドレイン−ソース間を低電圧化することができるので、その結果として利得可変増幅回路を低電圧化することができる。

本発明の実施の形態に係る利得可変増幅回路の構成を示す回路図である。 本発明の実施の形態に係る利得可変増幅回路に流れる電流を示す図である。 本発明の実施の形態に係る利得可変増幅回路の入出力特性を示す図である。 従来の利得可変増幅回路の構成を示す回路図である。 ＰＯＮ方式の光伝送システムにおける局側装置の受信回路の構成を示すブロック図である。

以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の実施の形態に係る利得可変増幅回路の構成を示す回路図である。
本実施の形態の利得可変増幅回路は、ベースに正相入力信号ＩＮＰ、逆相入力信号ＩＮＮが入力される増幅用トランジスタＱ１，Ｑ２と、ベースに正相入力信号ＩＮＰ、逆相入力信号ＩＮＮが入力される増幅用トランジスタＱ３，Ｑ４と、ゲートに利得制御信号ＧＣＩＰが入力され、ドレインが増幅用トランジスタＱ１，Ｑ２のエミッタに接続された第１のトランジスタ対を構成する利得制御用トランジスタＱ５，Ｑ６と、ゲートに利得制御信号ＧＣＩＮが入力され、ドレインが増幅用トランジスタＱ３，Ｑ４のエミッタに接続された第２のトランジスタ対を構成する利得制御用トランジスタＱ７，Ｑ８と、ベースにバイアス電圧ＶＣＳが供給され、コレクタが利得制御用トランジスタＱ５，Ｑ７のソースに接続された第１の電流源トランジスタＱ９と、ベースにバイアス電圧ＶＣＳが供給され、コレクタが利得制御用トランジスタＱ６，Ｑ８のソースに接続された第２の電流源トランジスタＱ１０と、一端に電源電圧ＶＣＣが供給され、他端が増幅用トランジスタＱ１，Ｑ３のコレクタに接続されたコレクタ抵抗Ｒ１と、一端に電源電圧ＶＣＣが供給され、他端が増幅用トランジスタＱ２，Ｑ４のコレクタに接続されたコレクタ抵抗Ｒ２と、一端が増幅用トランジスタＱ１のエミッタおよび利得制御用トランジスタＱ５のドレインに接続され、他端が増幅用トランジスタＱ２のエミッタおよび利得制御用トランジスタＱ６のドレインに接続された第１のエミッタ帰還抵抗Ｒ３と、一端が増幅用トランジスタＱ３のエミッタおよび利得制御用トランジスタＱ７のドレインに接続され、他端が増幅用トランジスタＱ４のエミッタおよび利得制御用トランジスタＱ８のドレインに接続された第２のエミッタ帰還抵抗Ｒ４と、一端が第１の電流源トランジスタＱ９のエミッタに接続され、他端に電源電圧ＶＥＥが供給される抵抗Ｒ５と、一端が第２の電流源トランジスタＱ１０のエミッタに接続され、他端に電源電圧ＶＥＥが供給される抵抗Ｒ６とから構成される。

増幅用トランジスタＱ１，Ｑ２（第１の差動トランジスタ）と第１のエミッタ帰還抵抗Ｒ３とは、第１の増幅回路を構成し、増幅用トランジスタＱ３，Ｑ４（第２の差動トランジスタ）と第２のエミッタ帰還抵抗Ｒ４とは、第２の増幅回路を構成している。増幅用トランジスタＱ１，Ｑ３には正相入力信号ＩＮＰが入力され、増幅用トランジスタＱ２，Ｑ４には逆相入力信号ＩＮＮが入力される。そして、増幅用トランジスタＱ１，Ｑ３のコレクタとコレクタ抵抗Ｒ１との接続点（逆相出力側の出力端子）から逆相出力信号ＯＵＴＮが出力され、増幅用トランジスタＱ２，Ｑ４のコレクタとコレクタ抵抗Ｒ２との接続点（正相出力側の出力端子）から正相出力信号ＯＵＴＰが出力される。

第１の利得制御回路（第１のトランジスタ対）を構成する利得制御用トランジスタＱ５，Ｑ６は、ゲートに入力される利得制御信号ＧＣＩＰに応じて第１の増幅回路の電流量を制御する。第２の利得制御回路（第２のトランジスタ対）を構成する利得制御用トランジスタＱ７，Ｑ８は、ゲートに入力される利得制御信号ＧＣＩＮに応じて第２の増幅回路の電流量を制御する。利得制御信号ＧＣＩＰ，ＧＣＩＮは、差動信号である。本実施の形態では、利得制御信号ＧＣＩＰ，ＧＣＩＮに応じて第１、第２の増幅回路の電流量を制御することにより、利得を制御する。

以下、本実施の形態の利得可変増幅回路の動作を説明する。第１の増幅回路の増幅用トランジスタＱ１，Ｑ２は、差動増幅回路、すなわちエミッタ結合型の第１の差動対を形成している。同様に、第２の増幅回路の増幅用トランジスタＱ３，Ｑ４は、エミッタ結合型の第２の差動対を形成している。
ここで、第１のエミッタ帰還抵抗Ｒ３の抵抗値をＲ_Low、第２のエミッタ帰還抵抗Ｒ４の抵抗値をＲ_Highとすると、Ｒ_High＞Ｒ_Lowとなる。このため、第１の増幅回路と第２の増幅回路では利得が異なり、第２の増幅回路よりも第１の増幅回路の方が利得が大きいことになる。

利得制御信号ＧＣＩＰとＧＣＩＮの電圧差が十分に大きい場合は、第１のトランジスタ対を構成する利得制御用トランジスタＱ５，Ｑ６と、第２のトランジスタ対を構成する利得制御用トランジスタＱ７，Ｑ８のうち、いずれか一方のトランジスタ対のみがオンの状態、他方のトランジスタ対がオフの状態となるので、利得可変増幅回路の全体の利得は第１、第２の増幅回路のいずれかの利得に定まる。すなわち、利得制御用トランジスタＱ５，Ｑ６がオフ状態の場合には、利得可変増幅回路の利得は第２の増幅回路の利得によって定まり、利得制御用トランジスタＱ７，Ｑ８がオフ状態の場合には、利得可変増幅回路の利得は第１の増幅回路の利得によって定まる。

しかしながら、利得制御信号ＧＣＩＰとＧＣＩＮの電圧差が小さい場合は、利得制御信号ＧＣＩＰとＧＣＩＮの電圧差に応じた比率で、第１のトランジスタ対と第２のトランジスタ対のそれぞれに電流が流れる。したがって、この場合の利得可変増幅回路の利得は、利得制御用トランジスタＱ５，Ｑ６が完全なオン状態で利得制御用トランジスタＱ７，Ｑ８が完全なオフ態のときの利得と、利得制御用トランジスタＱ５，Ｑ６が完全なオフ状態で利得制御用トランジスタＱ７，Ｑ８が完全なオン状態のときの利得との間の中間的な値を取ることになる。

以上により、本実施の形態では、利得制御信号ＧＣＩＰとＧＣＩＮを調整することによって、利得可変増幅回路の利得を、連続的に変化させることが可能であることが分かる。
次に、本実施の形態により、図４に示した従来の利得可変増幅回路に比べて差動出力オフセットが小さくなる理由について説明する。

図２に示すように、増幅用トランジスタＱ１，Ｑ２に流れる電流をそれぞれＩ_HN，Ｉ_HP、増幅用トランジスタＱ３，Ｑ４に流れる電流をそれぞれＩ_LN，Ｉ_LPとすると、第１の電流源トランジスタＱ９に流れる電流はＩ_HN＋Ｉ_LNとなり、第２の電流源トランジスタＱ１０に流れる電流はＩ_HP＋Ｉ_LPとなる。コレクタ抵抗Ｒ１，Ｒ２の抵抗値をそれぞれＲ_L1，Ｒ_L2とすると、正相出力信号ＯＵＴＰの直流電位Ｖ_OUTP、逆相出力信号ＯＵＴＮの直流電位Ｖ_OUTNは次式のようになる。
Ｖ_OUTP＝ＶＣＣ−Ｒ_L2×（Ｉ_HP＋Ｉ_LP） ・・・（５）
Ｖ_OUTN＝ＶＣＣ−Ｒ_L1×（Ｉ_HN＋Ｉ_LN） ・・・（６）

第１の電流源トランジスタＱ９と第２の電流源トランジスタＱ１０に流れる電流を共にＩ_O／２とすると、利得を変えても常に次式が成立する。
Ｉ_O／２＝Ｉ_HP＋Ｉ_LP＝Ｉ_HN＋Ｉ_LN ・・・（７）
したがって、本実施の形態の利得可変増幅回路では、コレクタ抵抗Ｒ１，Ｒ２の抵抗値Ｒ_L1，Ｒ_L2を同一の値にし、第１、第２の電流源トランジスタＱ９，Ｑ１０に流れる電流を同一の値にすれば、直流電位Ｖ_OUTPとＶ_OUTNが一致するので、差動出力オフセットが発生しないことが分かる。すなわち、本実施の形態の構成ではパケット毎に利得が変わっても常に差動出力信号ＯＵＴＰ，ＯＵＴＮの直流電位Ｖ_OUTP，Ｖ_OUTNは一致し差動出力オフセットが発生しない。

図３は本実施の形態の利得可変増幅回路の入出力特性を示す図である。図３において、ＶＰ_Highは利得可変増幅回路が高利得のときの正相出力信号ＯＵＴＰの電位、ＶＰ_Lowは利得可変増幅回路が低利得のときの正相出力信号ＯＵＴＰの電位、ＶＮ_Highは利得可変増幅回路が高利得のときの逆相出力信号ＯＵＴＮの電位、ＶＮ_Lowは利得可変増幅回路が低利得のときの逆相出力信号ＯＵＴＮの電位である。また、Ｉ_N，Ｉ_Pはそれぞれコレクタ抵抗Ｒ１，Ｒ２に流れる電流であり、次式が成立する。
Ｒ_L1×Ｉ_N＝Ｒ_L2×Ｉ_P ・・・（８）

電流Ｉ_N，Ｉ_Pは、それぞれ第１の電流源トランジスタＱ９、第２の電流源トランジスタＱ１０に流れる電流によって決まる。上記のように、第１、第２の電流源トランジスタＱ９，Ｑ１０に流れる電流を同一の値にすると、正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮの中心電位は一定となる。すなわち、差動出力オフセットは０となる。

以上のように、本実施の形態では、図４に示した従来の利得可変増幅回路に比べて差動出力オフセットを小さくすることができる。このため、ＰＯＮ方式の光伝送システムで使用される局側装置の受信回路のＴＩＡに本実施の形態の利得可変増幅回路を適用した場合、後段のＬＩＡにおける波形歪みを小さくすることができ、バースト信号に対する高速応答性能の劣化を防ぐことができる。

また、本実施の形態では、トランジスタＱ１〜Ｑ４，Ｑ９，Ｑ１０をＮＰＮバイポーラトランジスタで構成しているが、トランジスタＱ５〜Ｑ８についてはＮチャネルＭＯＳＦＥＴで構成している。トランジスタＱ５〜Ｑ８をＦＥＴで構成することにより、トランジスタＱ５〜Ｑ８のドレイン−ソース間を低電圧化することができるので、その結果として利得可変増幅回路を低電圧化することができる。なお、さほど低電圧化を重視しない場合はトランジスタＱ５〜Ｑ８もバイポーラトランジスタで構成しても良い。その場合は、全てのトランジスタがバイポーラトランジスタとなり、トランジスタ形成プロセスでバイポーラトランジスタとＦＥＴとを作り分ける必要がなくなることから、プロセスが簡素化されるという利点がある。また、ＮＰＮバイポーラトランジスタの代わりにＰＮＰバイポーラトランジスタを用い、ＮチャネルＭＯＳＦＥＴの代わりにＰチャネルＭＯＳＦＥＴを用いることも、本発明の趣旨を妨げるものではない。

本発明は、利得可変増幅回路に適用することができる。

Ｑ１，Ｑ２，Ｑ３，Ｑ４…増幅用トランジスタ、Ｑ５，Ｑ６，Ｑ７，Ｑ８…利得制御用トランジスタ、Ｑ９，Ｑ１０…電流源トランジスタ、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６…抵抗。

Claims (5)

1. 差動入力信号を入力とする第１の差動トランジスタからなる第１の増幅回路と、
   前記差動入力信号を入力とする第２の差動トランジスタからなり、差動出力端子が前記第１の増幅回路の差動出力端子と共通に接続され、前記第１の増幅回路と異なる利得を有する第２の増幅回路と、
   前記第１の差動トランジスタとカスコード接続された第１のトランジスタ対からなり、利得制御信号に応じて前記第１の増幅回路の電流量を制御する第１の利得制御回路と、
   前記第２の差動トランジスタとカスコード接続された第２のトランジスタ対からなり、前記利得制御信号に応じて前記第２の増幅回路の電流量を制御する第２の利得制御回路と、
   前記第１、第２の増幅回路および前記第１、第２の利得制御回路のうち逆相出力用の回路に一定の電流を供給する第１の電流源と、
   前記第１、第２の増幅回路および前記第１、第２の利得制御回路のうち正相出力用の回路に前記第１の電流源と同量の電流を供給する第２の電流源とを有し、
   前記第１、第２のトランジスタ対のうち、前記第１、第２の増幅回路の逆相出力用の回路に流れる電流を制御するトランジスタは、前記第１の電流源に共通に接続され、前記第１、第２の増幅回路の正相出力用の回路に流れる電流を制御するトランジスタは、前記第２の電流源に共通に接続されることを特徴とする利得可変増幅回路。
2. 請求項１記載の利得可変増幅回路において、
   前記第１、第２の利得制御回路を構成する第１、第２のトランジスタ対を、ＦＥＴで構成することを特徴とする利得可変増幅回路。
3. 請求項１または２記載の利得可変増幅回路において、
   さらに、前記第１の増幅回路は、前記第１の差動トランジスタのエミッタ間に接続された第１のエミッタ帰還抵抗を有し、
   前記第２の増幅回路は、前記第２の差動トランジスタのエミッタ間に接続された第２のエミッタ帰還抵抗を有し、
   前記第１、第２の増幅回路の利得設定を前記第１、第２のエミッタ帰還抵抗により行うことを特徴とする利得可変増幅回路。
4. 請求項１乃至３のいずれか１項に記載の利得可変増幅回路において、
   差動形式の前記利得制御信号のうち一方の利得制御信号ＧＣＩＰが前記第１の利得制御回路に入力され、他方の利得制御信号ＧＣＩＮが前記第２の利得制御回路に入力され、
   前記第１、第２の利得制御回路は、前記利得制御信号ＧＣＩＰとＧＣＩＮの電圧差に応じた比率で、前記第１、第２の増幅回路の電流量を制御することを特徴とする利得可変増幅回路。
5. 請求項１乃至４のいずれか１項に記載の利得可変増幅回路において、
   さらに、一端に電源電圧が供給され、他端が前記第１、第２の増幅回路の差動出力端子に接続された１対のコレクタ抵抗を有し、
   この１対のコレクタ抵抗の抵抗値が同一であることを特徴とする利得可変増幅回路。

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