JP2011091300A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Yasuaki Kagotoshi
康明 籠利
Koichi Arai
耕一 新井
Takashi Yano
貴司 矢野
Yasufumi Nagaki
康文 永木
Toshiaki Nagase
才晶 永瀬
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Abstract

【課題】ＳｉＧｅ系ＨＢＴの高周波特性であり、高性能化のためには特に最大発振周波数ｆｍａｘの向上が要求される。ｆｍａｘを向上させるためには、第1に、最大遮断周波数ｆＴを向上させる必要があり、第２に、ベース抵抗ＲＢおよびベース・コレクタ間の接合容量ＣＣＢを下げる必要がある。
【解決手段】本願発明は、ＳｉＧｅ系ＨＢＴ部を有する半導体装置において、ＨＢＴ部の外部ベース部に、コレクタ領域に達しない深さのイオン打ち込みによる高濃度ベース領域が形成されているものである。
【選択図】図１６

Description

本発明は、半導体装置のベース周辺構造並びに半導体装置（または半導体集積回路装置）の製造方法におけるベース領域形成時のイオン注入技術に適用して有効な技術に関する。
日本特開２００４−１５８６４５号公報（特許文献１）には、ＳｉＧｅ（Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ）系ＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の製造に関して、エミッタ構造をマスクとして、ＳｉＧｅエピタキシャル層にイオン打ち込みを行うことで、外部ベース（Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ）領域を形成する技術が開示されている。
日本特表２００４−５３２５３１号公報（特許文献２）または米国特許公開２００４−１８８７１１号公報（特許文献３）には、ＳｉＧｅ系ＨＢＴの製造に関して、外部ベース領域等にカーボンをイオン打ち込みする技術が開示されている。
日本特開２００８−１８２０９０号公報（特許文献４）には、ＳｉＧｅ系ＨＢＴの製造に関して、Ｐ型不純物をイオン注入によりドープしたポリシリコンにより外部ベース領域を形成する技術が開示されている。
日本特開２００２−３１３７９８号公報（特許文献５）または米国特許公開２００３−２０１５１７号公報（特許文献６）には、ＳｉＧｅ系ＨＢＴの製造に関して、寄生容量を増加させないために、外部ベース領域の形成にイオン打ち込みを使用しない技術が開示されている。
日本特開２００４−３０４１９０号公報（特許文献７）または米国特許公開２００４−１８８７９７号公報（特許文献８）には、ＳｉＧｅ系ＨＢＴの製造に関して、ドープト・ポリシリコンにより外部ベース領域を形成する技術が開示されている。
日本特開２０００−３３２０２５号公報（特許文献９）または米国特許第６４５５３６４号公報（特許文献１０）には、ＳｉＧｅ系ＨＢＴの製造に関して、ベース・コンタクト用開口部からイオン打ち込みにより、コレクタ領域の周辺部に不純物を導入することにより、接合リーク防止層を形成する技術が開示されている。
特開２００４−１５８６４５号公報 特表２００４−５３２５３１号公報 米国特許公開２００４−１８８７１１号公報 特開２００８−１８２０９０号公報 特開２００２−３１３７９８号公報 米国特許公開２００３−２０１５１７号公報 特開２００４−３０４１９０号公報 米国特許公開２００４−１８８７９７号公報 特開２０００−３３２０２５号公報 米国特許第６４５５３６４号公報
高周波用途向けのパワーアンプやローノイズアンプにはＳｉＧｅ系ＨＢＴが用いられる。近年はＳｉＧｅ系ＨＢＴにスイッチ機能を目的としたＣＭＯＳ回路やポリシリコン抵抗、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）容量、インダクタ等の受動素子をワンチップ化したＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が製品化されている。これらのＭＭＩＣの製品性能を主に決めるのはＳｉＧｅ系ＨＢＴの高周波特性であり、高性能化のためには特に最大発振周波数ｆｍａｘ（Ｕｎｉｔｙ Ｐｏｗｅｒ Ｇａｉｎ Ｃｕｔｏｆｆ Ｆｒｅｑｕｅｎｃｙ）の向上が要求される。ｆｍａｘを向上させるためには、第1に、最大遮断周波数ｆＴ（Ｕｎｉｔ Ｃｕｒｒｅｎｔ Ｇａｉｎ Ｃｕｔｏｆｆ Ｆｒｅｑｕｅｎｃｙ）を向上させる必要があり、第２に、ベース抵抗ＲＢおよびベース・コレクタ間の接合容量ＣＣＢを下げる必要がある。
最大遮断周波数ｆＴはベース幅の縮小により向上し、狭いベース幅を実現する点においてエピタキシャル成長でベースを形成するＳｉＧｅ系ＨＢＴが有利であり、近年の主流となっている。ベース・コレクタ間の接合容量ＣＣＢの低減は加工ルールの微細化によるセルサイズ縮小で実現可能である。外部ベース抵抗低減のためには、たとえばコバルト・シリサイド等のシリサイド化によるベース電極の抵抗低減が行われている。
ＭＭＩＣのようにＳｉＧｅ系ＨＢＴをＣＭＯＳ等のデバイスと混載し、さらに加工ルールを微細化するためにはコンタクト・ホール形成前の層間膜平坦化が必要であり、この加工プロセスマージン拡大にはＳｉＧｅ系ＨＢＴ構造の低段差化が必要である。そこでＳｉＧｅ系ＨＢＴを構成する積層膜をそれぞれ薄膜化しなければならないが、そのときエミッタ電極とベース電極のコバルト・シリサイド層の分離をいかに確保するかが課題となる。
ＳｉＧｅ系ＨＢＴの構造は大きく２つの構造に分けられる。ひとつはベース領域のみに選択的にＳｉＧｅ系ベース層を選択的にエピタキシャル成長させる選択エピタキシャル成長（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ）構造と、もうひとつは全面にエピタキシャル成長させたのちに，必要な領域を残してエッチング等により除去するブランケット（Ｂｌａｎｋｅｔ）構造である。以下では、ブランケット構造に適用した場合について、説明する。
本願発明は、これらの課題を解決するためになされたものである。
本発明の目的は、高い高周波特性を有する半導体装置およびその製造プロセスを提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願の一つの発明は、ＳｉＧｅ系ＨＢＴ部を有する半導体装置において、ＨＢＴ部の外部ベース部に、コレクタ領域に達しない深さのイオン打ち込みによる高濃度ベース領域が形成されているものである。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、ＳｉＧｅ系ＨＢＴ部を有する半導体装置において、ＨＢＴ部の外部ベース部に、コレクタ領域に達しない深さのイオン打ち込みによる高濃度ベース領域が形成されているので、ベース抵抗を低減させることができる。
本願の一実施の形態の半導体装置のチップ上面レイアウト図である。 図１のＳｉＧｅ−ＨＢＴ領域５の拡大平面図である。 図２のＸ−Ｘ’のデバイス断面図である。 図１のＣＭＯＳ集積回路領域６の一部の図２に対応したデバイス断面図である。 図３のエミッタ構造周辺領域Ｒ１の拡大断面図である。 図５のベース要部周辺断面領域Ｒ２の詳細層構造図である。 本願の一実施の形態の半導体装置の製造方法のプロセス・フローを示すＳｉＧｅへテロ・ジャンクション・バイポーラ・トランジスタ部分のデバイス断面プロセス・フロー図（ｎ＋埋め込みコレクタ領域形成）である。 本願の一実施の形態の半導体装置の製造方法のプロセス・フローを示すＳｉＧｅへテロ・ジャンクション・バイポーラ・トランジスタ部分のデバイス断面プロセス・フロー図（素子分離領域形成）である。 本願の一実施の形態の半導体装置の製造方法のプロセス・フローを示すＳｉＧｅへテロ・ジャンクション・バイポーラ・トランジスタ部分のデバイス断面プロセス・フロー図（ＳｉＧｅエピタキシャル領域等形成）である。 本願の一実施の形態の半導体装置の製造方法のプロセス・フローを示すＳｉＧｅへテロ・ジャンクション・バイポーラ・トランジスタ部分のデバイス断面プロセス・フロー図（エミッタ不純物領域形成用シリコン窒化膜開口）である。 本願の一実施の形態の半導体装置の製造方法のプロセス・フローを示すＳｉＧｅへテロ・ジャンクション・バイポーラ・トランジスタ部分のデバイス断面プロセス・フロー図（エミッタ不純物領域形成用ＴＥＯＳシリコン酸化膜開口）である。 本願の一実施の形態の半導体装置の製造方法のプロセス・フローを示すＳｉＧｅへテロ・ジャンクション・バイポーラ・トランジスタ部分のデバイス断面プロセス・フロー図（エミッタ・ポリシリコン層上のＴＥＯＳシリコン酸化膜成膜）である。 本願の一実施の形態の半導体装置の製造方法のプロセス・フローを示すＳｉＧｅへテロ・ジャンクション・バイポーラ・トランジスタ部分のデバイス断面プロセス・フロー図（エミッタ・ポリシリコン層加工用レジスト膜パターン形成）である。 本願の一実施の形態の半導体装置の製造方法のプロセス・フローを示すＳｉＧｅへテロ・ジャンクション・バイポーラ・トランジスタ部分のデバイス断面プロセス・フロー図（エミッタ・ポリシリコン層パターニング）である。 本願の一実施の形態の半導体装置の製造方法のプロセス・フローを示すＳｉＧｅへテロ・ジャンクション・バイポーラ・トランジスタ部分のデバイス断面プロセス・フロー図（外部ベース領域へのイオン打ち込み工程）である。 図１５のエミッタ構造周辺領域Ｒ１の拡大断面図である。 本願の一実施の形態の半導体装置の製造方法のプロセス・フローを示すＳｉＧｅへテロ・ジャンクション・バイポーラ・トランジスタ部分のデバイス断面プロセス・フロー図（外部ベース加工用レジスト膜パターン形成）である。 本願の一実施の形態の半導体装置の製造方法のプロセス・フローを示すＳｉＧｅへテロ・ジャンクション・バイポーラ・トランジスタ部分のデバイス断面プロセス・フロー図（外部ベース・パターニング）である。 本願の一実施の形態の半導体装置の製造方法のプロセス・フローを示すＳｉＧｅへテロ・ジャンクション・バイポーラ・トランジスタ部分のデバイス断面プロセス・フロー図（表面酸化膜エチング）である。 本願の一実施の形態の半導体装置の製造方法のプロセス・フローを示すＳｉＧｅへテロ・ジャンクション・バイポーラ・トランジスタ部分のデバイス断面プロセス・フロー図（シリサイデーション工程）である。 本願の一実施の形態の半導体装置の製造方法のプロセス・フローを示すＳｉＧｅへテロ・ジャンクション・バイポーラ・トランジスタ部分のデバイス断面プロセス・フロー図（コンタクト・ホール形成工程）である。 図１のＣＭＯＳ集積回路領域６の一部の図２１に対応したデバイス断面図である。 本願の一実施の形態の半導体装置の製造方法のプロセス・フローを示すＳｉＧｅへテロ・ジャンクション・バイポーラ・トランジスタ部分のデバイス断面プロセス・フロー図（タングステン・プラグ形成工程）である。 図１のＣＭＯＳ集積回路領域６の一部の図２３に対応したデバイス断面図である。 図１５または図１６に示すイオン打ち込みを浅くした場合（本願の一実施の形態）とコレクタ領域に達する程度の深くした場合（比較例）における最大遮断周波数ｆＴおよび最大発振周波数ｆｍａｘのコレクタ電流依存性をデータ・プロット図である。
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
１．以下を含む半導体装置：
（ａ）シリコン・ゲルマニウム系のヘテロ・ジャンクション・バイポーラ・トランジスタのコレクタ領域として作用する第１導電型のシリコン単結晶領域；
（ｂ）前記シリコン単結晶領域上に設けられ、上層のシリコン系エピタキシャル層および下層のシリコン・ゲルマニウム系エピタキシャル層を有し、主に前記ヘテロ・ジャンクション・バイポーラ・トランジスタのベース領域として作用する複合膜；
（ｃ）前記複合膜の上面領域に設けられ、前記ヘテロ・ジャンクション・バイポーラ・トランジスタのエミッタ領域として作用するエミッタ不純物拡散領域；
（ｄ）前記ベース領域内の外部ベース領域に、イオン打ち込みにより形成され、前記ベース領域の他の部分よりも高濃度であり、前記第１導電型と反対導電型の高濃度ベース領域、
ここで、前記高濃度ベース領域は前記コレクタ領域に到達していない。
２．前記１項の半導体装置において、前記高濃度ベース領域は前記コレクタ領域内にＰＮ接合を形成していない。
３．前記１または２項の半導体装置において、前記イオン打ち込みは、傾斜イオン打ち込みによって実行されたものである。
４．前記１から３項のいずれか一つの半導体装置において、更に、以下を含む：
（ｅ）前記エミッタ不純物拡散領域上で、前記複合膜の上面に接して、オーバハング形状に周辺に拡大するエミッタ・ポリシリコン層；
（ｆ）前記複合膜および前記エミッタ・ポリシリコン層の表面に形成されたシリサイド層；
（ｇ）前記エミッタ・ポリシリコン層の周辺を一体的に充填するように形成された層間絶縁膜。
５．前記１から４項のいずれか一つの半導体装置において、更に、以下を含む：
（ｈ）前記シリコン単結晶領域と同層の他のシリコン単結晶領域に設けられたＣＭＯＳ集積回路領域。
６．以下を含む半導体装置：
（ａ）シリコン・ゲルマニウム系のヘテロ・ジャンクション・バイポーラ・トランジスタのコレクタ領域として作用する第１導電型のシリコン単結晶領域；
（ｂ）前記シリコン単結晶領域上に設けられ、上層のシリコン系エピタキシャル層および下層のシリコン・ゲルマニウム系エピタキシャル層を有し、主に前記ヘテロ・ジャンクション・バイポーラ・トランジスタのベース領域として作用する複合膜；
（ｃ）前記複合膜の上面領域に設けられ、前記ヘテロ・ジャンクション・バイポーラ・トランジスタのエミッタ領域として作用するエミッタ不純物拡散領域；
（ｄ）前記ベース領域内の外部ベース領域に、イオン打ち込みにより形成され、前記ベース領域の他の部分よりも高濃度であり、前記第１導電型と反対導電型の高濃度ベース領域；
（ｅ）前記エミッタ不純物拡散領域上で、前記複合膜の上面に接して上方に延び、オーバハング形状に周辺に拡大するエミッタ・ポリシリコン層；
（ｆ）前記複合膜および前記エミッタ・ポリシリコン層の表面に形成されたシリサイド層；
（ｇ）前記エミッタ・ポリシリコン層の周辺を一体的に充填するように形成された層間絶縁膜。
７．前記６項の半導体装置において、前記高濃度ベース領域は前記コレクタ領域に到達していない。
８．前記６または７項の半導体装置において、前記高濃度ベース領域は前記コレクタ領域内にＰＮ接合を形成していない。
９．前記６から８項のいずれか一つの半導体装置において、前記イオン打ち込みは、傾斜イオン打ち込みによって実行されたものである。
１０．前記６から９項のいずれか一つの半導体装置において、更に、以下を含む：
（ｈ）前記シリコン単結晶領域と同層の他のシリコン単結晶領域に設けられたＣＭＯＳ集積回路領域。
１１．以下の工程を含む半導体装置の製造方法：
（ａ）シリコン・ゲルマニウム系のヘテロ・ジャンクション・バイポーラ・トランジスタのコレクタ領域となるべき第１導電型のシリコン単結晶領域を準備する工程；
（ｂ）前記シリコン単結晶領域上に、前記ヘテロ・ジャンクション・バイポーラ・トランジスタのベース領域となるべき下層のシリコン・ゲルマニウム系エピタキシャル層、および上層のシリコン系エピタキシャル層を含む複合膜を形成する工程；
（ｃ）前記複合膜上にエミッタ電極構造を形成する工程；
（ｄ）前記エミッタ電極構造を自己整合マスクとして、前記ベース領域の内の外部ベース領域に、イオン打ち込みにより、前記ベース領域の他の部分よりも高濃度であり、前記第１導電型と反対導電型の高濃度ベース領域を形成する工程；
（ｅ）前記エミッタ電極構造の周辺のシリコン酸化膜を除去することによって、前記エミッタ電極構造周辺にオーバハング部を形成する工程；
（ｆ）前記エミッタ電極構造周辺に前記オーバハング部が形成された状態で、前記エミッタ電極構造および前記複合膜の上面にシリサイド膜を形成する工程。
１２．前記１１項の半導体装置の製造方法において、前記半導体装置の完成時点において、前記高濃度ベース領域は前記コレクタ領域に到達していない。
１３．前記１１または１２項の半導体装置の製造方法において、前記半導体装置の完成時点において、前記高濃度ベース領域は前記コレクタ領域内にＰＮ接合を形成していない。
１４．前記１１から１３項のいずれか一つの半導体装置の製造方法において、前記工程（ｄ）における前記イオン打ち込みは、傾斜イオン打ち込みによって実行されたものである。
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、たとえば、シリコン・ゲルマニウム系のヘテロ接合バイポーラ・トランジスタ等の各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術におけるエッチ・ストップ膜として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
同様に、「シリサイド」というときは、以下の実施の形態では、主に、コバルト・シリサイドを例示するが、その他のシリサイド、たとえば、チタン・シリサイド、ニッケル・シリサイド等でもよい。「ニッケル・シリサイド」というときは、通常、ニッケル・モノ・シリサイドを指すが、比較的純粋なものばかりではなく、ニッケル・モノ・シリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケル・シリサイドに限らず、従来から実績のあるコバルト・シリサイド、チタン・シリサイド、タングステン・シリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
６．本願においてエミッタ・ポリシリコン層またはそれを含むエミッタ電極構造（エミッタ・ポリシリコン層およびその付属物の集合体）について「オーバハング形状」というときは、主に、エミッタ・ポリシリコン層の下部の面積が上部の面積よりも小さい結果、その形状自体がオーバハング部を有すること、並びに、その周辺のシリコン酸化膜系の絶縁膜等を除去したときに、その下方部が空洞になり、その空洞上にエミッタ・ポリシリコン層およびその付属部（窒化シリコン膜等）が、オーバハング状に延在することを言う。
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
１．本願の一実施の形態の半導体装置の説明（主に図１から図６）
図１は本願の一実施の形態の半導体装置のチップ上面レイアウト図である。図２は図１のＳｉＧｅ−ＨＢＴ領域５の拡大平面図である。図３は図２のＸ−Ｘ’のデバイス断面図である。図４は図１のＣＭＯＳ集積回路領域６の一部の図２に対応したデバイス断面図である。図５は図３のエミッタ構造周辺領域Ｒ１の拡大断面図である。図６は図５のベース要部周辺断面領域Ｒ２の詳細層構造図である。これらに基づいて、本願の一実施の形態の半導体装置を説明する。
先ず、図１に基づいて、ＳｉＧｅ−ＨＢＴ領域５を有する半導体チップの回路レイアウトを説明する。図１に示すように、半導体チップ２の主要部は、たとえば、単結晶シリコン基板等から構成されている。半導体チップ２のデバイス面１ａ（裏面１ｂの反対の面）の周辺部には、ガードリング３（またはシールリング）が設けられており、このガードリング３に沿うように、周辺部には、複数のボンディング・パッド４が配置されている。デバイス面２ａの中央部（内部領域）には、ＳｉＧｅ−ＨＢＴ領域５の外、ＣＭＯＳ集積回路領域６、インダクタ領域７、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）キャパシタ領域８等が設けられている。
次に、図２に基づいて、ＳｉＧｅ−ＨＢＴ領域５の詳細平面レイアウトを説明する。図２に示すように、周辺部はＤＴＩ（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域１２で囲まれており、その内部にＳｉＧｅ−ＨＢＴ（Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ−Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の主要部が配置されている。この内部領域の両端にある一対の縦長帯状領域はコレクタ・コンタクト領域３５であり、中央の長方形領域はＳｉＧｅ等複合膜１０（ベース領域またはＳｉＧｅ等複合膜領域）である。ＳｉＧｅ等複合膜領域１０内に等間隔で並ぶ３個の縦長帯状領域はベース・コンタクト領域３６であり、これらの間にある一対の縦長帯状領域はエミッタ・ポリシリコン層１９である。各エミッタ・ポリシリコン層１９にある縦長帯状領域はエミッタ不純物拡散領域２０であり、その中にある縦長帯状領域はエミッタ・コンタクト領域３７である。エミッタ不純物拡散領域２０とエミッタ・ポリシリコン層１９の各端部の間は、エミッタ・ポリシリコン層１９のオーバハング部２５（すなわちエミッタ・ポリシリコン層周辺部１９ｐ）である。エミッタ不純物拡散領域２０の上方の部分が、エミッタ・ポリシリコン層中央部１９ｃである。なお、図中に示す破線両矢印１１はＳＴＩ領域１１の範囲を示し、コレクタ・コンタクト領域３５およびエミッタ・ポリシリコン層１９の外側の縦長帯状領域１１は、ＳＴＩ領域１１の端部を示す。次に、図２のＸ−Ｘ’断面のデバイス構造を図３に基づいて説明する。
図３に示すように、チップ２の裏面側１ｂは高濃度Ｐ＋シリコン単結晶基板１ｓ（たとえば抵抗率が数ミリ・オーム・センチメートル程度）であり、そのデバイス面１ａ側はｐ−シリコン・エピタキシャル層１ｐである。ｐ−シリコン・エピタキシャル層１ｐのデバイス面１ａ側には、コレクタ抵抗を下げるためのｎ＋埋め込みコレクタ領域９が設けられている。チップ２のデバイス面１ａすなわち、ｐ−シリコン・エピタキシャル層１ｐおよびｎ＋埋め込みコレクタ領域９の表面上には、ｎ−シリコン・エピタキシャル層１ｎが設けられており、その上面は、半導体基板部分２ｓの表面となっており、たとえばＣＭＯＳ集積回路領域６（図１）は、この表面領域に形成される。半導体基板部分２ｓの表面領域には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域１１、ＤＴＩ（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域１２、および、ｎ＋埋め込みコレクタ領域９と接続を取るためのコレクタ・プラグ部１４が設けられている。コレクタ・プラグ部１４の表面には、コレクタ抵抗を下げるため、コバルト・シリサイド層２６ｃが設けられている。半導体基板部分２ｓの表面上の一部には、フィールド上ＴＥＯＳシリコン酸化膜１５が設けられており、その上には、ＳｉＧｅエピタキシャル領域またはＳｉＧｅ等複合膜１０が設けられている。コレクタ領域１３の上方のＳｉＧｅ等複合膜１０の上面には、エミッタ不純物拡散領域２０が設けられており、その下部が真性ベース領域１０ｉであり、それ以外の部分が外部ベース領域１０ｅである。ＳｉＧｅ等複合膜１０の上面のほぼ全面および側面には、ベース抵抗を下げるため、コバルト・シリサイド層２６ｂが設けられている。エミッタ不純物拡散領域２０の上には、オーバハング形状のエミッタ・ポリシリコン層１９（ポリシリコン・エミッタ電極）が設けられており、その下部周辺には、窒化シリコン膜１８がある。ポリシリコン・エミッタ電極１９の上面および側面のほぼ全面には、エミッタ抵抗を下げるため、コバルト・シリサイド層２６ａが設けられている。そして、半導体基板部分２ｓの表面上のほぼ全面に、ＳｉＧｅ等複合膜１０およびポリシリコン・エミッタ電極１９を覆うように、主に酸化シリコン膜等から構成される層間絶縁膜２７が設けられており、そこにコンタクト用のタングステン・プラグ３８等が埋め込まれている。更に、層間絶縁膜２７には、タングステン・プラグ３８に接続したアルミニウム系配線層またはメタル電極３９等（銅埋め込み配線でもよい）が設けられている。
次に、図４に基づいて、ＣＭＯＳ集積回路領域６の断面構造を図３と同様に、例示して説明する。構造的には、ＳｉＧｅ−ＨＢＴ領域５と共通する部分が多いので、主に、相違する部分を説明する。図４に示すように、半導体基板部分２ｓにおいては、ｎ＋埋め込みコレクタ領域９はなく、ｎ−シリコン・エピタキシャル層１ｎの表面に、Ｐ型ウエル領域２９ｐ、Ｎ型ウエル領域２９ｎ、ＳＴＩ領域１１等が設けられている。そして、Ｐ型ウエル領域２９ｐの表面にＮチャネル型ＭＩＳＦＥＴ３４ｎのＮ型ソース・ドレイン領域３３ｎが設けられており、Ｎ型ウエル領域２９ｎの表面にＰチャネル型ＭＩＳＦＥＴ３４ｐのＰ型ソース・ドレイン領域３３ｐが設けられている。Ｎ型ソース・ドレイン領域３３ｎ間およびＰ型ソース・ドレイン領域３３ｐ間のP＋シリコン単結晶基板部分１ｓの表面上には、ゲート絶縁膜３１が設けられており、それらの上には、ゲート・ポリシリコン電極４９（通常、エミッタ・ポリシリコン層１９とは、別層のポリシリコンが用いられる）が設けられている。更に、これらのゲート・ポリシリコン電極４９上には、キャップＴＥＯＳシリコン酸化膜１７が設けられており、ゲート・ポリシリコン電極４９の両側面には、サイド・ウォール・スペーサ３２が設けられている。なお、その他の構造は、ほぼＳｉＧｅ−ＨＢＴ領域５（図１）と共通している。
次に、図５に基づいて、図３に示すＳｉＧｅ−ＨＢＴ領域５（図１）のエミッタ構造周辺領域Ｒ１の詳細構造を説明する。図５に示すように、ｎ−シリコン・エピタキシャル層１ｎ内のコレクタ領域１３上には、ＳｉＧｅ等複合膜１０が設けられており、真性ベース領域１０ｉ上方のその表面には、エミッタ不純物拡散領域２０が設けられており、一方、外部ベース領域１０ｅ上方のその表面には、ベース抵抗を下げるための高濃度ベース領域１０ｈ並びにコバルト・シリサイド層２６ｂが設けられている。更に、先に説明したように、エミッタ不純物拡散領域２０の上には、オーバハング形状のエミッタ・ポリシリコン層１９（ポリシリコン・エミッタ電極）が設けられており、その下部周辺には、窒化シリコン膜１８がある。すなわち、エミッタ・ポリシリコン層１９は、エミッタ不純物拡散領域２０の直上に当たるエミッタ・ポリシリコン層中央部１９ｃおよびその周辺部のエミッタ・ポリシリコン層周辺部１９ｐから構成されており、その下面の窒化シリコン膜１８とともに、オーバハング形状のエミッタ電極構造２１（たとえば図１４、１９または２０）を形成している。ポリシリコン・エミッタ電極１９の上面および側面のほぼ全面には、エミッタ抵抗を下げるため、コバルト・シリサイド層２６ａが設けられている。
次に、図６に基づいて、図５に示すＳｉＧｅ−ＨＢＴ領域５（図１）のベース要部周辺断面領域Ｒ２の詳細構造を説明する。図６に示すように、真性ベース領域１０ｉ（一部エミッタ不純物拡散領域２０を含む）の上部は、基本的にシリコン・エピタキシャル層で構成されたキャップＳｉ層１０ｃ（たとえば、厚さ３０ｎｍ程度）が設けられており、その上半部にはエミッタ不純物拡散領域２０が設けられている。一方、真性ベース領域１０ｉの下半部は、ＳｉＧｅエピタキシャル領域（たとえば、ゲルマニウム２０％程度）となっており、その上半部は、ボロン・ドープＳｉＧｅ層１０ｂ（たとえば、厚さ７．５ｎｍ程度）であり、その下半部は、ノンドープＳｉＧｅ層１０ｎ（たとえば、厚さ１７ｎｍ程度）である。従って、トータルのＳｉＧｅ等複合膜１０の厚さは、この例では５４．５ｎｍ程度である。
ボロン・ドープＳｉＧｅ層１０ｂの炭素ドープ（たとえば、炭素０．１％程度）は、ボロン高濃度ドープおよびその急峻なプロファイル（ボロン濃度は、低濃度部６ｘ１０１８/ｃｍ３程度、高濃度部分６．５ｘ１０１９/ｃｍ３程度、高濃度部分の厚さは、たとえば、２．５ｎｍ程度を例示することができる）を可能とするためである。すなわち、後のエミッタ等のドープ後の熱処理の際に、ボロンが実質的に動かないようにするためである。また、ボロンの低濃度部は、エミッタ・ベース間耐圧を確保するために導入されている。一方、ボロンの高濃度部分は、ベース抵抗を低減するために導入されている。しかし、単にベースの不純物濃度を上げると、電流増幅率ｈＦＥが低下するが、ここでは、ＳｉＧｅのバンドギャップ・ナロー効果によって、電流増幅率ｈＦＥの低下を防いでいる。
なお、ここに示した不純物プロファイルは、所望の要求特性を実現するための一例を例示したものであり、要求特性の変更により種々変更されるものである。従って、各濃度は必要により変更してもよい。たとえば、カーボンドープは、必要がない場合は、実施しなくてよい。
２．本願の一実施の形態の半導体装置の製造方法にけるウエハ工程の主要部の説明（主に図７から図２４）
図７は本願の一実施の形態の半導体装置の製造方法のプロセス・フローを示すＳｉＧｅへテロ・ジャンクション・バイポーラ・トランジスタ部分のデバイス断面プロセス・フロー図（ｎ＋埋め込みコレクタ領域形成）である。図８は本願の一実施の形態の半導体装置の製造方法のプロセス・フローを示すＳｉＧｅへテロ・ジャンクション・バイポーラ・トランジスタ部分のデバイス断面プロセス・フロー図（素子分離領域形成）である。図９は本願の一実施の形態の半導体装置の製造方法のプロセス・フローを示すＳｉＧｅへテロ・ジャンクション・バイポーラ・トランジスタ部分のデバイス断面プロセス・フロー図（ＳｉＧｅエピタキシャル領域等形成）である。図１０は本願の一実施の形態の半導体装置の製造方法のプロセス・フローを示すＳｉＧｅへテロ・ジャンクション・バイポーラ・トランジスタ部分のデバイス断面プロセス・フロー図（エミッタ不純物領域形成用シリコン窒化膜開口）である。図１１は本願の一実施の形態の半導体装置の製造方法のプロセス・フローを示すＳｉＧｅへテロ・ジャンクション・バイポーラ・トランジスタ部分のデバイス断面プロセス・フロー図（エミッタ不純物領域形成用ＴＥＯＳシリコン酸化膜開口）である。図１２は本願の一実施の形態の半導体装置の製造方法のプロセス・フローを示すＳｉＧｅへテロ・ジャンクション・バイポーラ・トランジスタ部分のデバイス断面プロセス・フロー図（エミッタ・ポリシリコン層上のＴＥＯＳシリコン酸化膜成膜）である。図１３は本願の一実施の形態の半導体装置の製造方法のプロセス・フローを示すＳｉＧｅへテロ・ジャンクション・バイポーラ・トランジスタ部分のデバイス断面プロセス・フロー図（エミッタ・ポリシリコン層加工用レジスト膜パターン形成）である。図１４は本願の一実施の形態の半導体装置の製造方法のプロセス・フローを示すＳｉＧｅへテロ・ジャンクション・バイポーラ・トランジスタ部分のデバイス断面プロセス・フロー図（エミッタ・ポリシリコン層パターニング）である。図１５は本願の一実施の形態の半導体装置の製造方法のプロセス・フローを示すＳｉＧｅへテロ・ジャンクション・バイポーラ・トランジスタ部分のデバイス断面プロセス・フロー図（外部ベース領域へのイオン打ち込み工程）である。図１６は図１５のエミッタ構造周辺領域Ｒ１の拡大断面図である。図１７は本願の一実施の形態の半導体装置の製造方法のプロセス・フローを示すＳｉＧｅへテロ・ジャンクション・バイポーラ・トランジスタ部分のデバイス断面プロセス・フロー図（外部ベース加工用レジスト膜パターン形成）である。図１８は本願の一実施の形態の半導体装置の製造方法のプロセス・フローを示すＳｉＧｅへテロ・ジャンクション・バイポーラ・トランジスタ部分のデバイス断面プロセス・フロー図（外部ベース・パターニング）である。図１９は本願の一実施の形態の半導体装置の製造方法のプロセス・フローを示すＳｉＧｅへテロ・ジャンクション・バイポーラ・トランジスタ部分のデバイス断面プロセス・フロー図（表面酸化膜エチング）である。図２０は本願の一実施の形態の半導体装置の製造方法のプロセス・フローを示すＳｉＧｅへテロ・ジャンクション・バイポーラ・トランジスタ部分のデバイス断面プロセス・フロー図（シリサイデーション工程）である。図２１は本願の一実施の形態の半導体装置の製造方法のプロセス・フローを示すＳｉＧｅへテロ・ジャンクション・バイポーラ・トランジスタ部分のデバイス断面プロセス・フロー図（コンタクト・ホール形成工程）である。図２２は図１のＣＭＯＳ集積回路領域６の一部の図２１に対応したデバイス断面図である。図２３は本願の一実施の形態の半導体装置の製造方法のプロセス・フローを示すＳｉＧｅへテロ・ジャンクション・バイポーラ・トランジスタ部分のデバイス断面プロセス・フロー図（タングステン・プラグ形成工程）である。図２４は図１のＣＭＯＳ集積回路領域６の一部の図２３に対応したデバイス断面図である。これらに基づいて、本願の一実施の形態の半導体装置の製造方法にけるウエハ工程の主要部を説明する。
まず、図７に示すように、基本的な材料となる半導体ウエハ１を準備する。ここで、ウエハの口径は、たとえば、２００φとするが、これは、２００φのほか、１５０φ、３００φ、４５０φ等のいずれでもよい。ウエハ１の種類としては、たとえば、高濃度Ｐ＋シリコン単結晶基板１ｓ（たとえば抵抗率が数ミリ・オーム・センチメートル程度）のデバイス面１ａ（裏面１ｂの反対の面）側にｐ−シリコン・エピタキシャル層１ｐを形成したもの等が好適である。
次に、ｐ−シリコン・エピタキシャル層１ｐのデバイス面１ａ側に、たとえば、イオン打ち込みにより、アンチモンを導入することにより、ｎ＋埋め込みコレクタ領域９を形成する。
次に、ウエハ１のデバイス面１ａ（すなわち、ｐ−シリコン・エピタキシャル層１ｐおよびｎ＋埋め込みコレクタ領域９の表面）上の全面に、ｎ−シリコン・エピタキシャル層１ｎをエピタキシャル成長により形成する。
次に、図８に示すように、ウエハ１のデバイス面１ａ側に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域１１（シリコン単結晶中の比較的浅い溝に酸化シリコン等の絶縁膜を埋め込んで、化学機械研摩等により平坦化した素子分離構造）、ＤＴＩ（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域１２（シリコン単結晶中の比較的深い溝に、ポリシリコン、酸化シリコン等を埋め込んで、平坦化した素子分離構造）、および、ｎ＋埋め込みコレクタ領域９と接続を取るためのコレクタ・プラグ１４（シリコン単結晶中に埋め込まれたｎ＋ポリシリコン・プラグ等）を形成する。
次に、図９に示すように、ウエハ１のデバイス面１ａのほぼ全面に、フィールド上ＴＥＯＳシリコン酸化膜１５（たとえば、厚さ５０ｎｍ程度）をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により成膜する。続いて、フィールド上ＴＥＯＳシリコン酸化膜１５上にレジスト膜を塗布して、それをリソグラフィによりパターニングすることにより、コレクタ領域１３部分に開口を有する対エッチング・マスク（レジスト膜パターン）を形成する。このレジスト膜パターンをマスクとして、たとえば、ウエット・エッチングにより、コレクタ領域１３部分の上面のＴＥＯＳシリコン酸化膜１５を除去する。
次に、ウエハ１のデバイス面１ａのほぼ全面に、ベース領域となるＳｉＧｅエピタキシャル領域またはＳｉＧｅ等複合膜１０をエピタキシャル成長により形成する。なお、エピタキシャル成長といっても、全面に単結晶ＳｉＧｅが形成されるわけではなく、ｎ−シリコン・エピタキシャル層１ｎの直上は、単結晶ＳｉＧｅとなるが、それ以外の部分は多結晶状態（アモルファス状態を含む）である。また、単結晶ＳｉＧｅといっても、図６に説明したように、上部にはキャップＳｉ層１０ｃがあるので、単純な単結晶ＳｉＧｅというわけではない。ベース領域となるべき部分をエピタキシャル成長で形成するのは、図６に示すような急峻な濃度勾配を実現できるので、他の方法に比べてベース領域を薄くできるからである。
次に、図１０に示すように、ウエハ１のデバイス面１ａのＳｉＧｅ等膜１０のほぼ全面に、エミッタ電極下ＴＥＯＳシリコン酸化膜１６（たとえば、厚さ３５ｎｍ程度）をＣＶＤ等により成膜する。続いて、ＴＥＯＳシリコン酸化膜１６に、たとえば、厚さ２０ｎｍ程度窒化シリコン膜１８（酸化シリコン系膜との間で高いエッチング選択比を確保できる膜であれば、他の膜でもよい）をＣＶＤ等により成膜する。続いて、窒化シリコン膜１８にレジスト膜を塗布して、それをリソグラフィによりパターニングすることにより、対エッチング・マスク（レジスト膜パターン）を形成する。このレジスト膜パターンをマスクとして、たとえば、ドライ・エッチングにより、エミッタ不純物拡散領域上開口２０ｈを開口する。その後、不要になったレジスト膜パターンを除去する。
次に、図１１に示すように、窒化シリコン膜１８をマスクとして、ＴＥＯＳシリコン酸化膜１６をウエット・エッチングすることにより、エミッタ不純物拡散領域上開口２０ｈを延長して、ＳｉＧｅ等複合膜１０の上面を露出させる。
次に、図１２に示すように、ウエハ１のデバイス面１ａ側のほぼ全面に、エミッタ・ポリシリコン層１９（たとえば、厚さ１５０ｎｍ程度）をＣＶＤ等により成膜する。続いて、エミッタ・ポリシリコン層１９上のほぼ全面に、キャップＴＥＯＳシリコン酸化膜１７（たとえば、厚さ１５０ｎｍ程度）をＣＶＤ等により成膜する。
次に、図１３に示すように、まず、キャップＴＥＯＳシリコン酸化膜１７を加工するためのエミッタ電極構造パターニング用レジスト膜２２をリソグラフィによりパターニングする。このレジスト膜パターン22をマスクとして、キャップＴＥＯＳシリコン酸化膜１７をドライ・エッチングし、ハードマスク１７を形成する。その後、不要になったレジスト膜２２を除去する。
次に、図１４に示すように、このハードマスク１７を用いて、エミッタ・ポリシリコン層１９、窒化シリコン膜１８、およびエミッタ電極下ＴＥＯＳシリコン酸化膜１６を順次、ドライ・エッチングにより、パターニングすることにより、エミッタ電極構造２１を形成する。通常ここで、後のイオン打ち込み用のスルー酸化膜（たとえば、６ｎｍ程度のＴＥＯＳ酸化シリコン膜）を形成する。
次に、図１５および図１６に示すように、ＳｉＧｅ−ＨＢＴ領域５（図１）のコレクタ・プラグ部１４、ＣＭＯＳ集積回路領域６（図１）等をイオン注入用レジスト膜２３でカバーした状態で、エミッタ電極構造２１と自己整合的に、ボロン等のＰ型不純物をイオン打ち込み（たとえば、イオン種ＢＦ２＋、打ち込みエネルギ４ｋｅＶ，打ち込み濃度１ｘ１０１５/ｃｍ２程度）により、外部ベース領域１０ｅに導入する。その後、イオン打ち込みの後処理としてのアニール（たとえば、窒素雰囲気中で摂氏８７０度、３０秒程度）を実行すると、高濃度ベース領域１０ｈが形成される。このアニールで、エミッタ・ポリシリコン層１９中のＮ型不純物がＳｉＧｅ等複合膜に拡散して、エミッタ不純物拡散領域２０が形成される。
ここで、ボロン等のＰ型不純物のイオン打ち込みは、図１６に示すように、ウエハ１のデバイス面１ａへの入射角が傾斜した等価な４つの角度（たとえば、４５度程度、好適な範囲としては２５から６５度程度）で４回（一般に複数回）に分けて実施することが特に好適である。もちろん、ほぼ垂直入射、たとえば、０から２５度未満程度の範囲内（すなわち、「垂直イオン打ち込み」という）でもよいが、傾斜打ち込み（すなわち、「傾斜イオン打ち込み」という）をすると、真性ベース領域１０ｉ近傍の外部ベース領域１０ｅのベース抵抗の低減に有効である。このイオン打ち込みは、比較的低加速エネルギで打ち込むため、スルー酸化膜は、できるだけ薄い方がよい。この例では、６ｎｍ程度の厚さのシリコン酸化膜を介してイオン打ち込みを実行した。なお、ここでは、傾斜イオン打ち込みとして、４方向から打ち込む例を示したが、デバイスの平面的配置が限定されている場合には、傾斜イオン打ち込みは、２方向でもよい。また、垂直イオン打ち込みと傾斜イオン打ち込みの両方を用いてもよい。
次に、図１７に示すように、ウエハ１のデバイス面１ａ上に、外部ベース・パターニング用レジスト膜２４をリソグラフィによりパターニングする。
次に、図１８に示すように、外部ベース・パターニング用レジスト膜２４をマスクとして、ドライ・エッチングにより、ＳｉＧｅ等複合膜１０を加工する。その後、不要になったレジスト膜２４を除去する。
次に、図１９に示すように、ウエハ１のデバイス面１ａ側に対して、ウエット・エッチング処理を施すことにより、ＳｉＧｅ等複合膜１０で覆われていない部分のフィールド上ＴＥＯＳシリコン酸化膜１５および、エミッタ・ポリシリコン層１９の上下のエミッタ電極下ＴＥＯＳシリコン酸化膜１６ならびにキャップＴＥＯＳシリコン酸化膜１７を除去することにより、オーバハング部２５を形成する。このとき、ＣＭＯＳ集積回路領域６（図１）についても、シリサイド化する部分の酸化シリコン膜等を除去する。
次に、図２０に示すように、ウエハ１のデバイス面１ａ、すなわち、コレクタ・プラグ部１４の表面と、オーバハング部２５を除く、エミッタ・ポリシリコン層１９およびＳｉＧｅ等複合膜１０の上面並びに側面をシリサイド化し、ポリシリコン上シリサイド層２６ａ、ＳｉＧｅ等複合膜上シリサイド層２６ｂ、Ｓｉ上シリサイド層２６ｃ等のシリサイド膜を形成する。図１９および図２０に示すように、コバルト膜をスパッタリング等により、成膜する際に、オーバハング部２５の段差があるので、ＳｉＧｅ等複合膜１０の露出部のうち、エミッタ電極構造２１の陰になる部分には、コバルト膜が形成されないので、その部分には、コバルト・シリサイドも形成されない。また、同様の理由で、エミッタ電極構造２１の外壁を伝ってコバルト・シリサイド膜が形成されることもない。従って、コバルト・シリサイドによる不所望なベース・エミッタ間のショートの問題が回避される。更に、オーバハング部２５の段差があるので、エミッタ電極構造２１を低くしても、ショートの問題が発生しないので、エミッタ電極構造２１の周辺における段差の問題を緩和することができる。
このとき、ＣＭＯＳ集積回路領域６（図１）についても、シリサイド膜を形成する。ここで、シリサイドとしては、コバルト・シリサイドを例示することができるが、ニッケル・シリサイド等のニッケル系シリサイド、チタン・シリサイド等でもよい。
次に、図２１および図２２に示すように、ウエハ１のデバイス面１ａ側のほぼ全面に、層間絶縁膜２７をＣＶＤ等により形成する。その後、層間絶縁膜２７に対して、ＣＭＰ等による平坦化を実施する。この平坦化の際に、ＳｉＧｅ−ＨＢＴ領域５（図１）とＣＭＯＳ集積回路領域６（図１）との間の段差も、同時に平坦化される。続いて、リソグラフィにより、コンタクト・ホール２８等を開口する。
次に、図２３および図２４に示すように、そのコンタクト・ホール２８等の内面および層間絶縁膜２７の上面に、たとえば、チタン、窒化チタン等からなるバリアメタルを形成し、その後、コンタクト・ホール２８をＣＶＤ等により、タングステン等で埋め込み、メタルＣＭＰ等により、コンタクト・ホール２８外のバリアメタルやタングステン等を除去することで、タングステン・プラグ３８を形成する。
その後、単層又は多層の配線３９（たとえば、アルミニウム系配線）を形成すると、図３および図４に示すようなデバイス構造となる。
３．本願の一実施の形態の半導体装置に関する考察（主に図２５）
図２５は図１５または図１６に示すイオン打ち込みを浅くした場合（本願の一実施の形態）とコレクタ領域に達する程度の深くした場合（比較例）における最大遮断周波数ｆＴおよび最大発振周波数ｆｍａｘのコレクタ電流依存性をデータ・プロット図である。
図２５からわかるように、高濃度ベース領域１０ｈ（図１６）を形成する際のイオン注入条件によって、最大遮断周波数ｆＴおよび最大発振周波数ｆｍａｘの特性（両高周波特性）が異なっている。すなわち、比較的高濃度で低エネルギ（本実施の形態の一例、たとえば、イオン種ＢＦ２＋、打ち込みエネルギ４ｋｅＶ，打ち込み濃度１ｘ１０１５/ｃｍ２程度）の場合と、比較的低濃度で高エネルギ（比較例、たとえば、イオン種ＢＦ２＋、打ち込みエネルギ２０ｋｅＶ，打ち込み濃度５ｘ１０１４/ｃｍ２程度）の場合とでは、比較的高濃度で低エネルギの場合の方が、両高周波特性がより良好な値を示している。これは、比較的低濃度で高エネルギの場合は、ボロン不純物がコレクタ領域１３に達して、そこでＰＮ接合を作ることで、不所望なベース・コレクタ間容量を増加させるためと考えられる。一方、比較的高濃度で低エネルギの場合は、打ち込まれたボロン不純物がコレクタ領域１３内でＰＮ接合を形成しない（これを言い換えると、高濃度ベース領域１０ｈは、コレクタ領域13に達していない）ので、不所望なベース・コレクタ間容量の増加を惹起しない。また、打ち込まれたボロン不純物がより多く、ベース抵抗の低減に寄与するので、高周波特性の改善が期待できる。
以上のことは、イオンの飛程Ｒｐとその標準偏差σの計算によっても確認される。すなわち、本実施の形態の一例の打ち込み条件では、飛程Ｒｐは１３．６ｎｍであり、その標準偏差σは９ｎｍである。従って、Ｒｐ＋３σすなわち、統計的な最大飛程は、４０．６ｎｍとなり、ＳｉＧｅ等複合膜１０の厚さ５４．５ｎｍよりも小さい。一方、比較例の打ち込み条件では、飛程Ｒｐは６５．１ｎｍであり、その標準偏差σは２９．１ｎｍであり、統計的な最大飛程は、１５２．４ｎｍとなり、ＳｉＧｅ等複合膜１０の厚さ５４．５ｎｍよりも大きい。従って、本実施の形態の一例の打ち込み条件では、統計的には、打ち込み不純物は、ＳｉＧｅ等複合膜１０内に留まっているといえる。一方、比較例の打ち込み条件では、統計的には、打ち込み不純物は、ＳｉＧｅ等複合膜１０の下端を越えて、コレクタ領域１３（図１６）に達しているといえる。
なお、先に図１６に関して説明したように、前記ボロン打ち込みをたとえば、4回に分けて、ウエハを回転軸の周りに９０度ずつ回転させた状態で、傾斜打ち込みすることで、高濃度ベース領域１０ｈが、より真性ベース領域１０ｉに近いところまで形成されるので、ベース抵抗の低減に特に有効である。
４．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、前記実施の形態においては、ＣＭＯＳ集積回路と同一のチップ上に形成されたＳｉＧｅ系ＨＢＴ素子について、具体的に説明したが、本発明はそれに限定されるものではなく、単体デバイスとしてのＳｉＧｅ系ＨＢＴ素子やＣＭＯＳ集積回路以外の素子または集積回路とともに同一のチップ上に形成されたものにも適用できることは言うまでもない。
１ ウエハ
１ａ ウエハ又はチップの表面（デバイス面）
１ｂ ウエハ又はチップの裏面
１ｎ ｎ−シリコン・エピタキシャル層
１ｐ ｐ−シリコン・エピタキシャル層
１ｓ P＋シリコン単結晶ウエハ（またはチップのP＋シリコン単結晶基板部分）
２ 半導体チップ
２ｓ 半導体チップの半導体基板部分
３ ガード・リング
４ ボンディング・パッド
５ ＳｉＧｅ−ＨＢＴ領域
６ ＣＭＯＳ集積回路領域
７ インダクタ領域
８ ＭＩＭキャパシタ領域
９ ｎ＋埋め込みコレクタ領域
１０ ＳｉＧｅエピタキシャル領域またはＳｉＧｅ等複合膜（ベース領域）
１０ｂ ボロン・ドープＳｉＧｅ層
１０ｃ キャップＳｉ層
１０ｅ 外部ベース領域
１０ｈ 高濃度ベース領域
１０ｉ 真性ベース領域
１０ｎ ノンドープＳｉＧｅ層
１１ ＳＴＩ領域（または、その端部）
１２ ＤＴＩ領域
１３ コレクタ領域
１４ コレクタ・プラグ部
１５ フィールド上ＴＥＯＳシリコン酸化膜
１６ エミッタ電極下ＴＥＯＳシリコン酸化膜
１７ キャップＴＥＯＳシリコン酸化膜
１８ 窒化シリコン膜
１９ エミッタ・ポリシリコン層
１９ｃ エミッタ・ポリシリコン層中央部
１９ｐ エミッタ・ポリシリコン層周辺部
２０ エミッタ不純物拡散領域
２０ｈ エミッタ不純物拡散領域上開口
２１ エミッタ電極構造
２２ エミッタ電極構造パターニング用レジスト膜
２３ イオン注入用レジスト膜
２４ 外部ベース・パターニング用レジスト膜
２５ オーバハング部
２６ａ ポリシリコン上シリサイド層
２６ｂ ＳｉＧｅ等複合膜上シリサイド層
２６ｃ Ｓｉ上シリサイド層
２７ 層間絶縁膜
２８ コンタクト・ホール
２９ｎ Ｎ型ウエル領域
２９ｐ Ｐ型ウエル領域
３１ ゲート絶縁膜
３２ サイド・ウォール・スペーサ
３３ｎ Ｎ型ソース・ドレイン領域
３３ｐ Ｐ型ソース・ドレイン領域
３４ｎ Ｎチャネル型ＭＩＳＦＥＴ
３４ｐ Ｐチャネル型ＭＩＳＦＥＴ
３５ コレクタ・コンタクト領域
３６ ベース・コンタクト領域
３７ エミッタ・コンタクト領域
３８ タングステン・プラグ
３９ アルミニウム系配線層
４９ ゲート・ポリシリコン電極
Ｒ１ エミッタ構造周辺領域
Ｒ２ ベース要部周辺断面領域

Claims (14)

  1. 以下を含む半導体装置：
    （ａ）シリコン・ゲルマニウム系のヘテロ・ジャンクション・バイポーラ・トランジスタのコレクタ領域として作用する第１導電型のシリコン単結晶領域；
    （ｂ）前記シリコン単結晶領域上に設けられ、上層のシリコン系エピタキシャル層および下層のシリコン・ゲルマニウム系エピタキシャル層を有し、主に前記ヘテロ・ジャンクション・バイポーラ・トランジスタのベース領域として作用する複合膜；
    （ｃ）前記複合膜の上面領域に設けられ、前記ヘテロ・ジャンクション・バイポーラ・トランジスタのエミッタ領域として作用するエミッタ不純物拡散領域；
    （ｄ）前記ベース領域内の外部ベース領域に、イオン打ち込みにより形成され、前記ベース領域の他の部分よりも高濃度であり、前記第１導電型と反対導電型の高濃度ベース領域、
    ここで、前記高濃度ベース領域は前記コレクタ領域に到達していない。
  2. 前記１項の半導体装置において、前記高濃度ベース領域は前記コレクタ領域内にＰＮ接合を形成していない。
  3. 前記２項の半導体装置において、前記イオン打ち込みは、傾斜イオン打ち込みによって実行されたものである。
  4. 前記３項の半導体装置において、更に、以下を含む：
    （ｅ）前記エミッタ不純物拡散領域上で、前記複合膜の上面に接して、オーバハング形状に周辺に拡大するエミッタ・ポリシリコン層；
    （ｆ）前記複合膜および前記エミッタ・ポリシリコン層の表面に形成されたシリサイド層；
    （ｇ）前記エミッタ・ポリシリコン層の周辺を一体的に充填するように形成された層間絶縁膜。
  5. 前記３項の半導体装置において、更に、以下を含む：
    （ｈ）前記シリコン単結晶領域と同層の他のシリコン単結晶領域に設けられたＣＭＯＳ集積回路領域。
  6. 以下を含む半導体装置：
    （ａ）シリコン・ゲルマニウム系のヘテロ・ジャンクション・バイポーラ・トランジスタのコレクタ領域として作用する第１導電型のシリコン単結晶領域；
    （ｂ）前記シリコン単結晶領域上に設けられ、上層のシリコン系エピタキシャル層および下層のシリコン・ゲルマニウム系エピタキシャル層を有し、主に前記ヘテロ・ジャンクション・バイポーラ・トランジスタのベース領域として作用する複合膜；
    （ｃ）前記複合膜の上面領域に設けられ、前記ヘテロ・ジャンクション・バイポーラ・トランジスタのエミッタ領域として作用するエミッタ不純物拡散領域；
    （ｄ）前記ベース領域内の外部ベース領域に、イオン打ち込みにより形成され、前記ベース領域の他の部分よりも高濃度であり、前記第１導電型と反対導電型の高濃度ベース領域；
    （ｅ）前記エミッタ不純物拡散領域上で、前記複合膜の上面に接して上方に延び、オーバハング形状に周辺に拡大するエミッタ・ポリシリコン層；
    （ｆ）前記複合膜および前記エミッタ・ポリシリコン層の表面に形成されたシリサイド層；
    （ｇ）前記エミッタ・ポリシリコン層の周辺を一体的に充填するように形成された層間絶縁膜。
  7. 前記６項の半導体装置において、前記高濃度ベース領域は前記コレクタ領域に到達していない。
  8. 前記７項の半導体装置において、前記高濃度ベース領域は前記コレクタ領域内にＰＮ接合を形成していない。
  9. 前記８項の半導体装置において、前記イオン打ち込みは、傾斜イオン打ち込みによって実行されたものである。
  10. 前記８項の半導体装置において、更に、以下を含む：
    （ｈ）前記シリコン単結晶領域と同層の他のシリコン単結晶領域に設けられたＣＭＯＳ集積回路領域。
  11. 以下の工程を含む半導体装置の製造方法：
    （ａ）シリコン・ゲルマニウム系のヘテロ・ジャンクション・バイポーラ・トランジスタのコレクタ領域となるべき第１導電型のシリコン単結晶領域を準備する工程；
    （ｂ）前記シリコン単結晶領域上に、前記ヘテロ・ジャンクション・バイポーラ・トランジスタのベース領域となるべき下層のシリコン・ゲルマニウム系エピタキシャル層、および上層のシリコン系エピタキシャル層を含む複合膜を形成する工程；
    （ｃ）前記複合膜上にエミッタ電極構造を形成する工程；
    （ｄ）前記エミッタ電極構造を自己整合マスクとして、前記ベース領域の内の外部ベース領域に、イオン打ち込みにより、前記ベース領域の他の部分よりも高濃度であり、前記第１導電型と反対導電型の高濃度ベース領域を形成する工程；
    （ｅ）前記エミッタ電極構造の周辺のシリコン酸化膜を除去することによって、前記エミッタ電極構造周辺にオーバハング部を形成する工程；
    （ｆ）前記エミッタ電極構造周辺に前記オーバハング部が形成された状態で、前記エミッタ電極構造および前記複合膜の上面にシリサイド膜を形成する工程。
  12. 前記１１項の半導体装置の製造方法において、前記半導体装置の完成時点において、前記高濃度ベース領域は前記コレクタ領域に到達していない。
  13. 前記１２項の半導体装置の製造方法において、前記半導体装置の完成時点において、前記高濃度ベース領域は前記コレクタ領域内にＰＮ接合を形成していない。
  14. 前記１３項の半導体装置の製造方法において、前記工程（ｄ）における前記イオン打ち込みは、傾斜イオン打ち込みによって実行されたものである。
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