JP2011078207A

JP2011078207A - 昇圧回路

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Publication number: JP2011078207A
Application number: JP2009226853A
Authority: JP
Inventors: Hiroshi Hashimoto; 弘橋本
Original assignee: Toppan Printing Co Ltd
Current assignee: Toppan Inc
Priority date: 2009-09-30
Filing date: 2009-09-30
Publication date: 2011-04-14

Abstract

【課題】ノイズや電磁放射を低減し、電源回路の電圧降下を低減した昇圧回路を得る。
【解決手段】単位昇圧回路を複数段連結して成る昇圧回路であって、前記単位昇圧回路が、コンデンサと、前記コンデンサの一端に電圧を出力する昇圧制御スイッチ回路と、前記コンデンサの他端にソース端子を接続した並列トランジスタ群と、前記昇圧制御スイッチ回路のタイミングを制御する制御回路と、前記制御回路の制御パラメータを指令するレジスタ回路を有し、前記並列トランジスタ群が複数の電界効果トランジスタ（ＦＥＴと称する）のドレイン端子同士を共通に接続した端子を前記単位昇圧回路の入力端子とし、前記複数のＦＥＴのソース端子同士を共通に接続した端子を前記単位昇圧回路の出力端子とし、前記複数のＦＥＴの各ゲート端子に前記制御回路の制御信号線を接続して前記各ＦＥＴ毎のゲートの開閉を制御する昇圧回路を構成する。
【選択図】図１

Description

本発明は、基準となる電源電圧を昇圧する昇圧回路、および半導体集積回路の内部電源回路における昇圧回路に関するものである。

半導体集積回路装置、特にフラッシュメモリなどの半導体記憶装置は、データの書き込み、消去および読み出し動作のために、電源電圧よりも高い電位を必要とする。しかし、最近は単一電源、例えばＶｃｃだけでプログラムや消去が行えることがユーザから要求されている。このような仕様の装置では、チャージポンプ回路により電源電圧（基準電圧）を昇圧して供給する昇圧回路を構成して半導体集積回路装置の回路が必要とする高電位を実現させて、単一電源で動作する半導体集積回路を実現するのが一般的である。

図５は、従来のチャージポンプ回路の構成を示す回路図である。この図において、符号ＩＮは波高値Ｖｃｃでデューティ５０％の周期パルスが供給される入力端子、２０２は電源電圧Ｖｃｃが加えられる端子、２０３〜２０７はダイオード、２１１〜２１４はコンデンサ、２２０はインバータ、２３０は出力端子ＯＵＴである。

このような構成において、入力端子ＩＮが電圧０（接地電位）の時はダイオード２０３を介してコンデンサ２１１が電圧Ｖｃｃに充電される。次に、入力端子ＩＮが電圧Ｖｃｃになると、コンデンサ２１１の一端（ダイオード２０４のアノード側）が２Ｖｃｃとなり、また、インバータ２２０の出力が電圧０となる。これにより、コンデンサ２１２が電圧２Ｖｃｃに充電される。次に、入力端子ＩＮが再び電圧０、インバータ２２０の出力が電圧Ｖｃｃになると、コンデンサ２１２の一端が電圧３Ｖｃｃとなり、コンデンサ２１３がこの電圧３Ｖｃｃに充電される。次に、入力端子ＩＮが電圧Ｖｃｃ、インバータ２２０の出力が電圧０になると、コンデンサ２１３の一端が電圧４Ｖｃｃとなり、コンデンサ２１４がこの電圧４Ｖｃｃに充電される。次に、入力端子ＩＮが電圧０、インバータ２２０の出力が電圧Ｖｃｃになると、コンデンサ２１４の一端が電圧５Ｖｃｃとなる。この電圧５Ｖｃｃがダイオード２０７を介して出力端子２３０へ出力される。なお、この出力電圧は、正確にはダイオード２０３〜２０７の順降下電圧を引いた電圧となる。

しかし、従来の技術では、ダイオードに流れる電流が急速に立ち上がるため、昇圧回路に流れる電流に高周波成分が発生し、その高周波成分がノイズを発生し、電磁放射ノイズも発生する問題があった。この問題を解決するために、特許文献１では、昇圧回路の出力端子に直列に出力電流センス抵抗を設置して、出力電流を検出して昇圧基準電圧を生成しているレギュレータの出力電流を制限することでノイズの発生を防止していた。

また、特許文献２では、昇圧回路のコンデンサへの充電・放電に定電流を用いて大電流を制限することでノイズの発生を防止していた。

特開２００５−０３３８６５号公報特開２００５−１５１７７７号公報

しかし、特許文献１では、出力電流を検出するために出力端子に直列に挿入した出力電
流センス抵抗により出力端子に電圧降下が発生する問題があり、消費電力も増加する問題があった。また、ダイオードに流す電流が昇圧回路を構成する各単位昇圧回路のダイオードに一斉に流れる際に、その電流による電圧降下により昇圧回路を駆動する電源電圧を低下させてしまう問題もあった。

特許文献２では、昇圧回路のコンデンサへの充電・放電を定電流回路にて、定電流とした場合、単位昇圧回路の出力端子側のコンデンサに充電される電圧は、入力端子側の電圧より低下してしまう問題があった。

そのため、本発明は、この問題を解決し、昇圧回路が発生するノイズや電磁放射を低減し、また、昇圧回路を駆動する電源回路の電圧降下を低減することを目的とする。

本発明は、上記の課題を解決するために、単位昇圧回路を複数段連結して成る昇圧回路であって、前記単位昇圧回路が、コンデンサと、前記コンデンサの一端に電圧を出力する昇圧制御スイッチ回路と、前記コンデンサの他端にソース端子を接続した並列トランジスタ群と、前記昇圧制御スイッチ回路のタイミングを制御する制御回路と、前記制御回路の制御パラメータを指令するレジスタ回路を有し、前記並列トランジスタ群が複数の電界効果トランジスタ（ＦＥＴと称する）のドレイン端子同士を共通に接続した端子を前記単位昇圧回路の入力端子とし、前記複数のＦＥＴのソース端子同士を共通に接続した端子を前記単位昇圧回路の出力端子とし、前記複数のＦＥＴの各ゲート端子に前記制御回路の制御信号線を接続して前記各ＦＥＴ毎のゲートの開閉を制御することを特徴とする昇圧回路である。

また、本発明は、上記の昇圧回路において、上記レジスタ回路のデータが、上記制御回路の制御信号線がゲート端子に接続する上記複数のＦＥＴ毎に、上記各ゲート端子のゲートを開くタイミングのパラメータを記憶し、上記制御回路が、上記制御信号線が出力するパルス信号の遅延時間を可変にして制御することを特徴とする昇圧回路である。

本発明は、単位昇圧回路を、制御回路で制御された昇圧制御スイッチ回路と、制御回路で導通を制御された並列トランジスタ群とコンデンサで構成し、並列トランジスタ群の各ＦＥＴのゲートを開放する時間をずらすことで、並列トランジスタ群に流れる電流が急速に立ち上がることを防止することができる効果がある。それにより、昇圧回路に流れる電流の高周波成分を低減し、昇圧回路の発生するノイズや昇圧回路が発生する電磁放射ノイズを低減できる効果がある。また、昇圧回路を駆動する電源から供給する電流を平準化できる効果がある。それによって、電源電圧の低下を防止できる効果がある。

本発明の昇圧回路の構成例を示すブロック図である。本発明における単位昇圧回路の回路図である。本発明の昇圧回路の動作のタイミングチャートである。本発明の昇圧回路の動作結果を示すグラフである。従来の昇圧回路の構成例を示す回路図である。

以下、図面を参照し、この発明の実施の形態について説明する。
＜第１の実施形態＞
図１はこの発明の第１の実施形態によるチャージポンプ回路の構成を示す回路図である。この回路で、符号１０３、１０４は各々昇圧制御スイッチ回路であり、符号１０６、１０７は各々、一端が昇圧制御スイッチ回路１０３、１０４の各出力端に接続されたコンデンサ、１０８は昇圧回路出力に接続されたコンデンサ、１０９は昇圧の基準電圧となる電源電圧Ｖｃｃなどが接続される端子である。１１０〜１１２は各々、Ｐチャネル電界効果トランジスタ（ＦＥＴ）の群を並列に接続して構成される並列トランジスタ群である。すなわち、複数（ｎ個）のＦＥＴのドレイン同士を共通に接続し、ソース同士を共通に接続して成り、各ＦＥＴのゲート端子は、各々、制御回路１０２の制御信号線を接続して制御する。そして、各ＦＥＴの接続する制御回路１０２の動作は、レジスタ回路１０１が制御回路が接続する制御信号線の信号の“Ｈ”（ハイレベル）あるいは“Ｌ”（ローレベル）を指定することで制御する。また、レジスタ回路１０１は、各ＦＥＴのゲートを開くタイミングを制御するパラメータも記憶する。

並列トランジスタ群１１０のＦＥＴのドレインは電源端子１０９に接続され、並列トランジスタ群１１０のＦＥＴのソースと並列トランジスタ群１１１のＦＥＴのドレインが共通接続されると共に、コンデンサ１０６の他端に接続されている。並列トランジスタ群１１１のＦＥＴのソースと並列トランジスタ群１１２のＦＥＴのドレインが共通接続されると共に、コンデンサ１０７の他端に接続されている。そして、並列トランジスタ群１１２のＦＥＴのソースが出力端子１１５とコンデンサ１０８に接続されている。ここで、並列トランジスタ群１１０〜１１２の個々の回路を構成する複数のＦＥＴは、レジスタ回路１０１に指令されて動作する制御回路１０２の各制御信号線をゲート端子に接続ることでスイッチとして使用されている。

そして、昇圧制御スイッチ回路１０３と並列トランジスタ群１１０とコンデンサ１０６が第１の単位昇圧回路を構成し、昇圧制御スイッチ回路１０４と並列トランジスタ群１１１とコンデンサ１０７が第２の単位昇圧回路を構成し、並列トランジスタ群１１２とコンデンサ１０８が最終の出力回路を構成する。それぞれの単位昇圧回路は同じ回路構成にする。

図１において、レジスタ回路１０１に指令されて動作する制御回路１０２は、並列トランジスタ群１１０、１１１、１１２のＦＥＴのゲートに接続してＦＥＴを制御する各ｎ本の制御信号線１２１、１２２、１２３を有する。また、制御回路１０２は、昇圧制御スイッチ回路１０３、１０４のＦＥＴのゲートに接続してＦＥＴを制御する各２本の制御信号線１３１、１３２を有する。制御回路１０２は、昇圧制御スイッチ回路１０３の入力端子に制御信号線１３１を接続し、波高値Ｖｃｃ（電源電圧）の矩形状周期パルスを入力する。制御回路１０２は、昇圧制御スイッチ回路１０４の入力端子に制御信号線１３２を接続し、制御信号線１３２には、制御信号線１３１の信号を反転した信号を入力させる。

（単位昇圧回路）
図２は、図１の回路を構成する単位昇圧回路を、第１の昇圧回路の具体的構成で示す回路図である。すなわち、昇圧制御スイッチ回路１０３と並列トランジスタ群１１０とコンデンサ１０６が構成する単位昇圧回路の回路図を示す。第２の単位昇圧回路も同様の回路構成である。図２において、昇圧制御スイッチ回路１０３の電界効果トランジスタＦＥＴ１とＦＥＴ２それぞれのゲート端子に制御回路１０２から制御信号線１３１が接続され、波高値Ｖｃｃの矩形状の周期パルスの制御信号を入力して制御する。ＦＥＴ１はＰチャネルＦＥＴであり、ＦＥＴ２はＮチャネルＦＥＴである。これらのＦＥＴ１とＦＥＴ２のドレインが共通接続され昇圧制御スイッチ回路１０３の出力端子ＯＵＴ２に接続されている。また、ＦＥＴ２のソースが接地され、ＦＥＴ１のソースが電源電圧Ｖｃｃに接続されている。この構成により、ＦＥＴ１とＦＥＴ２によってインバータが構成されている。この昇圧制御スイッチ回路１０３の出力端子ＯＵＴ２をコンデンサ１０６の一端に接続し、コンデンサ１０６の他端を並列トランジスタ群１１０の共通ソース端子から成る単位昇圧回路の出力端子ＯＵＴ１に接続する。

（並列トランジスタ群）
並列トランジスタ群１１０は、複数（ｎ個）のＰチャネルの電界効果トランジスタ（ＦＥＴ）のＦＥＴ３、ＦＥＴ４、ＦＥＴ５、その他のＦＥＴで構成され、これらのＦＥＴが並列に、ＦＥＴのドレイン端子同士を共通に接続した共通ドレイン端子を単位昇圧回路の入力端子ＩＮ１とし、ＦＥＴのソース端子同士を共通に接続した共通ソース端子を単位昇圧回路の出力端子ＯＵＴ１とする。複数（ｎ個）の各電界効果トランジスタ（ＦＥＴ）のゲート端子は、それぞれ、制御回路１０２の制御信号線１２１に接続する。

制御信号線１２１は、これらｎ個のＦＥＴに対応したｎ本の制御配線から構成される。また、制御回路１０２は、並列トランジスタ群１１０にゲート端子に接続する制御信号線１２１には、ハイレベル“Ｈ”が２Ｖｃｃの信号を出力する。２Ｖｃｃの信号は、ＯＵＴ１を高電圧側の電源としたレベルシフタにより発生させる。

（レジスタ回路）
また、レジスタ回路１０１は、制御回路１０２の各ｎ本の制御信号線１２１、１２２、１２３それぞれに対応するデータ領域を有し、レジスタ回路１０１のそのデータ領域に記憶した値によって制御回路１０２が各ｎ本の制御信号線１２１、１２２、１２３に出力する信号の電圧の“Ｈ”（ハイレベル）と“Ｌ”（ロウレベル）を、それらがゲート端子に接続するＦＥＴ毎に指定し、それらのＦＥＴのゲートの開閉を制御する。また、レジスタ回路１０１は、制御回路１０２に、制御信号線１２１、１２２、１２３に出力するパルス信号のパルスが“Ｌ”（ロウレベル）になる立ち下がりのタイミングを指令する、すなわち、各ＦＥＴのゲートを開くタイミングのパラメータを記憶する。

次に、図２から図４を用いて単位昇圧回路の動作を説明する。
（第１の単位昇圧回路の制御信号線１３１に加える制御信号がＨの場合）
先ず、制御信号線１３１からＦＥＴ１とＦＥＴ２のゲートに加える信号として、ＦＥＴ１のゲートにもＦＥＴ２のゲートにも、ともに電圧がＶｃｃの”Ｈ”（ハイレベル＝Ｖｃｃ）の信号を加えると、ＦＥＴ２がオンになり、ＦＥＴ１がオフになる。それにより、昇圧制御スイッチ回路１０３の出力端子ＯＵＴ２が接地電位になり、その出力端子ＯＵＴに接続するコンデンサ１０６の一端の電位を０Ｖにする。

（並列トランジスタ群内の各ＦＥＴのゲートを開くタイミングの制御）
また、この際には、並列トランジスタ群１１０のゲートを開くために、制御信号線１２１に出力する信号の電位を０ボルトにすることで並列トランジスタ群１１０のゲートに加える信号を”Ｌ”（ロウレベル）にする。これにより、並列トランジスタ群１１０のゲートが開かれ、並列トランジスタ群１１０の共通ドレインが接続する単位昇圧回路の入力端子ＩＮ１の電圧Ｖｃｃが共通ソースにあらわれる。すなわち、Ｖｃｃの電圧が並列トランジスタ群１１０の共通ソース端子から成る単位昇圧回路の出力端子ＯＵＴ１にあらわれ、単位昇圧回路の出力端子ＯＵＴ１に接続するコンデンサ１０６に、その電圧を与える電荷が充電される。コンデンサ１０６の片方の端子の電位が０Ｖであるので、コンデンサ１０６の端子間の電圧はＶｃｃになる。

ここで、レジスタ回路１０１が、制御回路１０２に、各ＦＥＴのゲートを開くタイミングのパラメータ、すなわち、制御信号線１２１に出力するパルス信号のパルスが“Ｌ”（ロウレベル）になる立ち下がりのタイミングを指令する。例えば、制御回路１０２からの信号を遅延回路を介してＦＥＴのゲート端子に接続する制御信号線１２１に出力させ、レジスタ回路１０１は、その遅延回路の遅延時間をレジスタ回路１０１のタイミン指令ビットの値により制御することで、制御信号線１２１が有するｎ本の制御線の各制御線に出力するパルス信号の遅延時間を可変にして制御する。

それにより、並列トランジスタ群１１０のｎ個の各ＦＥＴ３、４、５の各ゲート端子に加える信号を、各ＦＥＴ毎にタイミングをずらして、順次に各ＦＥＴのゲートを開くようにする。ｎが４の場合の各制御線のパルス信号のタイミングチャートを図３（ｃ）に示す。図３（ｃ）の(A)(B)(C)(D)は、並列トランジスタ群１１０のＦＥＴ３、４、５が４個のＦＥＴから成る場合に、各ＦＥＴのゲートに加える制御信号線１２１の各制御信号をあらわす。この例では、各制御信号を加えるＦＥＴを構成するトランジスタの大きさの比を、(A)：(B)：(C)：(D)に対して１：１：２：４にする。そして、各ＦＥＴを、図３（ｃ）のように時間差を与えて制御する。このように各ＦＥＴ３、４、５のゲートを開放する時間をずらすことで、並列トランジスタ群１１０に流れる電流が急速に立ち上がることを防止することができる。それにより、昇圧回路に流れる電流のピーク電流を分散することができ、その単位昇圧回路の並列トランジスタ群１１０の出力端子ＯＵＴ１に接続されたコンデンサに流れる電流は、図３（ｂ）のようになだらかに変化する。

次に、説明を簡単にするため、並列トランジスタ群１１１を省略した回路の場合に、制御信号線１２１に加える制御信号群を“Ｈ”（ハイレベル）にして、並列トランジスタ群１１０の各ＦＥＴのゲートが閉じている場合に、図３（ｄ）のように、昇圧回路の最終段の並列トランジスタ群１１２に加える制御信号線１２３の各制御信号を順次に“Ｌ”（ロウレベル）にして並列トランジスタ群１１２の各ＦＥＴのゲートを開く。このように、タイミングを設定することで、図３（ａ）のように、昇圧回路の出力端子ＯＵＴに出力する電圧のノイズが低減される。この実施例の昇圧回路の出力端子ＯＵＴに出力される電圧を従来の昇圧回路と比べて図４（ａ）に示す。従来回路と比べてノイズが低減される。また、この実施例の並列トランジスタ群１１０の出力端子ＯＵＴ１に出力される電圧を従来の昇圧回路と比べて図４（ｂ）に示す。このように、昇圧回路の発生するノイズを低減できた。また、ノイズ電流が減少することで、昇圧回路が発生する電磁放射ノイズも低減できる効果がある。

また、制御回路１０２は、１つの並列トランジスタ群内の各ＦＥＴ３、４、５でゲートを開くタイミングをずらすだけでなく、全並列トランジスタ群１１０、１１１、１２０の全てのＦＥＴのゲートを開くタイミングをずらすように、制御信号線１２１、１２２、１２３に加える制御信号のタイミングをずらすことも可能である。そうすることで、コンデンサの電荷移動により発生するノイズや電磁放射ノイズを低減できる効果がある。

制御回路１０２が、並列トランジスタ群１１０に接続するｎ本全ての制御信号線１２１を２Ｖｃｃの”Ｈ”（ハイレベル）にすることで、その制御信号線１２１がゲートに接続するＦＥＴがオフになるので、並列トランジスタ群１１０全体がオフになり、その出力端子が入力端子から切り離される。また、ｎ本の制御信号線１２１のうちの１つを接地電位の０Ｖの“Ｌ”（ロウレベル）にすることで、その制御信号線１２１がゲートに接続するＦＥＴがオンになり、そのＦＥＴの出力端子ＯＵＴ１が入力端子ＩＮ１に接続する。こうして、レジスタ回路１０１の各ビットのデータの値によって、制御信号線１２１が並列トタンジスタ群１１０のｎ個のＦＥＴのゲートの開閉を指令し、動作させるトランジスタの数を制御する。動作させるトランジスタの数を減らすと並列トタンジスタ群１１０の出力電流能力が低下するが、ノイズ特性は良くなる。このため、本実施形態の昇圧回路は、レジスタ回路１０１のデータで動作させるトランジスタの数を制御することで、装置の必要に応じて、電流能力とノイズ特性の最適化を図ることができる効果がある。

（第１の単位昇圧回路の制御信号線１３１に加える制御信号がＬで、第２の昇圧回路の制御信号線１３２に加える制御信号がＨの場合）
次に、ＦＥＴ１とＦＥＴ２のゲートに接続する制御信号線１３１に加える制御信号を、ＦＥＴ１とＦＥＴ２ともに０ボルト、”Ｌ”（ロウレベル＝接地電位）の信号を加える場
合は、ＦＥＴ２がオフになり、ＦＥＴ１がオンになり、昇圧制御スイッチ回路１０３の出力端子ＯＵＴ２に、Ｖｃｃ電圧が出力され、それに接続するコンデンサ１０６の一端の電圧をＶｃｃに上昇させる。また、この時点で、コンデンサ１０６には電圧Ｖｃｃが充電されていることから、コンデンサ１０６の他の端子の電位は２Ｖｃｃになり単位昇圧回路の出力端子ＯＵＴ１に出力される。

この単位昇圧回路の出力端子ＯＵＴ１が、次段の並列トランジスタ群１１１の単位昇圧回路の入力端子ＩＮ１に接続され、その電位を２Ｖｃｃにする。この際に、制御信号線１３２の電圧をＶｃｃにすることで制御信号を”Ｈ”（ハイレベル）にする場合は、次段の昇圧制御スイッチ回路１０４の出力端子の電位が、０Ｖになる。それにより、その出力端子に接続するコンデンサ１０７の一端を０Ｖにする。この時、並列トランジスタ群１１１の共通ドレインから成る単位昇圧回路の入力端子ＩＮ１の電圧は、前段の単位昇圧回路の出力端子の電圧の２Ｖｃｃである。

（第２の単位昇圧回路の制御信号線１２２に加える制御信号がＬの場合）
ここで、第２の単位昇圧回路の並列トランジスタ群１１１の制御信号線１２２に加える電圧を０ボルトにして制御信号を”Ｌ”（ロウレベル＝接地電位）に設定して並列トランジスタ群１１１のゲートを開けば、並列トランジスタ群１１１の入力端子の電圧２Ｖｃｃが並列トランジスタ群１１１の出力端子にあらわれ、その電圧が並列トランジスタ群１１１の出力端子に接続するコンデンサ１０７の他端に加えられ、コンデンサ１０７に電荷を充電させる。

（第２の単位昇圧回路の制御信号線１３２に加える制御信号をＬに切り替え、制御信号線１２２に加える制御信号をＨに切り替えた場合）
次に、昇圧制御スイッチ回路１０４のゲートに接続する制御信号線１３２の電圧を０に切り替えて”Ｌ”（ロウレベル）の制御信号を昇圧制御スイッチ回路１０４に加える場合は、昇圧制御スイッチ回路１０４の出力端子の電圧がＶｃｃになり、それに接続するコンデンサ１０７の一端の電圧をＶｃｃに上昇させる。その際に、制御回路１０２が、並列トランジスタ群１１１に接続する全ての制御信号線１２２を３Ｖｃｃの”Ｈ”（ハイレベル）にすると、その制御信号線１２２がゲートに接続するＦＥＴがオフになるので、並列トランジスタ群１１１がオフになり、その出力端子が入力端子から切り離される。また、この時点で、コンデンサ１０７には電圧２Ｖｃｃが充電されていることから、コンデンサ１０７の他の端子の電位は３Ｖｃｃになり、その電圧が並列トランジスタ群１１１の出力端子に出力される。

以下、この動作が繰り返される。このように、上記実施形態によれば、単位昇圧回路の昇圧制御スイッチ回路から出力される波高の振幅（Ｖｃｃ）の周期パルスにより、単位昇圧回路の入力端子の電位にその振幅の電圧を加えた電位を出力端子から出力する。これにより、直列に接続した単位昇圧回路の段数を経るに従い電位を昇圧して出力する昇圧回路が得られる。

特に、この昇圧回路では、制御回路１０２により、並列トランジスタ群１１０から１１２内の各ＦＥＴのゲートを開くタイミングを、制御信号線１２１から１２３に加える制御信号により制御する。それにより、図４のように、回路の発生するノイズを低減でき、また、電磁放射ノイズを低減することができる効果がある。

上述した例では、２相クロック方式を用いたが、その他にも４相クロック方式や６相クロック方式の昇圧回路にも適宜採用できる。

１、２、３、４、５・・・ＦＥＴ
１０１・・・レジスタ回路
１０２・・・制御回路
１０３、１０４・・・昇圧制御スイッチ回路
１０６、１０７、１０８、２１１、２１２、２１３、２１４・・・コンデンサ
１０９、２０２・・・電源端子
１１０〜１１２・・・並列トランジスタ群
１１５、２３０・・・出力端子
１２１〜１２３・・・制御信号線
１３１〜１３２・・・制御信号線
２２０・・・インバータ
２０３〜２０７・・・トランジスタ
ＩＮ・・・入力端子
ＩＮ１・・・単位昇圧回路の入力端子
ＯＵＴ・・・出力端子
ＯＵＴ１・・・単位昇圧回路の出力端子
ＯＵＴ２・・・出力端子

Claims

単位昇圧回路を複数段連結して成る昇圧回路であって、前記単位昇圧回路が、コンデンサと、前記コンデンサの一端に電圧を出力する昇圧制御スイッチ回路と、前記コンデンサの他端にソース端子を接続した並列トランジスタ群と、前記昇圧制御スイッチ回路のタイミングを制御する制御回路と、前記制御回路の制御パラメータを指令するレジスタ回路を有し、前記並列トランジスタ群が複数の電界効果トランジスタ（ＦＥＴと称する）のドレイン端子同士を共通に接続した端子を前記単位昇圧回路の入力端子とし、前記複数のＦＥＴのソース端子同士を共通に接続した端子を前記単位昇圧回路の出力端子とし、前記複数のＦＥＴの各ゲート端子に前記制御回路の制御信号線を接続して前記各ＦＥＴ毎のゲートの開閉を制御することを特徴とする昇圧回路。
請求項１記載の昇圧回路において、前記レジスタ回路のデータが、前記制御回路の制御信号線がゲート端子に接続する前記複数のＦＥＴ毎に、前記各ゲート端子のゲートを開くタイミングのパラメータを記憶し、前記制御回路が、前記制御信号線が出力するパルス信号の遅延時間を可変にして制御することを特徴とする昇圧回路。