JP2011077116A

JP2011077116A - Wiring structure and display device having the same

Info

Publication number: JP2011077116A
Application number: JP2009224445A
Authority: JP
Inventors: Akinori Tanaka; 哲憲田中; Yuki Yasuda; 有希安田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2009-09-29
Filing date: 2009-09-29
Publication date: 2011-04-14

Abstract

<P>PROBLEM TO BE SOLVED: To provide a wiring structure that improves adhesiveness of a copper wiring layer and suppress an increase in the resistance value of the copper wiring layer. <P>SOLUTION: In the wiring structure 10, an adhesive layer 12 made of titanium, a barrier layer 13 made of copper oxide, and the copper wiring layer 14 made of pure copper, are laminated in order on a glass substrate 11. The adhesive layer 12 securely bonds the copper wiring layer 14 to the glass substrate 11 to prevent the copper wiring layer 14 from peeling from the glass substrate 11. The barrier layer 13 prevents titanium atoms constituting the adhesive layer 12 from being diffused in the copper wiring layer 14 when the wiring structure 10 is heat-treated, so that the copper wiring layer 14 does not increase in the resistance value. Consequently, the copper wiring layer 14 can maintain a small value of specific resistance even after being heat-treated, so that a signal is prevented from being delayed. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、配線構造およびそれを備えた表示装置に関し、より詳しくは、銅配線層を含む配線構造およびそれを備えた表示装置に関する。 The present invention relates to a wiring structure and a display device including the wiring structure, and more particularly to a wiring structure including a copper wiring layer and a display device including the wiring structure.

従来、液晶表示装置の液晶パネルに形成されるゲート配線およびソース配線の配線材料として、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）等が用いられていた。しかし、液晶表示装置の大型化に伴い、ゲート配線やソース配線の長さが長くなり、これらの配線の抵抗値が大きくなった。このため、ゲート配線やソース配線を介して画素形成部に与えられる制御信号や映像信号が遅延するようになった。 Conventionally, aluminum (Al), molybdenum (Mo), or the like has been used as a wiring material for gate wiring and source wiring formed in a liquid crystal panel of a liquid crystal display device. However, with the increase in size of the liquid crystal display device, the lengths of the gate wiring and the source wiring are increased, and the resistance values of these wirings are increased. For this reason, control signals and video signals supplied to the pixel formation portion via the gate wiring and source wiring are delayed.

近年、配線材料としてアルミニウムよりも比抵抗が小さく、価格も安い銅（Ｃｕ）が用いられるようになってきた。これに伴い、液晶表示装置でも、制御信号や映像信号の遅延を防止するために、ガラス基板上に、銅または銅合金からなる銅配線層が形成されるようになってきた。しかし、銅配線層はガラス基板との接着力が弱いので、ガラス基板上に形成された銅配線層が液晶パネルの製造中に剥がれるという問題がある。 In recent years, copper (Cu) has been used as a wiring material, which has a smaller specific resistance than aluminum and is cheaper. Accordingly, even in liquid crystal display devices, a copper wiring layer made of copper or a copper alloy has been formed on a glass substrate in order to prevent delay of control signals and video signals. However, since the copper wiring layer has a weak adhesive force with the glass substrate, there is a problem that the copper wiring layer formed on the glass substrate is peeled off during the production of the liquid crystal panel.

特許文献１には、銅配線層を基板から剥がれにくくするために、基板と銅配線層との間に、基板および銅配線層との接着力が強いチタン（Ｔｉ）、クロム（Ｃｒ）、タンタル（Ｔａ）等の接着層を設けた配線構造が記載されている。 Patent Document 1 discloses titanium (Ti), chromium (Cr), and tantalum having a strong adhesive force between the substrate and the copper wiring layer between the substrate and the copper wiring layer in order to make the copper wiring layer difficult to peel off from the substrate. A wiring structure provided with an adhesive layer such as (Ta) is described.

特開２００８−６６６７８号公報JP 2008-66678 A

しかし、特許文献１に記載された配線構造には次のような問題がある。例えば、液晶表示装置の画素形成部に薄膜トランジスタが形成された基板（ＴＦＴ基板）に、接着層および銅配線層を順に形成し、銅配線層を覆う絶縁膜を、プラズマ化学的気相成長法（Plasma Enhanced Chemical Vapor Deposition：以下、「プラズマＣＶＤ法」という）によって形成した後に、銅配線層の抵抗値を測定すると、銅配線層の抵抗値が大きくなっている。このように銅配線層の抵抗値が大きくなるのは次の理由によると考えられる。すなわち、プラズマＣＶＤ法によって絶縁膜を形成する工程では、ＴＦＴ基板は、３００℃以上の温度で加熱されることがある。この熱処理によって、接着層を構成する原子（例えばチタン原子）が接着層から銅配線層内に拡散し、銅配線層の抵抗値が大きくなったと考えられる。 However, the wiring structure described in Patent Document 1 has the following problems. For example, an adhesive layer and a copper wiring layer are sequentially formed on a substrate (TFT substrate) in which a thin film transistor is formed in a pixel formation portion of a liquid crystal display device, and an insulating film covering the copper wiring layer is formed by plasma chemical vapor deposition ( When the resistance value of the copper wiring layer is measured after being formed by Plasma Enhanced Chemical Vapor Deposition (hereinafter referred to as “plasma CVD method”), the resistance value of the copper wiring layer is increased. The reason why the resistance value of the copper wiring layer is increased is as follows. That is, in the step of forming the insulating film by the plasma CVD method, the TFT substrate may be heated at a temperature of 300 ° C. or higher. It is considered that this heat treatment diffuses atoms (for example, titanium atoms) constituting the adhesive layer from the adhesive layer into the copper wiring layer, thereby increasing the resistance value of the copper wiring layer.

そこで、本発明は、銅配線層の接着性を改善するとともに、銅配線層の抵抗値が大きくなることを抑制する配線構造を提供することである。また、本発明の他の目的は、そのような配線構造を備えた表示装置を提供することである。 Then, this invention is providing the wiring structure which suppresses that the resistance value of a copper wiring layer becomes large while improving the adhesiveness of a copper wiring layer. Another object of the present invention is to provide a display device having such a wiring structure.

第１の発明は、基体上に形成された配線構造であって、
前記基体上に形成された接着層と、
前記接着層上に形成された第１のバリア層と、
前記第１のバリア層上に形成された、少なくとも銅を主成分とする配線層とを含み、
前記接着層は、前記基体と前記配線層とを接着させる材料からなり、
前記第１のバリア層は、前記接着層から前記配線層への原子の拡散を妨げる材料からなることを特徴とする。 A first invention is a wiring structure formed on a substrate,
An adhesive layer formed on the substrate;
A first barrier layer formed on the adhesive layer;
A wiring layer formed on the first barrier layer and containing at least copper as a main component,
The adhesive layer is made of a material that bonds the base and the wiring layer,
The first barrier layer is made of a material that prevents diffusion of atoms from the adhesive layer to the wiring layer.

第２の発明は、第１の発明において、
前記配線層は、純銅からなることを特徴とする。 According to a second invention, in the first invention,
The wiring layer is made of pure copper.

第３の発明は、第１の発明において、
前記基体はガラス基板であり、
前記接着層は、チタン、モリブデン、タングステン、タンタルからなる層、および、少なくともそれらのいずれかを含む合金からなる層のうち少なくともいずれか１層を含み、
前記第１のバリア層は、酸化銅からなる層または窒化銅からなる層のうち少なくともいずれか１層を含むことを特徴とする。 According to a third invention, in the first invention,
The substrate is a glass substrate;
The adhesive layer includes at least one of a layer made of titanium, molybdenum, tungsten, tantalum, and a layer made of an alloy containing at least one of them,
The first barrier layer includes at least one of a layer made of copper oxide or a layer made of copper nitride.

第４の発明は、第１の発明において、
前記配線層上に形成された第２のバリア層と、
前記第２のバリア層上に形成されたキャップ層とをさらに含み、
前記キャップ層は、前記配線層の酸化膜の形成を防止する材料からなり、
前記第２のバリア層は、前記キャップ層から前記配線層への原子の拡散を妨げる材料からなることを特徴とする。 According to a fourth invention, in the first invention,
A second barrier layer formed on the wiring layer;
A cap layer formed on the second barrier layer;
The cap layer is made of a material that prevents formation of an oxide film of the wiring layer,
The second barrier layer is made of a material that prevents diffusion of atoms from the cap layer to the wiring layer.

第５の発明は、第４の発明において、
前記キャップ層は、チタン、モリブデン、タングステン、タンタルからなる層、および、少なくともそれらのいずれかを含む合金からなる層のうち少なくともいずれか１層を含み、
前記第２のバリア層は、酸化銅からなる層または窒化銅からなる層のうち少なくともいずれか１層を含むことを特徴とする。 A fifth invention is the fourth invention,
The cap layer includes at least one of a layer made of titanium, molybdenum, tungsten, tantalum, and a layer made of an alloy containing at least one of them,
The second barrier layer includes at least one of a layer made of copper oxide or a layer made of copper nitride.

第６の発明は、基体上に形成された配線構造を備えたアクティブマトリクス型の表示装置であって、
複数のゲート配線と、
前記複数のゲート配線とそれぞれ交差する複数のソース配線と、
前記ゲート配線と前記ソース配線との交差点ごとに配置され、薄膜トランジスタと画素電極とを含む画素形成部とを備え、
前記薄膜トランジスタは、前記ゲート配線に電気的に接続されたゲート電極と、前記ソース配線に電気的に接続されたソース電極と、前記画素電極に電気的に接続されたドレイン電極とを含み、
前記ゲート電極、前記ソース電極、前記ドレイン電極、前記ソース配線、および前記ゲート配線のうち少なくともいずれかは、第１または第４の発明に係る配線構造を備えることを特徴とする。 A sixth invention is an active matrix type display device having a wiring structure formed on a substrate,
Multiple gate lines;
A plurality of source lines crossing each of the plurality of gate lines;
A pixel formation portion that is disposed at each intersection of the gate wiring and the source wiring, and includes a thin film transistor and a pixel electrode;
The thin film transistor includes a gate electrode electrically connected to the gate wiring, a source electrode electrically connected to the source wiring, and a drain electrode electrically connected to the pixel electrode,
At least one of the gate electrode, the source electrode, the drain electrode, the source wiring, and the gate wiring includes the wiring structure according to the first or fourth invention.

上記第１の発明によれば、基体と、銅を主成分とする配線層との間に、基体側から順に接着層とバリア層とが形成されている。接着層は、配線層が基体から剥がれないように、基体に接着させ、バリア層は配線構造を熱処理したときに、接着層を構成する原子が配線層内に拡散することを防止する。これにより、配線構造では、配線層の基体への接着性を改善するとともに、配線層の抵抗値の増大を抑制して、信号の遅延を防止することができる。 According to the first aspect, the adhesive layer and the barrier layer are formed in this order from the substrate side between the substrate and the wiring layer mainly composed of copper. The adhesive layer is adhered to the substrate so that the wiring layer is not peeled off from the substrate, and the barrier layer prevents the atoms constituting the adhesive layer from diffusing into the wiring layer when the wiring structure is heat-treated. As a result, in the wiring structure, the adhesion of the wiring layer to the substrate can be improved, and an increase in the resistance value of the wiring layer can be suppressed to prevent signal delay.

上記第２の発明によれば、銅を主成分として含む配線層は、純銅からなる配線層であるため、配線構造に熱処理を施した後の配線層の抵抗値は、銅合金からなる配線層の抵抗値よりも小さくなり、信号の遅延をより一層防止することができる。 According to the second aspect, since the wiring layer containing copper as a main component is a wiring layer made of pure copper, the resistance value of the wiring layer after the heat treatment is performed on the wiring structure is a wiring layer made of a copper alloy. Thus, signal delay can be further prevented.

上記第３の発明によれば、接着層は、配線層が基体となるガラス基板から剥がれないようにし、バリア層は配線構造を熱処理したときに、チタン原子等の接着層を構成する原子が配線層内に拡散することを防止する。これにより、第１の発明と同じ効果を奏する。 According to the third aspect of the invention, the adhesive layer prevents the wiring layer from being peeled off from the glass substrate serving as the base, and the barrier layer has the atoms constituting the adhesive layer such as titanium atoms wired when the wiring structure is heat-treated. Prevents diffusion into the layer. As a result, the same effects as those of the first invention can be obtained.

上記第４の発明によれば、銅を主成分とする配線層の上方にキャップ層が形成されている。このことにより、配線層に達するコンタクトホールを開口するときに、エッチングガスに含まれる酸素ガスによってコンタクトホール内の配線層の表面が酸化されないようにして、コンタクト抵抗が大きくなることを防止する。また、配線層をパターニングするときに形成するレジストパターンのフォトベーク時に、雰囲気中に含まれる酸素ガスによって配線層の表面が酸化されないようにして、配線層の抵抗値が大きくなることを防止する。 According to the fourth aspect of the invention, the cap layer is formed above the wiring layer mainly composed of copper. This prevents the contact resistance from being increased by preventing the surface of the wiring layer in the contact hole from being oxidized by the oxygen gas contained in the etching gas when the contact hole reaching the wiring layer is opened. Further, when the resist pattern formed when patterning the wiring layer is photobaked, the resistance value of the wiring layer is prevented from being increased by preventing the surface of the wiring layer from being oxidized by the oxygen gas contained in the atmosphere.

上記第５の発明によれば、第４の発明と同じ効果を奏する。 According to the said 5th invention, there exists the same effect as 4th invention.

上記第６の発明によれば、表示装置のゲート配線、ソース配線、薄膜トランジスタのゲート電極、ソース電極およびドレイン電極のうち、第１の発明の配線構造を用いて形成された電極または配線は、第１の発明と同じ効果を奏する。 According to the sixth invention, of the gate wiring, source wiring, thin film transistor gate electrode, source electrode and drain electrode of the display device, the electrode or wiring formed using the wiring structure of the first invention is The same effect as the invention of 1 is produced.

本発明の第１の実施形態に係る配線構造の構成を示す断面図である。It is sectional drawing which shows the structure of the wiring structure which concerns on the 1st Embodiment of this invention. 各種の配線構造における銅配線層の比抵抗の変化を示す図である。It is a figure which shows the change of the specific resistance of the copper wiring layer in various wiring structures. 本発明の第２の実施形態に係る配線構造の構成を示す断面図である。It is sectional drawing which shows the structure of the wiring structure which concerns on the 2nd Embodiment of this invention. 本発明の変形例に係る銅合金からなる銅配線層の熱処理による比抵抗の変化を示す図である。It is a figure which shows the change of the specific resistance by the heat processing of the copper wiring layer which consists of a copper alloy which concerns on the modification of this invention. 液晶表示装置の構成を示す断面図である。It is sectional drawing which shows the structure of a liquid crystal display device. 図５に示すＴＦＴ基板の平面図である。FIG. 6 is a plan view of the TFT substrate shown in FIG. 5. 画素形成部の一部を示す平面図である。It is a top view which shows a part of pixel formation part. 図７に示す画素形成部のＡ−Ａ線に沿った構成を示す断面図である。It is sectional drawing which shows the structure along the AA of the pixel formation part shown in FIG. 図７に示す画素形成部の各製造工程を示す断面図である。FIG. 8 is a cross-sectional view showing each manufacturing process of the pixel formation portion shown in FIG. 7. 図７に示す画素形成部の各製造工程を示す断面図である。FIG. 8 is a cross-sectional view showing each manufacturing process of the pixel formation portion shown in FIG. 7. トップゲート型ＴＦＴが形成された画素形成部の構成を示す断面図である。It is sectional drawing which shows the structure of the pixel formation part in which the top gate type TFT was formed. （Ａ）は図６に示す周辺コンタクト部の構成を示す平面図であり、（Ｂ）は（Ａ）に示す周辺コンタクト部のＢ−Ｂ線に沿った構成を示す断面図である。(A) is a top view which shows the structure of the peripheral contact part shown in FIG. 6, (B) is sectional drawing which shows the structure along the BB line of the peripheral contact part shown to (A).

＜１．第１の実施形態＞
図１は、本発明の第１の実施形態に係る配線構造１０の構成を示す断面図である。図１に示すように、配線構造１０は、絶縁基板であるガラス基板１１上に、チタンからなり、例えば膜厚３０〜１５０ｎｍの接着層１２、酸化銅からなり、例えば膜厚３０〜１５０ｎｍのバリア層１３、および、純銅（Ｃｕ）からなり、例えば膜厚１００〜５００ｎｍの銅配線層１４が下から順に積層されている。なお、本明細書で酸化銅とは、主にＣｕＯからなるものをいい、少量のＣｕ₂Ｏを含むものも含む。 <1. First Embodiment>
FIG. 1 is a cross-sectional view showing a configuration of a wiring structure 10 according to the first embodiment of the present invention. As shown in FIG. 1, the wiring structure 10 is made of titanium on a glass substrate 11 that is an insulating substrate, for example, an adhesive layer 12 having a film thickness of 30 to 150 nm, and a barrier having a film thickness of 30 to 150 nm. The layer 13 and pure copper (Cu), for example, a copper wiring layer 14 having a film thickness of 100 to 500 nm are laminated in order from the bottom. Note that the copper oxide herein primarily refers to those comprising CuO, including those containing a small amount of Cu ₂ O.

接着層１２は、配線構造１０の形成中に銅配線層１４がガラス基板１１から剥がれないように、銅配線層１４とガラス基板１１との接着性を高める役割を有する。バリア層１３は、配線構造１０を形成した後の熱処理時に、接着層１２を構成するチタン原子が銅配線層１４内に拡散することを妨げる役割を有する。 The adhesive layer 12 has a role of improving the adhesion between the copper wiring layer 14 and the glass substrate 11 so that the copper wiring layer 14 is not peeled off from the glass substrate 11 during the formation of the wiring structure 10. The barrier layer 13 has a role of preventing titanium atoms constituting the adhesive layer 12 from diffusing into the copper wiring layer 14 during the heat treatment after the wiring structure 10 is formed.

図２は、各種の配線構造における銅配線層の比抵抗の変化を示す図である。図２に示すように、次の４つの配線構造について比抵抗を測定した。４つの配線構造とは、ガラス基板上に銅配線層を積層した構造、ガラス基板上にチタンからなる接着層と銅配線層とを順に積層した構造、ガラス基板上にチタンからなる接着層と酸化銅からなるバリア層と純銅からなる銅配線層とを順に積層した構造、および、ガラス基板上にチタンからなる接着層と純銅からなる銅配線層とチタンからなるキャップ層とを順に積層した構造である。なお、いずれの配線構造でも、接着層およびキャップ層の膜厚を３５ｎｍ、バリア層の膜厚を５０ｎｍ、銅配線層の膜厚を３６０ｎｍとした。これらの配線構造について、成膜直後（アズデポ（as-depo））と、熱処理を施した後に、それぞれ銅配線層の比抵抗を測定した。熱処理の条件は、配線構造の形成後にプラズマＣＶＤ法によって絶縁膜を形成するときの熱処理よりも強い条件とするため、３３０℃で４０分間ベークした。 FIG. 2 is a diagram showing a change in specific resistance of a copper wiring layer in various wiring structures. As shown in FIG. 2, the specific resistance was measured for the following four wiring structures. The four wiring structures are a structure in which a copper wiring layer is laminated on a glass substrate, a structure in which an adhesive layer made of titanium and a copper wiring layer are laminated in order on a glass substrate, an adhesive layer made of titanium and an oxidation on a glass substrate A structure in which a barrier layer made of copper and a copper wiring layer made of pure copper are sequentially laminated, and a structure in which an adhesive layer made of titanium, a copper wiring layer made of pure copper, and a cap layer made of titanium are laminated in order on a glass substrate is there. In any wiring structure, the thickness of the adhesive layer and the cap layer was 35 nm, the thickness of the barrier layer was 50 nm, and the thickness of the copper wiring layer was 360 nm. For these wiring structures, the specific resistance of the copper wiring layer was measured immediately after film formation (as-depo) and after heat treatment. The heat treatment was performed at 330 ° C. for 40 minutes in order to make the heat treatment stronger than the heat treatment for forming the insulating film by plasma CVD after the formation of the wiring structure.

図２に示すように、いずれの配線構造でも、成膜直後の銅配線層の比抵抗は２．２μΩ・ｃｍである。しかし、熱処理を施した後の銅配線層の比抵抗は、配線構造によって異なる。ガラス基板上に銅配線層だけを形成した配線構造の比抵抗は２．０μΩ・ｃｍと最も小さく、銅配線層と接着層との間にバリア層を設けた配線構造の比抵抗は２．０５μΩ・ｃｍと次に小さく、両者の差はほとんどない。 As shown in FIG. 2, in any wiring structure, the specific resistance of the copper wiring layer immediately after film formation is 2.2 μΩ · cm. However, the specific resistance of the copper wiring layer after the heat treatment varies depending on the wiring structure. The specific resistance of the wiring structure in which only the copper wiring layer is formed on the glass substrate is 2.0 μΩ · cm, and the specific resistance of the wiring structure in which the barrier layer is provided between the copper wiring layer and the adhesive layer is 2.05 μΩ.・ Cm and next smallest, there is almost no difference between the two.

しかし、接着層上に銅配線層を形成した配線構造では、熱処理をしたことによって、銅配線層の比抵抗は２．４μΩ・ｃｍと、成膜直後の比抵抗２．２μΩ・ｃｍに比べて大きくなっている。さらに、接着層だけでなく、銅配線層上にもチタンからなるキャップ層を形成した配線構造では、銅配線層の比抵抗は２．６μΩ・ｃｍと、さらに大きくなっている。 However, in the wiring structure in which the copper wiring layer is formed on the adhesive layer, the specific resistance of the copper wiring layer is 2.4 μΩ · cm as compared with the specific resistance of 2.2 μΩ · cm immediately after the film formation by heat treatment. It is getting bigger. Furthermore, in a wiring structure in which a cap layer made of titanium is formed not only on the adhesive layer but also on the copper wiring layer, the specific resistance of the copper wiring layer is 2.6 μΩ · cm, which is even larger.

このように、チタン層を銅配線層の下面のみに形成した場合よりも、銅配線層の両面に形成した場合の方が、チタン層と銅配線層との接触面積が大きくなり、それに伴って銅配線層の比抵抗が大きくなる。このことから、熱処理後に銅配線層の比抵抗が上昇するのは、接着層から銅配線層内にチタン原子が拡散するためであると考えられる。一方、接着層と銅配線層との間に形成されたバリア層は、接着層を構成するチタン原子が銅配線層内に拡散するのを妨げるので、銅配線層の比抵抗は、ガラス基板上に直接形成された銅配線層とほぼ同じ値になる。 Thus, the contact area between the titanium layer and the copper wiring layer becomes larger when the titanium layer is formed on both sides of the copper wiring layer than when the titanium layer is formed only on the lower surface of the copper wiring layer. The specific resistance of the copper wiring layer is increased. From this, it is considered that the specific resistance of the copper wiring layer increases after the heat treatment because titanium atoms diffuse from the adhesive layer into the copper wiring layer. On the other hand, the barrier layer formed between the adhesive layer and the copper wiring layer prevents the titanium atoms constituting the adhesive layer from diffusing into the copper wiring layer. The value is almost the same as that of the copper wiring layer formed directly on.

これらのことからわかるように、第１の実施形態に係る配線構造１０では、ガラス基板１１上に、接着層１２、バリア層１３、および銅配線層１４を順に積層した配線構造１０において、接着層１２は、強い接着力で銅配線層１４をガラス基板１１に接着させて、配線構造１０の形成中に銅配線層１４がガラス基板１１から剥がれることを防止し、バリア層１３は、チタン原子が接着層１２から銅配線層１４内に拡散することを妨げる。このため、配線構造１０では、銅配線層１４はガラス基板１１から剥がれにくく、しかもその抵抗値は小さくなる。 As can be seen from the above, in the wiring structure 10 according to the first embodiment, in the wiring structure 10 in which the adhesive layer 12, the barrier layer 13, and the copper wiring layer 14 are sequentially laminated on the glass substrate 11, the adhesive layer 12 adheres the copper wiring layer 14 to the glass substrate 11 with a strong adhesive force to prevent the copper wiring layer 14 from being peeled off from the glass substrate 11 during the formation of the wiring structure 10. Diffusion from the adhesive layer 12 into the copper wiring layer 14 is prevented. For this reason, in the wiring structure 10, the copper wiring layer 14 is difficult to peel off from the glass substrate 11, and the resistance value is small.

なお、上述の説明では、ガラス基板１１上に配線構造１０を形成する場合について説明した。しかし、本実施形態の配線構造１０は、シリコン層等の半導体層上、窒化シリコン膜や酸化シリコン膜等の絶縁膜上等に形成される配線にも用いられる。そこで、本明細書では、これらをまとめて「基体」ということがある。 In the above description, the case where the wiring structure 10 is formed on the glass substrate 11 has been described. However, the wiring structure 10 of the present embodiment is also used for wiring formed on a semiconductor layer such as a silicon layer, an insulating film such as a silicon nitride film or a silicon oxide film, or the like. Therefore, in the present specification, these may be collectively referred to as “substrate”.

また、接着層１２は、銅配線層１４を基体にしっかり接着させる材料からなる層であればよく、チタン以外にも、例えばモリブデン、タングステン（Ｗ）、タンタルのいずれかからなる層、および、少なくともそれらのいずれかを含む合金からなる層のうちいずれか１層、または、それらの層のうち複数の層を積層したものであってもよい。本実施形態で使用可能な合金層は、例えばモリブデン−チタン（Ｍｏ−Ｔｉ）合金、モリブデン−ニオブ（Ｍｏ−Ｎｂ）合金等である。バリア層１３は、接着層１２を構成する原子が熱処理時に銅配線層１４内に拡散することを妨げる材料からなる層であり、酸化銅以外にも、例えば窒化銅（Ｃｕ₃Ｎ）等であってもよく、あるいは酸化銅からなる層と窒化銅からなる層とを積層した積層膜であってもよい。 Further, the adhesive layer 12 may be a layer made of a material that firmly adheres the copper wiring layer 14 to the substrate. In addition to titanium, for example, a layer made of any one of molybdenum, tungsten (W), tantalum, and at least Any one of the layers made of an alloy including any of them, or a laminate of a plurality of layers among these layers may be used. The alloy layer that can be used in the present embodiment is, for example, a molybdenum-titanium (Mo-Ti) alloy, a molybdenum-niobium (Mo-Nb) alloy, or the like. Barrier layer 13 is a layer atoms constituting the adhesive layer 12 is made of a material that prevents the diffusion of the copper wiring layer 14 during the heat treatment, in addition to copper oxide, for example, a nitride of copper (Cu ₃ N) or the like Alternatively, it may be a laminated film in which a layer made of copper oxide and a layer made of copper nitride are laminated.

バリア層１３が設けられていなければ、接着層１２を構成するチタン原子が銅配線層１４内に拡散するだけでなく、同時に銅配線層１４を構成する銅原子が接着層１２内に拡散する。このため、バリア層１３は、接着層１２を構成するチタン原子が銅配線層１４内に拡散するのを妨げるだけでなく、同時に銅配線層１４を構成する銅原子が接着層１２内に拡散することも妨げる。しかし、銅原子が接着層１２内に拡散しても、接着層１２のガラス基板１１への接着力が若干弱くなる程度であり、銅原子の拡散に対するバリア層１３の役割は小さい。このため、本明細書では、バリア層１３の役割は接着層１２を構成するチタン原子の拡散を妨げることであるとし、銅原子が接着層１２内に拡散することを妨げることの説明を省略する。 If the barrier layer 13 is not provided, titanium atoms constituting the adhesive layer 12 not only diffuse into the copper wiring layer 14, but simultaneously copper atoms constituting the copper wiring layer 14 diffuse into the adhesive layer 12. For this reason, the barrier layer 13 not only prevents the titanium atoms constituting the adhesive layer 12 from diffusing into the copper wiring layer 14, but also simultaneously diffuses the copper atoms constituting the copper wiring layer 14 into the adhesive layer 12. It also prevents that. However, even if copper atoms diffuse into the adhesive layer 12, the adhesive force of the adhesive layer 12 to the glass substrate 11 is only slightly weakened, and the role of the barrier layer 13 for the diffusion of copper atoms is small. For this reason, in this specification, it is assumed that the role of the barrier layer 13 is to prevent the diffusion of titanium atoms constituting the adhesive layer 12, and the description of preventing the copper atoms from diffusing into the adhesive layer 12 is omitted. .

＜２．第２の実施形態＞
図３は、本発明の第２の実施形態に係る配線構造２０の構成を示す断面図である。図３に示す配線構造２０では、図１に示す配線構造１０と同じ膜厚で、ガラス基板２１上にチタンからなる接着層２２、酸化銅からなるバリア層２３、および、純銅からなる銅配線層２４が順に積層され、さらに銅配線層２４上に、酸化銅からなり、例えば膜厚３０〜１５０ｎｍのバリア層２５、および、チタンからなり、例えば膜厚３０〜１５０ｎｍのキャップ層２６が積層されている。 <2. Second Embodiment>
FIG. 3 is a cross-sectional view showing the configuration of the wiring structure 20 according to the second embodiment of the present invention. In the wiring structure 20 shown in FIG. 3, the same thickness as the wiring structure 10 shown in FIG. 1, and an adhesive layer 22 made of titanium, a barrier layer 23 made of copper oxide, and a copper wiring layer made of pure copper on the glass substrate 21. 24 are sequentially laminated, and further, a copper layer, for example, a barrier layer 25 having a thickness of 30 to 150 nm and a titanium, for example, a cap layer 26 having a thickness of 30 to 150 nm, are laminated on the copper wiring layer 24. Yes.

図３に示す配線構造２０において、銅配線層２４上にキャップ層２６を形成する理由を説明する。キャップ層２６が形成されていなければ、銅配線層２４の表面に達するコンタクトホールを開口する際に、エッチングガスに含まれる酸素ガスによってコンタクトホール内の銅配線層２４の表面が酸化され、酸化銅膜が形成される。このため、コンタクト抵抗が大きくなる。そこで、キャップ層２６を形成することによって、コンタクトホールの開口時に銅配線層２４の表面が露出されないようにし、コンタクト抵抗が大きくなることを防止する。 The reason why the cap layer 26 is formed on the copper wiring layer 24 in the wiring structure 20 shown in FIG. 3 will be described. If the cap layer 26 is not formed, when the contact hole reaching the surface of the copper wiring layer 24 is opened, the surface of the copper wiring layer 24 in the contact hole is oxidized by the oxygen gas contained in the etching gas, and the copper oxide A film is formed. For this reason, the contact resistance increases. Therefore, by forming the cap layer 26, the surface of the copper wiring layer 24 is not exposed when the contact hole is opened, and the contact resistance is prevented from increasing.

また、キャップ層２６が形成されていなければ、ゲート電極１１０を形成する際に用いるレジストパターン１１５、および、ソース電極１５０ａ／ドレイン電極１５０ｂを形成する際に用いるレジストパターン１５５を形成するときに行なうプリベークやポストベーク（これらをまとめて「フォトベーク」ということがある）時に、雰囲気中に含まれる酸素ガスがレジスト膜またはレジストパターン１１５、１５５を透過し、銅配線層２４の表面を酸化させる。このため、銅配線層２４の抵抗値が大きくなる。そこで、キャップ層２６を形成することによって、プリベークやポストベーク時に銅配線層２４の表面が酸化されないようにする。 If the cap layer 26 is not formed, pre-baking is performed when forming the resist pattern 115 used when forming the gate electrode 110 and the resist pattern 155 used when forming the source electrode 150a / drain electrode 150b. During post-baking (sometimes collectively referred to as “photo baking”), oxygen gas contained in the atmosphere permeates the resist film or resist patterns 115 and 155 and oxidizes the surface of the copper wiring layer 24. For this reason, the resistance value of the copper wiring layer 24 increases. Therefore, the cap layer 26 is formed so that the surface of the copper wiring layer 24 is not oxidized during pre-baking or post-baking.

さらに、銅の反射率は大きいので、キャップ層２６が形成されていない配線構造を液晶表示装置の画素形成部に用いた場合、画素形成部に表示される映像は銅配線層２４で反射された反射光の影響を受け、コントラストが低下する。そこで、キャップ層２６を形成することによって、コントラストが低下することを防止する。 Furthermore, since the reflectance of copper is large, when a wiring structure in which the cap layer 26 is not formed is used for the pixel formation portion of the liquid crystal display device, an image displayed on the pixel formation portion is reflected by the copper wiring layer 24. The contrast is affected by the reflected light. Therefore, the formation of the cap layer 26 prevents the contrast from being lowered.

しかし、このような配線構造２０に熱処理を施せば、その下面の接着層２２だけでなく、上面のキャップ層２６からもチタン原子が銅配線層２４内に拡散しやすくなる。このことは、図２にも示されているように、バリア層が設けられていない場合、銅配線層の下面にチタンからなる接着層を配置した場合の熱処理後の銅配線層の比抵抗は２．４μΩ・ｃｍであるのに対して、さらに銅配線層の上面にもチタンからなるキャップ層を配置した銅配線層の熱処理後の比抵抗は２．６μΩ・ｃｍと大きくなることからもわかる。 However, if such a wiring structure 20 is subjected to heat treatment, titanium atoms easily diffuse into the copper wiring layer 24 not only from the adhesive layer 22 on the lower surface but also from the cap layer 26 on the upper surface. As shown in FIG. 2, when the barrier layer is not provided, the specific resistance of the copper wiring layer after the heat treatment when the adhesive layer made of titanium is arranged on the lower surface of the copper wiring layer is It can be seen from the fact that the specific resistance after heat treatment of the copper wiring layer in which the cap layer made of titanium is further arranged on the upper surface of the copper wiring layer becomes 2.6 μΩ · cm, whereas it is 2.4 μΩ · cm. .

そこで、配線構造２０でも、銅配線層２４と接着層２２との間にバリア層２３を形成するだけでなく、銅配線層２４とキャップ層２６との間にもバリア層２５を形成する。その結果、配線構造１０と同様に、バリア層２３、２５は、接着層２２を構成するチタン原子、および、ギャップ層２６を構成するチタン原子が銅配線層２４内に拡散することを妨げる。 Therefore, in the wiring structure 20, not only the barrier layer 23 is formed between the copper wiring layer 24 and the adhesive layer 22, but also the barrier layer 25 is formed between the copper wiring layer 24 and the cap layer 26. As a result, like the wiring structure 10, the barrier layers 23 and 25 prevent the titanium atoms constituting the adhesive layer 22 and the titanium atoms constituting the gap layer 26 from diffusing into the copper wiring layer 24.

上記説明からわかるように、第２の実施形態に係る配線構造２０では、第１の実施形態に係る配線構造１０の有する効果に加えて、銅配線層２４の表面にキャップ層２６を形成することにより銅配線層２４の表面に酸化銅膜が形成されにくくなるので、銅配線層２４の抵抗値や銅配線層２４とのコンタクト抵抗の抵抗値が大きくなるのを防止できる。また、チタンの反射率は、銅の反射率に比べて小さいので、画素形成部に形成された配線からの反射光を低減し、表示される映像のコントラストの低下を防止できる。さらに、キャップ層２６と銅配線層２４との間に設けられたバリア層２５は、ギャップ層２６を構成するチタン原子が銅配線層２４内に拡散することを妨げるので、銅配線層２４の抵抗値が大きくなることを抑制できる。 As can be seen from the above description, in the wiring structure 20 according to the second embodiment, in addition to the effects of the wiring structure 10 according to the first embodiment, the cap layer 26 is formed on the surface of the copper wiring layer 24. As a result, it becomes difficult to form a copper oxide film on the surface of the copper wiring layer 24, so that it is possible to prevent the resistance value of the copper wiring layer 24 and the resistance value of the contact resistance with the copper wiring layer 24 from increasing. Further, since the reflectance of titanium is smaller than that of copper, the reflected light from the wiring formed in the pixel formation portion can be reduced, and the contrast of the displayed image can be prevented from being lowered. Further, since the barrier layer 25 provided between the cap layer 26 and the copper wiring layer 24 prevents the titanium atoms constituting the gap layer 26 from diffusing into the copper wiring layer 24, the resistance of the copper wiring layer 24. It can suppress that a value becomes large.

なお、キャップ層２６は、銅配線層２４の酸化を防止すると共に、銅よりも反射率の低い材料からなる層であればよく、チタン以外にも、例えばモリブデン、タングステン（Ｗ）、タンタルのいずれかからなる層、および、少なくともそれらのいずれかを含む合金からなる層のうちいずれか１層、または、それらの層のうち複数の層を積層したものであってもよい。本実施形態で使用可能な合金層は、例えばモリブデン−チタン合金、モリブデン−ニオブ合金等である。バリア層２５は、キャップ層２６を構成する原子が熱処理時に銅配線層２４内に拡散することを妨げる材料からなる層であり、酸化銅以外にも、例えば窒化銅等であってもよく、あるいは酸化銅からなる層と窒化銅からなる層とを積層した積層膜であってもよい。 The cap layer 26 may be any layer made of a material that prevents the copper wiring layer 24 from being oxidized and has a reflectance lower than that of copper. In addition to titanium, any one of molybdenum, tungsten (W), and tantalum may be used. Any one of these layers and a layer made of an alloy containing at least one of them, or a plurality of these layers may be laminated. The alloy layer that can be used in this embodiment is, for example, a molybdenum-titanium alloy, a molybdenum-niobium alloy, or the like. The barrier layer 25 is a layer made of a material that prevents the atoms constituting the cap layer 26 from diffusing into the copper wiring layer 24 during the heat treatment, and may be, for example, copper nitride other than copper oxide, or It may be a laminated film in which a layer made of copper oxide and a layer made of copper nitride are laminated.

＜３．変形例＞
図１に示す配線構造１０の銅配線層１４、および、図３に示す配線構造２０の銅配線層２４は、いずれも純銅によって形成されている。しかし、銅配線層１４、２４は銅合金によって形成されていてもよい。そこで、第１および第２の実施形態に係る配線構造１０、２０の変形例として、配線構造に含まれる銅配線層が銅合金によって形成されている場合について説明する。なお、本変形例における銅合金としては、例えば銅−マグネシウム（Ｃｕ−Ｍｇ）合金、銅−マンガン合金（Ｃｕ−Ｍｎ）合金等がある。また、接着層、バリア層、キャップ層の材質および膜厚は、配線構造１０、２０の対応する層の材質および膜厚と同じであるので、それらの説明を省略する。 <3. Modification>
The copper wiring layer 14 of the wiring structure 10 shown in FIG. 1 and the copper wiring layer 24 of the wiring structure 20 shown in FIG. 3 are both made of pure copper. However, the copper wiring layers 14 and 24 may be formed of a copper alloy. Accordingly, a case where the copper wiring layer included in the wiring structure is formed of a copper alloy will be described as a modification of the wiring structures 10 and 20 according to the first and second embodiments. In addition, as a copper alloy in this modification, there exist a copper-magnesium (Cu-Mg) alloy, a copper-manganese alloy (Cu-Mn) alloy, etc., for example. Further, since the material and film thickness of the adhesive layer, barrier layer, and cap layer are the same as the material and film thickness of the corresponding layers of the wiring structures 10 and 20, their description is omitted.

図４は、銅合金からなる銅配線層の熱処理による比抵抗の変化を示す図である。図４に示す３つの配線構造とは、それぞれ、ガラス基板上に銅合金からなる銅配線層を形成した構造、ガラス基板上にチタンからなる接着層と銅合金からなる銅配線層を順に積層した構造、および、ガラス基板上にチタンからなる接着層と酸化銅からなるバリア層と銅合金からなる銅配線層とを順に形成した構造である。なお、各層の膜厚は、図２に示す配線構造の各層の膜厚と同じであるため、省略する。 FIG. 4 is a diagram showing a change in specific resistance due to heat treatment of a copper wiring layer made of a copper alloy. Each of the three wiring structures shown in FIG. 4 includes a structure in which a copper wiring layer made of a copper alloy is formed on a glass substrate, and an adhesive layer made of titanium and a copper wiring layer made of a copper alloy are sequentially laminated on the glass substrate. The structure is a structure in which an adhesive layer made of titanium, a barrier layer made of copper oxide, and a copper wiring layer made of a copper alloy are sequentially formed on a glass substrate. The thickness of each layer is the same as the thickness of each layer of the wiring structure shown in FIG.

図４に示すように、成膜直後の銅配線層の比抵抗は、銅配線層のみを形成した配線構造では２．７１μΩ・ｃｍであり、銅配線層とガラス基板との間に接着層、または接着層とバリア層を形成した配線構造ではいずれも２．５２μΩ・ｃｍである。これらの配線構造について、３５０℃で４０分間の熱処理を施した後に銅配線層の比抵抗を測定する。ガラス基板上に銅配線層のみを形成した配線構造の比抵抗は２．１２μΩ・ｃｍと最も小さく、銅配線層と接着層との間にバリア層を形成した配線構造の比抵抗は２．１２μΩ・ｃｍと次に小さく、両者の差はほとんどない。しかし、接着層上に銅配線層を形成した配線構造では、配線構造の比抵抗は３．４２μΩ・ｃｍと、成膜直後の比抵抗２．５２μΩ・ｃｍに比べてかなり大きくなっている。 As shown in FIG. 4, the specific resistance of the copper wiring layer immediately after film formation is 2.71 μΩ · cm in the wiring structure in which only the copper wiring layer is formed, and an adhesive layer between the copper wiring layer and the glass substrate, Alternatively, in the wiring structure in which the adhesive layer and the barrier layer are formed, both are 2.52 μΩ · cm. About these wiring structures, after performing heat processing for 40 minutes at 350 degreeC, the specific resistance of a copper wiring layer is measured. The specific resistance of the wiring structure in which only the copper wiring layer is formed on the glass substrate is 2.12 μΩ · cm, and the specific resistance of the wiring structure in which the barrier layer is formed between the copper wiring layer and the adhesive layer is 2.12 μΩ.・ Cm and next smallest, there is almost no difference between the two. However, in the wiring structure in which the copper wiring layer is formed on the adhesive layer, the specific resistance of the wiring structure is 3.42 μΩ · cm, which is considerably larger than the specific resistance of 2.52 μΩ · cm immediately after film formation.

＜４．液晶表示装置への応用＞
＜４．１液晶表示装置の構成＞
図５は、液晶表示装置５０の構成を示す断面図である。図５に示すように、液晶表示装置５０では、所定の間隔を隔てて対向する２枚のガラス基板の間に形成された空間に、封止材８０を用いて液晶８５が封入されている。２枚のガラス基板のうち一方のガラス基板はＴＦＴが形成されているのでＴＦＴ基板６０といわれ、他方のガラス基板はカラーフィルタが形成されているのでＣＦ（Color Filter）基板７０といわれる。 <4. Application to LCDs>
<4.1 Configuration of liquid crystal display device>
FIG. 5 is a cross-sectional view showing the configuration of the liquid crystal display device 50. As shown in FIG. 5, in the liquid crystal display device 50, a liquid crystal 85 is sealed using a sealing material 80 in a space formed between two glass substrates facing each other with a predetermined gap. One of the two glass substrates is called a TFT substrate 60 because a TFT is formed, and the other glass substrate is called a CF (Color Filter) substrate 70 because a color filter is formed.

図６は、図５に示すＴＦＴ基板６０の平面図である。図６に示すように、ＴＦＴ基板６０の中央部には、複数の画素形成部６８が形成された、映像を表示する表示エリア６１が形成されている。表示エリア６１の周囲には、ゲートドライバ６２から与えられる制御信号を各画素形成部６８にそれぞれ与える複数のゲート配線ＧＬの端子が形成されたゲート配線部６３と、ソースドライバ６４から与えられる映像信号や制御信号を各画素形成部６８にそれぞれ与える複数のソース配線ＳＬの端子が形成されたソース配線部６５と、ゲート配線ＧＬの端子とソース配線ＳＬの端子とを電気的に接続する周辺コンタクト部６６が形成されている。 FIG. 6 is a plan view of the TFT substrate 60 shown in FIG. As shown in FIG. 6, a display area 61 for displaying an image, in which a plurality of pixel forming portions 68 are formed, is formed at the center of the TFT substrate 60. Around the display area 61, a gate wiring portion 63 in which terminals of a plurality of gate wirings GL for supplying control signals supplied from the gate driver 62 to the pixel forming portions 68 are formed, and a video signal supplied from the source driver 64. And a source wiring portion 65 in which a plurality of source wiring SL terminals for supplying control signals to the pixel forming portions 68 are formed, and a peripheral contact portion that electrically connects a terminal of the gate wiring GL and a terminal of the source wiring SL. 66 is formed.

図６に示すように、表示エリア６１には、互いに直交する複数のソース配線ＳＬおよび複数のゲート配線ＧＬと、それらの交差点にそれぞれ設けられた複数の画素形成部６８とが含まれる。各画素形成部６８には、対応する交差点を通過するソース配線ＳＬにそのソース電極が電気的に接続され、ゲート配線ＧＬにそのゲート電極が電気的に接続されたｎチャネル型のＴＦＴ１００と、ＴＦＴ１００のドレイン電極に電気的に接続された画素電極１８０が形成されている。 As shown in FIG. 6, the display area 61 includes a plurality of source lines SL and a plurality of gate lines GL that are orthogonal to each other, and a plurality of pixel formation portions 68 that are respectively provided at their intersections. In each pixel formation portion 68, an n-channel TFT 100 whose source electrode is electrically connected to a source line SL passing through a corresponding intersection and whose gate electrode is electrically connected to a gate line GL, and the TFT 100 A pixel electrode 180 electrically connected to the drain electrode is formed.

以下では、ＴＦＴ基板６０上に形成された、ＴＦＴ１００のゲート電極、ソース電極、ドレイン電極、ゲート配線ＧＬ、およびソースＳＬ配線に、図１に示す配線構造１０を用いた場合について説明する。 Hereinafter, a case where the wiring structure 10 shown in FIG. 1 is used for the gate electrode, the source electrode, the drain electrode, the gate wiring GL, and the source SL wiring of the TFT 100 formed on the TFT substrate 60 will be described.

＜４．２画素形成部の構成＞
図７は、画素形成部６８の一部を示す平面図であり、図８は、図７に示す画素形成部６８のＡ−Ａ線に沿った構成を示す断面図である。図７に示すように、画素形成部６８には、スイッチング素子として機能するボトムゲート型ＴＦＴ１００（以下、「ＴＦＴ１００」という）が設けられている。図８には、ＴＦＴ１００およびソース配線ＳＬの断面構造が示されている。なお、ゲート配線ＧＬの断面構造は、ゲート電極１１０の断面構造と同じであるので、図８ではゲート配線ＧＬの図示を省略する。 <4.2 Configuration of Pixel Forming Unit>
FIG. 7 is a plan view showing a part of the pixel formation portion 68, and FIG. 8 is a cross-sectional view showing a configuration along the line AA of the pixel formation portion 68 shown in FIG. As shown in FIG. 7, the pixel forming portion 68 is provided with a bottom gate TFT 100 (hereinafter referred to as “TFT 100”) that functions as a switching element. FIG. 8 shows a cross-sectional structure of the TFT 100 and the source line SL. Note that since the cross-sectional structure of the gate wiring GL is the same as the cross-sectional structure of the gate electrode 110, the gate wiring GL is not shown in FIG.

図７および図８に示すように、絶縁基板であるガラス基板１０１上にゲート電極１１０が設けられている。ゲート電極１１０を含むガラス基板１０１の全体を覆うようにゲート絶縁膜１２０が形成され、ゲート絶縁膜１２０上に非晶質シリコンからなるチャネル層１３０が形成されている。 As shown in FIGS. 7 and 8, a gate electrode 110 is provided on a glass substrate 101 which is an insulating substrate. A gate insulating film 120 is formed so as to cover the entire glass substrate 101 including the gate electrode 110, and a channel layer 130 made of amorphous silicon is formed on the gate insulating film 120.

チャネル層１３０の左上面に、リン（Ｐ）等のｎ型不純物が高濃度にドープされたｎ⁺シリコンからなるオーミックコンタクト層１４０ａが形成されている。オーミックコンタクト層１４０ａ上に、オーミックコンタクト層１４０ａの右端上面から左側に延在するソース電極１５０ａが形成されている。 On the left upper surface of the channel layer 130, an ohmic contact layer 140a made of n ⁺ silicon doped with an n-type impurity such as phosphorus (P) at a high concentration is formed. A source electrode 150a is formed on the ohmic contact layer 140a so as to extend to the left from the upper surface of the right end of the ohmic contact layer 140a.

チャネル層１３０の右上面に、ｎ型不純物が高濃度にドープされたｎ⁺シリコンからなるオーミックコンタクト層１４０ｂが形成されている。オーミックコンタクト層１４０ｂ上に、オーミックコンタクト層１４０ｂの左端上面から右側に延在するドレイン電極１５０ｂが形成されている。ソース電極１５０ａおよびドレイン電極１５０ｂは、それぞれオーミックコンタクト層１４０ａ、１４０ｂを間に挟んでチャネル層１３０と電気的に接続されている。 On the right upper surface of the channel layer 130, an ohmic contact layer 140b made of n ⁺ silicon doped with an n-type impurity at a high concentration is formed. On the ohmic contact layer 140b, a drain electrode 150b extending from the upper left end surface of the ohmic contact layer 140b to the right side is formed. The source electrode 150a and the drain electrode 150b are electrically connected to the channel layer 130 with the ohmic contact layers 140a and 140b interposed therebetween, respectively.

また、ゲート絶縁膜１２０上に、ソース電極１５０ａおよびドレイン電極１５０ｂと同じ導電層によってソース配線ＳＬが形成されている。ソース電極１５０ａ、ドレイン電極１５０ｂ、およびソース配線ＳＬを含むガラス基板１０１の全体を覆うように、窒化シリコンからなる保護膜１７１、および感光性アクリル樹脂からなる平坦化膜１７２が形成されている。平坦化膜１７２上に、透明金属からなる画素電極１８０が形成され、画素電極１８０はスルーホール１７５を介してドレイン電極１５０ｂと電気的に接続されている。 Further, a source wiring SL is formed over the gate insulating film 120 using the same conductive layer as the source electrode 150a and the drain electrode 150b. A protective film 171 made of silicon nitride and a planarizing film 172 made of photosensitive acrylic resin are formed so as to cover the entire glass substrate 101 including the source electrode 150a, the drain electrode 150b, and the source wiring SL. A pixel electrode 180 made of a transparent metal is formed on the planarization film 172, and the pixel electrode 180 is electrically connected to the drain electrode 150b through the through hole 175.

このような画素形成部６８において、ＴＦＴ１００のゲート電極１１０、ソース電極１５０ａ、およびドレイン電極１５０ｂと、ソース配線ＳＬおよびゲート配線ＧＬとには、制御信号および映像信号の遅延を防止するため、抵抗値の小さな銅配線層がそれぞれ形成されている。しかし、銅配線層は、ＴＦＴ基板の製造中に剥がれやすいので、ガラス基板１０１、またはゲート絶縁膜１２０等の下地膜（基体）に銅配線層をしっかり接着させて、ＴＦＴ基板の製造中に銅配線層が剥がれないようにするとともに、ゲート絶縁膜１２０や保護膜１７１を成膜するときにＴＦＴ基板が加熱されることによって、銅配線層の抵抗値が大きくならないようにする必要がある。このため、ゲート電極１１０、ソース電極１５０ａおよびドレイン電極１５０ｂには、図１に示す配線構造１０が用いられている。具体的には、ゲート電極１１０は、ガラス基板１０１上にチタンからなる接着層１１１および酸化銅からなるバリア層１１２を間に挟んで形成された銅配線層１１３からなる。ゲート配線ＧＬもゲート電極１１０と同じ構造である。また、ソース電極１５０ａおよびドレイン電極１５０ｂは、ゲート絶縁膜１２０上に、チタンからなる接着層１５１ａ、１５１ｂ、および、酸化銅からなるバリア層１５２ａ、１５２ｂをそれぞれ間に挟んで形成された銅配線層１５３ａ、１５３ｂからなる。ソース配線ＳＬもソース電極１５０ａ／ドレイン電極１５０ｂと同じ構造である。 In such a pixel formation portion 68, the gate electrode 110, the source electrode 150a, and the drain electrode 150b of the TFT 100, the source wiring SL, and the gate wiring GL have resistance values in order to prevent delay of the control signal and the video signal. Small copper wiring layers are formed. However, since the copper wiring layer is easily peeled off during the manufacture of the TFT substrate, the copper wiring layer is firmly adhered to the base film (base) such as the glass substrate 101 or the gate insulating film 120, and the copper wiring layer is manufactured during the manufacturing of the TFT substrate. In addition to preventing the wiring layer from peeling off, it is necessary to prevent the resistance value of the copper wiring layer from increasing by heating the TFT substrate when the gate insulating film 120 and the protective film 171 are formed. Therefore, the wiring structure 10 shown in FIG. 1 is used for the gate electrode 110, the source electrode 150a, and the drain electrode 150b. Specifically, the gate electrode 110 includes a copper wiring layer 113 formed on the glass substrate 101 with an adhesive layer 111 made of titanium and a barrier layer 112 made of copper oxide interposed therebetween. The gate wiring GL has the same structure as the gate electrode 110. Further, the source electrode 150a and the drain electrode 150b are copper wiring layers formed on the gate insulating film 120 with the adhesive layers 151a and 151b made of titanium and the barrier layers 152a and 152b made of copper oxide interposed therebetween, respectively. 153a and 153b. The source wiring SL has the same structure as the source electrode 150a / drain electrode 150b.

なお、ＴＦＴ１００のゲート電極１１０、ソース電極１５０ａ、ドレイン電極１５０ｂ、ソース配線ＳＬ、およびゲート配線ＧＬのいずれにも、図１に示す配線構造１０が用いられるとしたが、それらのうちの一部の電極または配線のみに配線構造１０を用い、他の電極または配線をアルミニウム等の他の金属を用いてもよい。また、配線構造１０に含まれる銅配線層１４は、純銅の代わりに銅合金からなる銅配線層であってもよい。 Note that the wiring structure 10 shown in FIG. 1 is used for any of the gate electrode 110, the source electrode 150a, the drain electrode 150b, the source wiring SL, and the gate wiring GL of the TFT 100, but some of them are used. The wiring structure 10 may be used only for electrodes or wiring, and other metals such as aluminum may be used for other electrodes or wiring. The copper wiring layer 14 included in the wiring structure 10 may be a copper wiring layer made of a copper alloy instead of pure copper.

ＴＦＴ１００のゲート電極１１０、ソース電極１５０ａ、ドレイン電極１５０ｂ、ソース配線ＳＬ、およびゲート配線ＧＬのすべてに、図３に示す配線構造２０を用いてもよく、または、それらの一部に配線構造２０を用い、他の電極および配線に配線構造１０を用いたり、アルミニウム等の金属を用いたりしてもよい。また、配線構造２０にそれぞれ含まれる銅配線層２４は、純銅の代わりに銅合金からなる銅配線層であってもよい。 The wiring structure 20 shown in FIG. 3 may be used for all of the gate electrode 110, the source electrode 150a, the drain electrode 150b, the source wiring SL, and the gate wiring GL of the TFT 100, or the wiring structure 20 may be formed in a part of them. The wiring structure 10 may be used for other electrodes and wiring, or a metal such as aluminum may be used. The copper wiring layer 24 included in each wiring structure 20 may be a copper wiring layer made of a copper alloy instead of pure copper.

ＴＦＴ１００では、保護膜１７１の上面に平坦化膜１７２が形成され、平坦化膜１７２の上面に画素電極１８０が形成されている。しかし、保護膜の上面に画素電極が形成されたＴＦＴと、ＴＦＴに接続されたソース配線およびゲート配線に、配線構造１０、２０を用いてもよい。 In the TFT 100, a planarization film 172 is formed on the upper surface of the protective film 171, and a pixel electrode 180 is formed on the upper surface of the planarization film 172. However, the wiring structures 10 and 20 may be used for the TFT in which the pixel electrode is formed on the upper surface of the protective film, and the source wiring and the gate wiring connected to the TFT.

＜４．３画素形成部の製造方法＞
図９および図１０は、図８に示す画素形成部６８の各製造工程を示す断面図である。図９（Ａ）に示すように、絶縁性基板であるガラス基板１０１上に、スパッタリング法によって、チタン（Ｔｉ）からなる接着層１１１を成膜する。接着層１１１上に、アルゴン（Ａｒ）ガスと酸素ガスの雰囲気（Ｏ₂の分圧１〜３０％）中で、反応性スパッタリング法によって酸化銅からなるバリア層１１２を成膜する。さらにバリア層１１２上にスパッタリング法によって純銅からなる銅配線層１１３を成膜し、積層金属膜１１４を形成する。ここで、接着層１１１の膜厚を例えば３０〜１５０ｎｍ、バリア層１１２の膜厚を例えば３０〜１５０ｎｍ、銅配線層１１３の膜厚を例えば１００〜５００ｎｍとする。なお、バリア層１１２として窒化銅（Ｃｕ₃Ｎ）を使用する場合には、アルゴン（Ａｒ）と窒素（Ｎ₂）の雰囲気中（Ｎ₂の分圧１０〜９０％）で反応性スパッタリング法により窒化銅からなるバリア層を成膜する。 <4.3 Manufacturing Method of Pixel Forming Section>
9 and 10 are cross-sectional views showing respective manufacturing steps of the pixel forming portion 68 shown in FIG. As shown in FIG. 9A, an adhesive layer 111 made of titanium (Ti) is formed over a glass substrate 101 which is an insulating substrate by a sputtering method. A barrier layer 112 made of copper oxide is formed on the adhesive layer 111 by reactive sputtering in an atmosphere of argon (Ar) gas and oxygen gas (O ₂ partial pressure of 1 to 30%). Further, a copper wiring layer 113 made of pure copper is formed on the barrier layer 112 by sputtering to form a laminated metal film 114. Here, the film thickness of the adhesive layer 111 is, for example, 30 to 150 nm, the film thickness of the barrier layer 112 is, for example, 30 to 150 nm, and the film thickness of the copper wiring layer 113 is, for example, 100 to 500 nm. When copper nitride (Cu ₃ N) is used as the barrier layer 112, reactive sputtering is performed in an atmosphere of argon (Ar) and nitrogen (N ₂ ) (N ₂ partial pressure of 10 to 90%). A barrier layer made of copper nitride is formed.

図９（Ｂ）に示すように、フォトリソグラフィ法を用いて、積層金属膜１１４上に所望の形状のレジストパターン１１５を形成し、レジストパターン１１５をマスクにして、銅配線層１１３、バリア層１１２、および接着層１１１を順にエッチングし、ゲート電極１１０およびゲート配線（図示しない）を形成する。このエッチングは、ウエットエッチングによって行なわれ、使用するエッチャントは、過酸化水素水（Ｈ₂Ｏ₂）とフッ素化合物を含む水溶液、または過酸化水素とカルボン酸とフッ素化合物を含む水溶液である。この場合、上記エッチャントのエッチング速度は、銅、酸化銅、チタンの順に遅くなるので、ゲート電極１１０およびゲート配線の端部の形状は順テーパになる。ゲート電極１１０およびゲート配線を形成した後に、レジストパターン１１５を剥離する。なお、ゲート電極１１０とゲート配線とを、レジストパターン１１５をマスクとしてドライエッチング法を用いて形成してもよい。 As shown in FIG. 9B, a resist pattern 115 having a desired shape is formed on the laminated metal film 114 by photolithography, and the copper wiring layer 113 and the barrier layer 112 are formed using the resist pattern 115 as a mask. , And the adhesive layer 111 are sequentially etched to form a gate electrode 110 and a gate wiring (not shown). This etching is performed by wet etching, and an etchant to be used is an aqueous solution containing hydrogen peroxide (H ₂ O ₂ ) and a fluorine compound, or an aqueous solution containing hydrogen peroxide, a carboxylic acid, and a fluorine compound. In this case, since the etch rate of the etchant decreases in the order of copper, copper oxide, and titanium, the shapes of the end portions of the gate electrode 110 and the gate wiring are forward tapered. After forming the gate electrode 110 and the gate wiring, the resist pattern 115 is peeled off. Note that the gate electrode 110 and the gate wiring may be formed by a dry etching method using the resist pattern 115 as a mask.

図９（Ｃ）に示すように、ゲート電極１１０およびゲート配線を含むガラス基板１０１の全体を覆うように、プラズマＣＶＤ法によってゲート絶縁膜１２０を成膜する。ゲート絶縁膜１２０は、例えば膜厚２００〜５００ｎｍの窒化シリコン（ＳｉＮｘ）膜からなる。次に、ゲート絶縁膜１２０上に、モノシラン（ＳｉＨ₄）と水素（Ｈ₂）を原料ガスとするプラズマＣＶＤ法を用いて、例えば膜厚３０〜３００ｎｍの非晶質シリコン層（図示しない）を成膜する。次に、リン（Ｐ）等のｎ型の不純物が高濃度にドープされた、例えば膜厚２０〜１５０ｎｍのｎ⁺シリコン層（図示しない）をプラズマＣＶＤ法によって成膜する。なお、ゲート絶縁膜１２０、非晶質シリコン層、およびｎ⁺シリコン層を、原料ガスを切り換えることにより、連続して成膜することが好ましい。この場合、ゲート絶縁膜１２０と非晶質シリコン層との界面、および、非晶質シリコン層とｎ⁺シリコン層との界面に不純物が付着して界面準位が形成されることを防止できる。 As shown in FIG. 9C, a gate insulating film 120 is formed by a plasma CVD method so as to cover the entire glass substrate 101 including the gate electrode 110 and the gate wiring. The gate insulating film 120 is made of, for example, a silicon nitride (SiNx) film having a thickness of 200 to 500 nm. Next, an amorphous silicon layer (not shown) having a film thickness of, for example, 30 to 300 nm is formed on the gate insulating film 120 by plasma CVD using monosilane (SiH ₄ ) and hydrogen (H ₂ ) as source gases. Form a film. Next, an n ⁺ silicon layer (not shown) having a film thickness of, for example, 20 to 150 nm doped with an n-type impurity such as phosphorus (P) at a high concentration is formed by plasma CVD. Note that the gate insulating film 120, the amorphous silicon layer, and the n ⁺ silicon layer are preferably formed successively by switching the source gas. In this case, it is possible to prevent impurities from adhering to the interface between the gate insulating film 120 and the amorphous silicon layer and the interface between the amorphous silicon layer and the n ⁺ silicon layer to form interface states.

次に、ｎ⁺シリコン層上に、フォトリソグラフィ法によって、所望の形状のレジストパターン（図示しない）を形成する。レジストパターンをマスクにして、ｎ⁺シリコン層および非晶質シリコン層をドライエッチングによってエッチングし、レジストパターンを剥離する。その結果、孤立したチャネル層１３０、およびチャネル層１３０と同じ形状のｎ⁺シリコン層１４１が形成される。 Next, a resist pattern (not shown) having a desired shape is formed on the n ⁺ silicon layer by photolithography. Using the resist pattern as a mask, the n ⁺ silicon layer and the amorphous silicon layer are etched by dry etching, and the resist pattern is peeled off. As a result, an isolated channel layer 130 and an n ⁺ silicon layer 141 having the same shape as the channel layer 130 are formed.

図９（Ｄ）に示すように、図９（Ａ）に示す積層金属膜１１４と同様にして、ｎ⁺シリコン層１４１の表面に、スパッタリング法または反応性スパッタリング法によって、チタンからなる接着層１５１、酸化銅からなるバリア層１５２、および純銅からなる銅配線層１５３を順に成膜して積層金属膜１５４を形成する。ここで、接着層１５１の膜厚を例えば３０〜１５０ｎｍ、バリア層１５２の膜厚を例えば３０〜１５０ｎｍ、銅配線層１５３の膜厚を例えば１００〜５００ｎｍとする。 As shown in FIG. 9D, an adhesive layer 151 made of titanium is formed on the surface of the n ⁺ silicon layer 141 by sputtering or reactive sputtering in the same manner as the stacked metal film 114 shown in FIG. 9A. Then, a barrier layer 152 made of copper oxide and a copper wiring layer 153 made of pure copper are sequentially formed to form a laminated metal film 154. Here, the film thickness of the adhesive layer 151 is, for example, 30 to 150 nm, the film thickness of the barrier layer 152 is, for example, 30 to 150 nm, and the film thickness of the copper wiring layer 153 is, for example, 100 to 500 nm.

図１０（Ｅ）に示すように、フォトリソグラフィ法を用いて、積層金属膜１５４上に所望のレジストパターン１５５を形成し、レジストパターン１５５をマスクにして積層金属膜１５４をウエットエッチングし、ソース電極１５０ａ、ドレイン電極１５０ｂ、およびソース配線ＳＬを形成する。そして、レジストパターン１５５を剥離する。なお、ウエットエッチングに使用するエッチャントは、ゲート電極１１０を形成するときに用いたエッチャントと同じエッチャントを用いる。また、ウエットエッチングの代わりにドライエッチング法によりソース電極１５０ａ、ドレイン電極１５０ｂ、およびソース配線ＳＬを形成してもよい。 As shown in FIG. 10E, a desired resist pattern 155 is formed on the laminated metal film 154 by using a photolithography method, and the laminated metal film 154 is wet-etched using the resist pattern 155 as a mask to form a source electrode. 150a, drain electrode 150b, and source line SL are formed. Then, the resist pattern 155 is peeled off. Note that the etchant used for the wet etching is the same etchant used when the gate electrode 110 is formed. Further, the source electrode 150a, the drain electrode 150b, and the source wiring SL may be formed by dry etching instead of wet etching.

次に、ソース電極１５０ａおよびドレイン電極１５０ｂをマスクにしてｎ⁺シリコン層１４１をドライエッチング法によってエッチングし、ソース電極１５０ａおよびドレイン電極１５０ｂの下面にオーミックコンタクト層１４０ａ、１４０ｂをそれぞれ形成する。 Next, the n ⁺ silicon layer 141 is etched by dry etching using the source electrode 150a and the drain electrode 150b as a mask, and ohmic contact layers 140a and 140b are formed on the lower surfaces of the source electrode 150a and the drain electrode 150b, respectively.

図１０（Ｆ）に示すように、ＴＦＴ１００およびソース配線ＳＬの全体を覆うように、プラズマＣＶＤ法によって窒化シリコンからなる保護層１７１を成膜し、さらに感光性アクリル樹脂からなる平坦化膜１７２を形成する。平坦化膜１７２を露光・現像し、ドレイン電極１５０ｂに達するスルーホール１７５を開口する。そして、ＩＴＯ（Indium Tin Oxide）等の透明金属からなり、スルーホール１７５を介してドレイン電極１５０ｂの上面に電気的に接続された画素電極１８０を形成する。このようにして、画素形成部６８のスイッチング素子として機能するＴＦＴ１００、ソース配線ＳＬ、およびゲート配線ＧＬが形成される。 As shown in FIG. 10F, a protective layer 171 made of silicon nitride is formed by plasma CVD so as to cover the entire TFT 100 and the source wiring SL, and a planarizing film 172 made of photosensitive acrylic resin is further formed. Form. The planarizing film 172 is exposed and developed, and a through hole 175 reaching the drain electrode 150b is opened. Then, a pixel electrode 180 made of a transparent metal such as ITO (Indium Tin Oxide) and electrically connected to the upper surface of the drain electrode 150b through the through hole 175 is formed. In this manner, the TFT 100, the source line SL, and the gate line GL that function as switching elements of the pixel formation portion 68 are formed.

＜４．４画素形成部の変形例＞
図１１は、トップゲート型ＴＦＴ２００が形成された画素形成部の構成を示す断面図である。図１１に示すように、ガラス基板２０１上に、窒化シリコンからなるアンダーコート層２０５が形成され、アンダーコート層２０５上に非晶質シリコンからなるチャネル層２３０が形成されている。チャネル層２３０の左右の上面に、オーミックコンタクト層２４０ａ、２４０ｂがそれぞれ形成されている。チャネル層２３０およびオーミックコンタクト層２４０ａ、２４０ｂを含むガラス基板２０１の全体を覆うように、ゲート絶縁膜２２０が形成されている。チャネル層２３０の上方のゲート絶縁膜２２０上には、ゲート電極２１０が形成されている。オーミックコンタクト層２４０ａ、２４０ｂ上にそれぞれ開口されたコンタクトホールを介してオーミックコンタクト層２４０ａ、２４０ｂとそれぞれ電気的に接続されたソース電極２５０ａおよびドレイン電極２５０ｂと、ソース配線ＳＬとが形成されている。ゲート電極２１０、ソース電極２５０ａ、ドレイン電極２５０ｂ、ソース配線ＳＬを含むガラス基板２０１の全体を覆うように保護膜２７１および平坦化膜２７２が成膜され、ソース電極２５０ａは左方向に延在してソース配線ＳＬと一体になり、ドレイン電極２５０ｂは右方向に延在して画素電極２８０と電気的に接続される。なお、ゲート配線はゲート電極２１０と同じ構造であるので、ゲート配線の図示および説明を省略する。 <4.4 Modification of Pixel Forming Unit>
FIG. 11 is a cross-sectional view illustrating a configuration of a pixel formation portion in which the top gate TFT 200 is formed. As shown in FIG. 11, an undercoat layer 205 made of silicon nitride is formed on a glass substrate 201, and a channel layer 230 made of amorphous silicon is formed on the undercoat layer 205. Ohmic contact layers 240a and 240b are formed on the left and right upper surfaces of the channel layer 230, respectively. A gate insulating film 220 is formed so as to cover the entire glass substrate 201 including the channel layer 230 and the ohmic contact layers 240a and 240b. A gate electrode 210 is formed on the gate insulating film 220 above the channel layer 230. A source electrode 250a and a drain electrode 250b that are electrically connected to the ohmic contact layers 240a and 240b through contact holes respectively opened on the ohmic contact layers 240a and 240b, and a source wiring SL are formed. A protective film 271 and a planarization film 272 are formed so as to cover the entire glass substrate 201 including the gate electrode 210, the source electrode 250a, the drain electrode 250b, and the source wiring SL, and the source electrode 250a extends in the left direction. The drain electrode 250b is integrated with the source line SL, extends in the right direction, and is electrically connected to the pixel electrode 280. Note that since the gate wiring has the same structure as the gate electrode 210, illustration and description of the gate wiring are omitted.

ここでゲート電極２１０およびゲート配線に、接着層２１１、バリア層２１２、銅配線層２１３を順に積層した、図１に示す配線構造１０を用いた。また、ソース電極２５０ａ、ドレイン電極２５０ｂ、およびソース配線ＳＬに、接着層２５１ａ、２５１ｂ、バリア層２５２ａ、２５２ｂ、銅配線層２５３ａ、２５３ｂをそれぞれ順に積層した、図１に示す配線構造１０を用いた。しかし、それらのうちの一部の電極または配線のみに配線構造１０を用い、他の電極または配線をアルミニウム等の他の金属を用いてもよい。また、配線構造１０に含まれる銅配線層１４は、純銅の代わりに銅合金からなる銅配線層であってもよい。 Here, the wiring structure 10 shown in FIG. 1 was used in which an adhesive layer 211, a barrier layer 212, and a copper wiring layer 213 were sequentially laminated on the gate electrode 210 and the gate wiring. Further, the wiring structure 10 shown in FIG. 1 was used in which adhesive layers 251a and 251b, barrier layers 252a and 252b, and copper wiring layers 253a and 253b were sequentially stacked on the source electrode 250a, the drain electrode 250b, and the source wiring SL. . However, the wiring structure 10 may be used only for some of the electrodes or wirings, and another metal such as aluminum may be used for the other electrodes or wirings. The copper wiring layer 14 included in the wiring structure 10 may be a copper wiring layer made of a copper alloy instead of pure copper.

ＴＦＴ２００のゲート電極２１０、ソース電極２５０ａ、ドレイン電極２５０ｂ、ソース配線ＳＬ、およびゲート配線のすべてに、図３に示す配線構造２０を用いてもよく、または、それらの一部に配線構造２０を用い、他の電極および配線に配線構造１０を用いたり、アルミニウム等の金属を用いたりしてもよい。また、配線構造２０にそれぞれ含まれる銅配線層２４は、純銅の代わりに銅合金からなる銅配線層であってもよい。 The wiring structure 20 shown in FIG. 3 may be used for all of the gate electrode 210, the source electrode 250a, the drain electrode 250b, the source wiring SL, and the gate wiring of the TFT 200, or the wiring structure 20 may be used for some of them. The wiring structure 10 may be used for other electrodes and wirings, or a metal such as aluminum may be used. The copper wiring layer 24 included in each wiring structure 20 may be a copper wiring layer made of a copper alloy instead of pure copper.

＜４．５周辺コンタクト部の構成＞
次に、周辺コンタクト部６６の構造について説明する。図１２（Ａ）は、図６に示す周辺コンタクト部６６の構成を示す平面図であり、図１２（Ｂ）は、図１２（Ａ）に示す周辺コンタクト部のＢ−Ｂ線に沿った構成を示す断面図である。図１２（Ａ）および図１２（Ｂ）に示すように、ゲート配線ＧＬはガラス基板１０１上の左端から右側に延在するように形成され、ソース配線ＳＬは、絶縁膜（ゲート絶縁膜１２０）を間に挟んでゲート配線ＧＬの上方に配置され、ガラス基板１０１上の右端から左側に延在するように形成されている。ソース配線ＳＬの左端部は、ゲート配線ＧＬの右端部と平面視において重なるように、ゲート配線ＧＬの右端よりも左側に配置されている。さらにソース配線ＳＬ上に保護膜１７１および平坦化膜１７２が形成され、ソース配線ＳＬの左端部とゲート配線ＧＬの右端部が重なる位置にコンタクトホール１９０が開口されている。コンタクトホール１９０内では、ゲート配線ＧＬの右端側の上面と、ソース配線ＳＬの左端部の上面とが露出され、それらは、画素電極１８０と同じ透明金属からなる配線層１９５によって電気的に接続されている。これにより、ＴＦＴ基板６０の周辺部における配線の自由度を大きくすることができる。 <4.5 Configuration of peripheral contacts>
Next, the structure of the peripheral contact portion 66 will be described. 12A is a plan view showing the configuration of the peripheral contact portion 66 shown in FIG. 6, and FIG. 12B shows the configuration of the peripheral contact portion shown in FIG. 12A along the line BB. FIG. As shown in FIGS. 12A and 12B, the gate wiring GL is formed to extend from the left end on the glass substrate 101 to the right, and the source wiring SL is formed of an insulating film (gate insulating film 120). Between the right end of the glass substrate 101 and the left side of the gate wiring GL. The left end portion of the source line SL is arranged on the left side of the right end of the gate line GL so as to overlap the right end part of the gate line GL in plan view. Further, a protective film 171 and a planarizing film 172 are formed on the source line SL, and a contact hole 190 is opened at a position where the left end portion of the source line SL and the right end portion of the gate line GL overlap. In the contact hole 190, the upper surface on the right end side of the gate wiring GL and the upper surface of the left end portion of the source wiring SL are exposed, and they are electrically connected by the wiring layer 195 made of the same transparent metal as the pixel electrode 180. ing. Thereby, the freedom degree of the wiring in the peripheral part of TFT substrate 60 can be enlarged.

このような周辺コンタクト部６６においても、ゲート配線ＧＬおよびソース配線ＳＬには、それぞれ図１に示す配線構造１０が用いられている。このため、図８に示すゲート配線ＧＬの露出された銅配線層１１３とソース配線ＳＬの露出された銅配線層１５３ａとを配線層１９５で接続する。このように、ゲート配線ＧＬとソース配線ＳＬとして図１に示す配線構造１０を用いれば、ゲート配線ＧＬおよびソース配線ＳＬの抵抗値が大きくなることを抑制することができる。なお、ゲート配線ＧＬおよびソース配線ＳＬとして、図３に示す配線構造２０を用いてもよい。この場合、ゲート配線ＧＬのキャップ層とソース配線ＳＬのキャップ層とが配線層１９５によって電気的に接続されている。 Also in such a peripheral contact portion 66, the wiring structure 10 shown in FIG. 1 is used for the gate wiring GL and the source wiring SL, respectively. Therefore, the wiring layer 195 connects the exposed copper wiring layer 113 of the gate wiring GL and the exposed copper wiring layer 153a of the source wiring SL shown in FIG. As described above, when the wiring structure 10 shown in FIG. 1 is used as the gate wiring GL and the source wiring SL, it is possible to suppress an increase in the resistance values of the gate wiring GL and the source wiring SL. Note that the wiring structure 20 shown in FIG. 3 may be used as the gate wiring GL and the source wiring SL. In this case, the cap layer of the gate wiring GL and the cap layer of the source wiring SL are electrically connected by the wiring layer 195.

配線層１９５は、それらの上方に、ゲート配線ＧＬおよびソース配線ＳＬと平面視において重なるように形成されている。しかし、図１２（Ａ）では、見やすくするために、配線層１９５の図示を省略した。同様に、絶縁膜（ゲート絶縁膜）１２０、保護膜１７１、および平坦化膜１７２の図示も省略した。 The wiring layer 195 is formed above them so as to overlap the gate wiring GL and the source wiring SL in plan view. However, in FIG. 12A, the wiring layer 195 is not shown for easy viewing. Similarly, illustration of the insulating film (gate insulating film) 120, the protective film 171, and the planarizing film 172 is omitted.

＜５．その他＞
上述の説明では、配線構造１０、２０を、アクティブマトリクス型液晶表示装置５０のＴＦＴ基板６０に用いる場合について説明したが、アクティブマトリクス型有機ＥＬ装置のＴＦＴ基板にも用いることができる。この場合にも、配線構造１０、２０を用いた配線を形成することにより、配線の抵抗値を小さくすることができるので、制御信号や映像信号の遅延を防止することができる。 <5. Other>
In the above description, the case where the wiring structures 10 and 20 are used for the TFT substrate 60 of the active matrix liquid crystal display device 50 has been described. However, the wiring structures 10 and 20 can also be used for the TFT substrate of the active matrix organic EL device. Also in this case, by forming the wiring using the wiring structures 10 and 20, the resistance value of the wiring can be reduced, so that the delay of the control signal and the video signal can be prevented.

１０、２０…配線構造
１１、２１…ガラス基板（基体）
１２、２２…接着層
１３、２３…バリア層（第１のバリア層）
１４、２４…銅配線層（導電層）
２５…バリア層（第２のバリア層）
２６…キャップ層
５０…液晶表示装置
１００、２００…ＴＦＴ
１１０、２１０…ゲート電極
１３０、２３０…チャネル層
１５０ａ、２５０ａ…ソース電極
１５０ｂ、２５０ｂ…ドレイン電極
ＧＬ…ゲート配線
ＳＬ…ソース配線 10, 20 ... Wiring structure 11, 21 ... Glass substrate (base)
12, 22 ... Adhesive layer 13, 23 ... Barrier layer (first barrier layer)
14, 24 ... Copper wiring layer (conductive layer)
25 ... Barrier layer (second barrier layer)
26 ... Cap layer 50 ... Liquid crystal display device 100, 200 ... TFT
110, 210 ... gate electrode 130, 230 ... channel layer 150a, 250a ... source electrode 150b, 250b ... drain electrode GL ... gate wiring SL ... source wiring

Claims

A wiring structure formed on a substrate,
An adhesive layer formed on the substrate;
A first barrier layer formed on the adhesive layer;
A wiring layer formed on the first barrier layer and containing at least copper as a main component,
The adhesive layer is made of a material that bonds the base and the wiring layer,
The wiring structure according to claim 1, wherein the first barrier layer is made of a material that prevents diffusion of atoms from the adhesive layer to the wiring layer.

The wiring structure according to claim 1, wherein the wiring layer is made of pure copper.

The substrate is a glass substrate;
The adhesive layer includes at least one of a layer made of titanium, molybdenum, tungsten, tantalum, and a layer made of an alloy containing at least one of them,
The wiring structure according to claim 1, wherein the first barrier layer includes at least one of a layer made of copper oxide and a layer made of copper nitride.

A second barrier layer formed on the wiring layer;
A cap layer formed on the second barrier layer;
The cap layer is made of a material that prevents formation of an oxide film of the wiring layer,
The wiring structure according to claim 1, wherein the second barrier layer is made of a material that prevents diffusion of atoms from the cap layer to the wiring layer.

The cap layer includes at least one of a layer made of titanium, molybdenum, tungsten, tantalum, and a layer made of an alloy containing at least one of them,
The wiring structure according to claim 4, wherein the second barrier layer includes at least one of a layer made of copper oxide and a layer made of copper nitride.

An active matrix display device having a wiring structure formed on a substrate,
Multiple gate lines;
A plurality of source lines crossing each of the plurality of gate lines;
A pixel formation portion that is disposed at each intersection of the gate wiring and the source wiring, and includes a thin film transistor and a pixel electrode;
The thin film transistor includes a gate electrode electrically connected to the gate wiring, a source electrode electrically connected to the source wiring, and a drain electrode electrically connected to the pixel electrode,
5. The display device according to claim 1, wherein at least one of the gate electrode, the source electrode, the drain electrode, the source wiring, and the gate wiring includes the wiring structure according to claim 1.