KR20100005457A - Thin film transistor substrate and method for fabricating the same - Google Patents

Thin film transistor substrate and method for fabricating the same Download PDF

Info

Publication number
KR20100005457A
KR20100005457A KR1020080065495A KR20080065495A KR20100005457A KR 20100005457 A KR20100005457 A KR 20100005457A KR 1020080065495 A KR1020080065495 A KR 1020080065495A KR 20080065495 A KR20080065495 A KR 20080065495A KR 20100005457 A KR20100005457 A KR 20100005457A
Authority
KR
South Korea
Prior art keywords
passivation layer
sub passivation
sub
gate
electrode
Prior art date
Application number
KR1020080065495A
Other languages
Korean (ko)
Other versions
KR101474774B1 (en
Inventor
김주한
정기훈
심승환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080065495A priority Critical patent/KR101474774B1/en
Priority to US12/498,534 priority patent/US7858412B2/en
Publication of KR20100005457A publication Critical patent/KR20100005457A/en
Application granted granted Critical
Publication of KR101474774B1 publication Critical patent/KR101474774B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/948—Radiation resist
    • Y10S438/951—Lift-off

Abstract

PURPOSE: A thin film transistor array panel for reducing fault while reducing a manufacturing cost and a manufacturing method thereof are provided to prevent skew phenomenon or deterioration of the protection layer. CONSTITUTION: A gate wiring includes a gate line and a gate electrode on an insulating substrate(10). A semiconductor pattern is formed on the gate electrode. A data line formed in a semiconductor pattern image includes a data line, a source electrode and a drain electrode. A first sub protective film and a second sub protective film are laminated on protective film. A pixel electrode is connected through a contact hole formed in the protective film to the drain electrode.

Description

박막 트랜지스터 표시판 및 이의 제조 방법{Thin film transistor substrate and method for fabricating the same}Thin film transistor substrate and method for manufacturing same {Thin film transistor substrate and method for fabricating the same}

본 발명은 박막 트랜지스터 표시판 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 제조 원가가 절감되고, 불량이 감소된 박막 트랜지스터 표시판 및 이의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor array panel and a method for manufacturing the same, and more particularly, to a thin film transistor array panel and a method for manufacturing the same, which reduce manufacturing costs and reduce defects.

액정 표시 장치는 서로 대향하는 2장의 기판과 2장의 기판들 사이에 개재되어 있는 액정층을 포함하여 이루어진다. 상술한 2장의 기판 중 하나는 박막 트랜지스터 표시판이며, 이 박막 트랜지스터 표시판은 게이트선들 및 데이터선들과, 그 게이트선들과 데이터선들의 교차부마다 스위칭 소자로 형성된 박막 트랜지스터와, 화소 단위로 형성되어 박막 트랜지스터에 접속된 화소전극 등으로 구성된다. 게이트선들과 데이터선들은 각각의 패드들을 통해 구동회로들로부터 신호를 공급받는다. 박막 트랜지스터는 게이트선에 공급되는 스캔신호에 응답하여 데이터선에 공급되는 데이터 신호를 화소 전극에 공급한다.The liquid crystal display device includes two substrates facing each other and a liquid crystal layer interposed between the two substrates. One of the two substrates described above is a thin film transistor array panel, which is a thin film transistor formed of a switching element at each intersection of gate lines and data lines, the intersection of the gate lines and data lines, and a thin film transistor formed in pixel units. And a pixel electrode connected to it. The gate lines and the data lines are supplied with signals from the driving circuits through the respective pads. The thin film transistor supplies a data signal supplied to the data line to the pixel electrode in response to a scan signal supplied to the gate line.

이와 같이 박막 트랜지스터 표시판 상에 다수의 배선을 형성하는 대표적인 방법으로는, 구성 물질을 적층하고, 마스크 공정을 통해 패터닝하는 사진 식각 방 법(photolithography)이 있다. 그러나, 사진 식각 방법은 박막 증착, 감광물질(photoresist material) 도포, 마스크 정렬(mask alignment), 노광(exposure), 현상(develop), 식각(etching), 스트립(strip) 등의 공정 등의 다수의 공정이 수반되기 때문에, 공정 시간의 증가와 제품 원가 상승의 원인이 된다. As such, a typical method of forming a plurality of wirings on a thin film transistor array panel is photolithography, in which a constituent material is stacked and patterned through a mask process. However, the photolithography method has many methods such as thin film deposition, photoresist material application, mask alignment, exposure, development, etching, stripping and the like. The process is accompanied by an increase in processing time and a rise in product cost.

최근에는 박막 트랜지스터 표시판을 형성하기 위하여 5매의 마스크를 이용하여 사진 식각을 수행하는 5매 마스크 공정에서 하나의 마스크 공정을 줄인 4매 마스크 공정이 대두되고 있다. 이와 같이 4매 마스크 공정을 채용하는 경우 5매 마스크 공정을 이용하는 경우보다 공정 단계를 줄임으로써 이에 비례하는 제조단가를 절감할 수 있게 되었다. 다만, 4매 마스크 공정 역시 여전히 제조공정이 복잡하여 원가 절감에 한계가 있으므로 제조공정을 더욱 단순화하여 제조단가를 더욱 줄일 수 있는 박막 트랜지스터 표시판의 제조방법이 요구된다.Recently, in order to form a thin film transistor array panel, a four mask process having one mask process shortened in a five mask process in which photo etching is performed using five masks has emerged. As such, when the four-sheet mask process is adopted, the manufacturing cost can be reduced in proportion to the process step by reducing the process step than when using the five-sheet mask process. However, since the four-sheet mask process is still a complicated manufacturing process, there is a limit in cost reduction, there is a need for a method of manufacturing a thin film transistor array panel that can further simplify the manufacturing process to further reduce the manufacturing cost.

본 발명이 해결하고자 하는 과제는, 제조 원가가 절감되고, 불량이 감소된 박막 트랜지스터 표시판을 제공하고자 하는 것이다.An object of the present invention is to provide a thin film transistor array panel in which manufacturing cost is reduced and defects are reduced.

본 발명이 해결하고자 하는 다른 과제는, 이러한 박막 트랜지스터 표시판의 제조 방법을 제공하고자 하는 것이다.Another object of the present invention is to provide a method of manufacturing such a thin film transistor array panel.

본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다. Problems to be solved by the present invention are not limited to the above-mentioned problems, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은, 절연 기판과, 상기 절연 기판 상에 형성되며 게이트선 및 게이트 전극을 포함하는 게이트 배선과, 상기 게이트 전극 상에 형성된 반도체 패턴과, 상기 반도 체 패턴 상에 형성되며 데이터선, 소스 전극 및 드레인 전극을 포함하는 데이터 배선과, 상기 데이터 배선 상에 제1 서브 보호막 및 제2 서브 보호막으로 적층된 보호막과, 상기 보호막에 형성된 콘택홀을 통하여 상기 드레인 전극에 접속하는 화소 전극을 포함한다. 여기서, 상기 제2 서브 보호막은 상기 제1 서브 보호막보다 밀도가 낮을 수 있다.According to an embodiment of the present invention, a thin film transistor array panel includes an insulating substrate, a gate wiring formed on the insulating substrate and including a gate line and a gate electrode, and a semiconductor pattern formed on the gate electrode. And a data line formed on the semiconductor pattern, the data line including a data line, a source electrode, and a drain electrode, a passivation layer stacked on the data line with a first sub passivation layer and a second sub passivation layer, and a contact formed on the passivation layer. And a pixel electrode connected to the drain electrode through a hole. The second sub passivation layer may have a lower density than the first sub passivation layer.

상기 제1 서브 보호막 및 상기 제2 서브 보호막은 질화 규소 또는 산화 규소로 이루어질 수 있다.The first sub passivation layer and the second sub passivation layer may be formed of silicon nitride or silicon oxide.

상기 제1 서브 보호막은 질화 규소 또는 산화 규소로 이루어지고, 상기 제2 서브 보호막은 비정질 실리콘으로 이루어질 수 있다.The first sub passivation layer may be made of silicon nitride or silicon oxide, and the second sub passivation layer may be made of amorphous silicon.

상기 화소 전극과 상기 절연 기판 사이에 상기 게이트 절연막 및 상기 제1 서브 보호막이 개재될 수 있다.The gate insulating layer and the first sub passivation layer may be interposed between the pixel electrode and the insulating substrate.

상기 화소 전극과 상기 절연 기판 사이에 상기 게이트 절연막, 상기 제1 서브 보호막, 및 상기 제2 서브 보호막이 개재될 수 있다. The gate insulating layer, the first sub passivation layer, and the second sub passivation layer may be interposed between the pixel electrode and the insulating substrate.

상기 보호막은 상기 제2 서브 보호막 상부에 형성된 제3 서브 보호막을 더 포함할 수 있다. The passivation layer may further include a third sub passivation layer formed on the second sub passivation layer.

상기 제3 서브 보호막은 상기 제2 서브 보호막보다 밀도가 높을 수 있다. The third sub passivation layer may have a higher density than the second sub passivation layer.

상기 제1 서브 보호막, 상기 제2 서브 보호막 및 상기 제3 서브 보호막은 질화 규소 또는 산화 규소로 이루어질 수 있다. The first sub passivation layer, the second sub passivation layer, and the third sub passivation layer may be formed of silicon nitride or silicon oxide.

상기 제1 서브 보호막 및 상기 제3 서브 보호막은 질화 규소 또는 산화 규소로 이루어지고, 상기 제2 서브 보호막은 비정질 실리콘으로 이루어질 수 있다.The first sub passivation layer and the third sub passivation layer may be made of silicon nitride or silicon oxide, and the second sub passivation layer may be made of amorphous silicon.

상기 절연 기판 상에 상기 게이트 배선과 동일한 층에 형성된 스토리지 전극을 더 포함할 수 있다.The semiconductor device may further include a storage electrode formed on the same layer as the gate line on the insulating substrate.

상기 스토리지 전극의 폭은 상기 데이터선의 폭보다 넓을 수 있다.The width of the storage electrode may be wider than the width of the data line.

상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은, 절연 기판 상에 게이트선 및 게이트 전극을 포함하는 게이트 배선을 형성하는 단계와, 상기 게이트 전극 상에 반도체 패턴과, 데이터선, 소스 전극 및 드레인 전극을 포함하는 데이터 배선을 형성하는 단계와, 상기 데이터 배선 상에 보호막을 형성하는 단계와, 상기 소스 전극 및 상기 드레인 전극을 덮는 제1 영역과, 화소 영역을 덮으며 상기 제1 영역보다 얇은 제2 영역을 포함하는 감광막 패턴을 상기 보호막 상에 형성하는 단계와, 상기 감광막 패턴에 의해 노출된 상기 보호막을 식각하는 단계와, 상기 결과물 전면에 화소 전극용 도전막을 형성하는 단계와, 상기 감광막 패턴이 리플로우(reflow)되도록 상기 감광막 패턴을 가열하는 단계와, 상기 감광막 패턴 및 상기 감광막 패턴 상의 상기 화소 전극용 도전막을 제거하여 상기 화소 영역에 화소 전극을 형성하는 단계를 포함한다. According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor array panel, including forming a gate wiring including a gate line and a gate electrode on an insulating substrate, and forming a semiconductor pattern on the gate electrode. Forming a data line including a data line, a source electrode, and a drain electrode; forming a passivation layer on the data line; a first region covering the source electrode and the drain electrode; And forming a photoresist pattern on the passivation layer, the photoresist pattern including a second region thinner than the first area, etching the passivation layer exposed by the photoresist pattern, and forming a conductive film for the pixel electrode on the entire surface of the resultant. And heating the photoresist pattern so that the photoresist pattern is reflowed. And removing the pattern and the conductive film for the pixel electrode on the photoresist pattern to form the pixel electrode in the pixel region.

상기 감광막 패턴을 가열하는 동안, 상기 감광막 패턴 상의 상기 화소 전극용 도전막에 크랙이 생길 수 있다. 상기 감광막 패턴을 60도 이상으로 가열할 수 있다. During heating of the photoresist pattern, a crack may occur in the conductive film for the pixel electrode on the photoresist pattern. The photoresist pattern may be heated to 60 degrees or more.

상기 보호막을 형성하는 단계는, 상기 데이터 배선 상에 제1 서브 보호막, 및 상기 제1 서브 보호막보다 밀도가 낮은 제2 서브 보호막을 적층하는 단계일 수 있다. The forming of the passivation layer may include stacking a first sub passivation layer and a second sub passivation layer having a lower density than the first sub passivation layer on the data line.

상기 제1 서브 보호막 및 상기 제2 서브 보호막이 동일한 물질로 이루어지고, 상기 제2 서브 보호막의 증착 속도는 상기 제1 서브 보호막의 증착 속도보다 빠를 수 있다. The first sub passivation layer and the second sub passivation layer may be made of the same material, and the deposition rate of the second sub passivation layer may be faster than that of the first sub passivation layer.

상기 보호막을 식각한 후, 상기 감광막 패턴을 전면 식각하여 상기 제2 영역을 제거하는 단계를 더 포함할 수 있다.After etching the passivation layer, the method may further include removing the second region by etching the entire photoresist pattern.

상기 제2 영역을 제거한 후, 상기 제2 영역 하부의 상기 제2 서브 보호막을 제거하는 단계를 더 포함할 수 있다. After removing the second region, the method may further include removing the second sub passivation layer under the second region.

상기 보호막을 형성하는 단계는 상기 제2 서브 보호막 상부에 상기 제2 서브 보호막보다 밀도가 높은 제3 서브 보호막을 형성하는 단계를 더 포함할 수 있다. The forming of the passivation layer may further include forming a third sub passivation layer having a higher density than the second sub passivation layer on the second sub passivation layer.

상기 제2 서브 보호막 및 상기 제3 서브 보호막이 동일한 물질로 이루어지고, 상기 제2 서브 보호막의 증착 속도는 상기 제3 서브 보호막의 증착 속도보다 빠를 수 있다. The second sub passivation layer and the third sub passivation layer may be formed of the same material, and the deposition rate of the second sub passivation layer may be faster than that of the third sub passivation layer.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and the drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알 려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention, and the general knowledge in the art to which the present invention pertains. It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims. In the drawings, the sizes and relative sizes of layers and regions may be exaggerated for clarity.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.When elements or layers are referred to as "on" or "on" of another element or layer, intervening other elements or layers as well as intervening another layer or element in between. It includes everything. On the other hand, when a device is referred to as "directly on" or "directly on" indicates that no device or layer is intervened in the middle. “And / or” includes each and all combinations of one or more of the items mentioned.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.The spatially relative terms " below ", " beneath ", " lower ", " above ", " upper " It may be used to easily describe the correlation of a device or components with other devices or components. Spatially relative terms are to be understood as terms that include different directions of the device in use or operation in addition to the directions shown in the figures. Like reference numerals refer to like elements throughout.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예 시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.Embodiments described herein will be described with reference to plan and cross-sectional views, which are ideal schematic diagrams of the invention. Accordingly, shapes of the exemplary views may be modified by manufacturing techniques and / or tolerances. Accordingly, the embodiments of the present invention are not limited to the specific forms shown, but also include variations in forms generated by the manufacturing process. Accordingly, the regions illustrated in the figures have schematic attributes, and the shape of the regions illustrated in the figures is intended to illustrate a particular form of region of the device, and is not intended to limit the scope of the invention.

이하 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명에서 언급하는 액정 표시 장치는 게이트선과 데이터선의 교차부마다 스위칭 소자로 이루어진 박막 트랜지스터를 구비하는 박막 트랜지스터 표시판과, 박막 트랜지스터 표시판과 대향하며 공통 전극을 구비하는 상부 표시판과, 박막 트랜지스터 표시판과 상부 표시판 사이에 개재된 액정층을 포함한다.The liquid crystal display device referred to in the present invention includes a thin film transistor array panel including a thin film transistor composed of switching elements at each intersection of the gate line and the data line, an upper display panel facing the thin film transistor array panel and having a common electrode, a thin film transistor array panel and an upper portion It includes a liquid crystal layer interposed between the display panel.

도 1 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세히 설명한다. 도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 배치도이다. 도 2는 도 1의 박막 트랜지스터 표시판을 A-A'선으로 자른 단면도이다.1 and 2, a thin film transistor array panel according to an exemplary embodiment of the present invention will be described in detail. 1 is a layout view of a thin film transistor array panel according to an exemplary embodiment of the present invention. FIG. 2 is a cross-sectional view taken along the line AA ′ of the thin film transistor array panel of FIG. 1.

본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은 절연 기판(10) 위에 형성된 게이트 배선(22, 24, 26), 스토리지 배선(27, 28), 게이트 절연막(30), 반도체 패턴(46), 오믹 콘택 패턴(55, 56) 및 데이터 배선(62, 65, 66, 68), 보호막(70), 및 화소 전극(82) 등을 포함한다.The thin film transistor array panel according to the exemplary embodiment of the present invention may include the gate wirings 22, 24, and 26, the storage wirings 27 and 28, the gate insulating layer 30, the semiconductor pattern 46, and the ohmic formed on the insulating substrate 10. Contact patterns 55 and 56, data lines 62, 65, 66, 68, a protective film 70, a pixel electrode 82, and the like.

절연 기판(10)은 내열성 및 투광성을 가진 물질, 예를 들어 투명 유리 또는 플라스틱으로 이루어질 수 있다.The insulating substrate 10 may be made of a material having heat resistance and light transmittance, for example, transparent glass or plastic.

절연 기판(10) 위에는 제1 방향, 예를 들어 가로 방향으로 배열된 게이트 배선(22, 24, 26)이 형성되어 있다. Gate wirings 22, 24, and 26 arranged in a first direction, for example, in a horizontal direction, are formed on the insulating substrate 10.

게이트 배선(22, 24, 26)은 게이트 신호를 전달하는 다수의 게이트선(22), 게이트선(22)으로부터 돌기 형태로 돌출된 게이트 전극(26), 및 게이트선(22)의 끝에 형성되어 다른 층 또는 외부로부터 게이트 신호를 인가받아 게이트선(22)에 전달하는 게이트선 끝단(24)을 포함한다. 게이트 전극(26)은 후술하는 소스 전극(65) 및 드레인 전극(66)과 함께 박막 트랜지스터의 삼단자를 구성한다.The gate wires 22, 24, and 26 are formed at the ends of the plurality of gate lines 22 transmitting the gate signals, the gate electrodes 26 protruding from the gate lines 22 in the form of protrusions, and the gate lines 22. And a gate line end 24 that receives a gate signal from another layer or the outside and transfers the gate signal to the gate line 22. The gate electrode 26 together with the source electrode 65 and the drain electrode 66 described later constitutes three terminals of the thin film transistor.

절연 기판(10) 위에는 게이트 배선(22, 24, 26)과 나란히 스토리지 배선(27, 28)이 형성되어 있다. 즉, 스토리지 배선(27, 28)은 제1 방향, 예를 들어 가로 방향으로 배열된 스토리지선(28)과, 스토리지선(28)으로부터 분지되어 데이터선(62) 하부에 제2 방향, 예를 들어 세로 방향으로 돌출된 스토리지 전극(27)을 포함한다. 스토리지 전극(27)의 폭은 데이터선(62)의 폭보다 넓게 형성함으로써, 데이터선(62) 주변에 빛샘 현상을 방지할 수 있다. 따라서, 스토리지 전극(27)은 광차단막의 역할을 할 수 있다. 스토리지 배선(27, 28)에는 일정한 전압, 예를 들어 공통 전압(Vcom)이 인가된다. 스토리지 전극(27)과 화소 전극(82)이 중첩되고 이들 사이에 유전층으로서 게이트 절연막(30)이 개재되어, 스토리지 커패시터가 형성된다.The storage wirings 27 and 28 are formed on the insulating substrate 10 in parallel with the gate wirings 22, 24 and 26. That is, the storage wirings 27 and 28 are branched from the storage lines 28 arranged in the first direction, for example, the horizontal direction, and the storage lines 28 to form a second direction, for example, below the data line 62. For example, it includes a storage electrode 27 protruding in the vertical direction. The width of the storage electrode 27 is wider than the width of the data line 62, thereby preventing light leakage around the data line 62. Therefore, the storage electrode 27 may serve as a light blocking film. A constant voltage, for example, a common voltage Vcom, is applied to the storage wires 27 and 28. The storage electrode 27 and the pixel electrode 82 overlap with each other, and a gate insulating film 30 is interposed therebetween to form a storage capacitor.

게이트 배선(22, 24, 26) 및 스토리지 배선(27, 28)은 알루미늄(Al)과 알루미늄 합금(Al, AlNd, AlCu 등) 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금(Mo, MoN, MoNb 등) 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 따위로 이루어질 수 있다. 또한 게이트 배선(22, 24, 26) 및 스토리지 배선(27, 28)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 배선(22, 24, 26) 및 스토리지 배 선(27, 28)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(low resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어질 수 있다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어질 수 있다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(22, 24, 26) 및 스토리지 배선(27, 28)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.The gate wirings 22, 24, and 26 and the storage wirings 27 and 28 are made of aluminum-based metals such as aluminum (Al) and aluminum alloys (Al, AlNd, AlCu, etc.), and silver-based such as silver (Ag) and silver alloys. Metals, copper-based metals such as copper (Cu) and copper alloys, molybdenum-based metals such as molybdenum (Mo) and molybdenum alloys (Mo, MoN, MoNb, etc.), chromium (Cr), titanium (Ti), tantalum (Ta) It can be made. In addition, the gate lines 22, 24, and 26 and the storage lines 27 and 28 may have a multi-layer structure including two conductive layers (not shown) having different physical properties. One of these conductive films is a low resistivity metal such as aluminum-based metal or silver to reduce the signal delay or voltage drop of the gate wirings 22, 24 and 26 and the storage wirings 27 and 28. It may be made of a series metal, a copper-based metal and the like. In contrast, the other conductive layer may be made of a material having excellent contact properties with other materials, particularly indium tin oxide (ITO) and indium zinc oxide (IZO), such as molybdenum-based metals, chromium, titanium, tantalum, and the like. A good example of such a combination is a chromium bottom film and an aluminum top film and an aluminum bottom film and a molybdenum top film. However, the present invention is not limited thereto, and the gate lines 22, 24, and 26 and the storage lines 27 and 28 may be made of various metals and conductors.

게이트 배선(22, 24, 26), 스토리지 배선(27, 28), 및 이들에 의해 노출된 절연 기판(10) 위에는 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)등의 무기 절연 물질, BCB(BenzoCycloButene), 아크릴계 물질, 폴리이미드와 같은 유기 절연 물질로 이루어진 게이트 절연막(30)이 형성되어, 게이트 배선(22, 24, 26) 및 스토리지 배선(27, 28)을 덮고 있다. 특히, 게이트 절연막(30)은 화소 전극(82)이 형성되는 화소 영역을 포함한 절연 기판(10) 전면에 형성되어 있다. 여기서, 화소 영역이란 게이트 배선(22, 24, 26)과 데이터 배선(62, 65, 66, 68)에 의해 정의되고, 액정 표시 장치의 백라이트 어셈블리(미도시)로부터 출사된 빛이 통과하는 영역으로 이해될 수 있다.An inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx), BCB (BenzoCycloButene), is disposed on the gate wirings 22, 24, 26, the storage wirings 27, 28, and the insulating substrate 10 exposed by them. ), A gate insulating film 30 made of an acrylic insulating material or an organic insulating material such as polyimide is formed to cover the gate wirings 22, 24, and 26 and the storage wirings 27 and 28. In particular, the gate insulating film 30 is formed on the entire surface of the insulating substrate 10 including the pixel region where the pixel electrode 82 is formed. Here, the pixel region is defined as the gate wirings 22, 24, 26 and the data wirings 62, 65, 66, and 68, and is a region through which light emitted from a backlight assembly (not shown) of the liquid crystal display device passes. Can be understood.

게이트 절연막(30) 상부의 일부에는 수소화 비정질 규소(hydrogenated amorphous silicon), 다결정 규소 또는 도전성 유기물질 등으로 이루어진 반도체 패턴(46)이 형성되어 있다. A semiconductor pattern 46 made of hydrogenated amorphous silicon, polycrystalline silicon, a conductive organic material, or the like is formed on a portion of the gate insulating layer 30.

반도체 패턴(46)은 섬형, 선형 등과 같이 다양한 형상을 가질 수 있으며, 예를 들어 본 실시예에서와 같이 선형으로 형성되는 경우, 데이터선(62) 아래에 위치하여 게이트 전극(26) 상부까지 연장된 형상을 가질 수 있다. 본 실시예의 반도체 패턴(46)은 데이터 배선(62, 65, 66, 68)과 실질적으로 전부 중첩되고, 나아가 소스 전극(65)과 드레인 전극(66) 사이에 채널부를 형성하기 위하여 게이트 전극(26)과 중첩할 수 있다. 다만, 반도체 패턴(46)의 모양은 선형에 한정되지 않고 다양하게 변형될 수 있다. 반도체 패턴(46)이 섬형으로 형성된 경우, 반도체 패턴(46)은 게이트 전극(26) 상에서 소스 전극(65) 및 드레인 전극(66) 각각의 일부와 중첩될 수 있다.The semiconductor pattern 46 may have various shapes such as an island shape and a linear shape. For example, when the semiconductor pattern 46 is formed linearly as in the present exemplary embodiment, the semiconductor pattern 46 may be positioned below the data line 62 and extend to the upper portion of the gate electrode 26. It may have a shape. The semiconductor pattern 46 of the present embodiment substantially overlaps the data lines 62, 65, 66, and 68, and furthermore, the gate electrode 26 to form a channel portion between the source electrode 65 and the drain electrode 66. ) Can be nested. However, the shape of the semiconductor pattern 46 is not limited to linear and may be variously modified. When the semiconductor pattern 46 is formed in an island shape, the semiconductor pattern 46 may overlap a portion of each of the source electrode 65 and the drain electrode 66 on the gate electrode 26.

반도체 패턴(46)의 상부에는 실리사이드(silicide), 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소, 또는 p형 불순물이 도핑되어 있는 ITO 등의 물질로 이루어진 오믹 접촉 패턴(55. 56)이 형성될 수 있다. 오믹 콘택 패턴(55, 56)은 쌍(pair)을 이루어 반도체 패턴(46) 위에 위치하여, 소스 전극(65)과 반도체 패턴(46) 사이 및 드레인 전극(66)과 반도체 패턴(46) 사이의 접촉 특성을 좋게 한다. 소스 전극(65)과 반도체 패턴(46) 사이 및 드레인 전극(66)과 반도체 패턴(46) 사이의 접촉 특성이 양호한 경우에는 오믹 콘택 패턴(55, 56)은 생략될 수 있다.An ohmic contact pattern 55. 56 formed of a material such as silicide or n + hydrogenated amorphous silicon doped with high concentration of n-type impurity or ITO doped with p-type impurity on the semiconductor pattern 46. This can be formed. The ohmic contact patterns 55 and 56 are paired and positioned on the semiconductor pattern 46 to between the source electrode 65 and the semiconductor pattern 46 and between the drain electrode 66 and the semiconductor pattern 46. Good contact characteristics. When the contact characteristics between the source electrode 65 and the semiconductor pattern 46 and the drain electrode 66 and the semiconductor pattern 46 are good, the ohmic contact patterns 55 and 56 may be omitted.

오믹 콘택 패턴(55, 56)을 포함한 나머지 구조물 위에는 데이터선(62), 소스 전극(65), 드레인 전극(66), 및 데이터선 끝단(68)로 이루어진 데이터 배선(62, 65, 66, 68)이 형성되어 있다. On the remaining structure including the ohmic contact patterns 55 and 56, data lines 62, 65, 66, and 68 formed of a data line 62, a source electrode 65, a drain electrode 66, and a data line end 68. ) Is formed.

데이터선(62)은 제2 방향, 예를 들어 세로 방향으로 배열되며, 게이트선(22)과 절연되어 교차할 수 있다.The data lines 62 may be arranged in a second direction, for example, in a vertical direction, and may be insulated from and cross the gate lines 22.

데이터선(62)으로부터 가지(branch) 형태로 반도체 패턴(46)의 상부까지 연장된 소스 전극(65)이 형성된다. 그리고, 데이터선(62)의 끝에는 다른 층 또는 외부로부터 데이터 신호를 인가받아 데이터선(62)에 전달하는 데이터선 끝단(68)이 형성되어 있다. 소스 전극(65)은 반도체 패턴(46)과 적어도 일부분이 중첩된다. 드레인 전극(66)은 소스 전극(65)과 분리되어 있으며 게이트 전극(26)을 중심으로 소스 전극(65)과 대향하도록 반도체 패턴(46) 상부에 위치한다. 소스 전극(65)과 드레인 전극(66)의 이격 공간에서는 반도체 패턴(46)이 노출된다. 박막 트랜지스터는 게이트 전극(26), 소스 전극(65) 및 드레인 전극(66)으로 이루어진 삼단 소자로서, 게이트 전극(26)에 전압이 인가될 때 소스 전극(65)과 드레인 전극(66) 사이에 전류를 흐르게 하는 스위칭 소자이다.A source electrode 65 extending from the data line 62 to the top of the semiconductor pattern 46 in the form of a branch is formed. The data line end 68 is formed at the end of the data line 62 to receive a data signal from another layer or the outside and transmit the data signal to the data line 62. The source electrode 65 at least partially overlaps the semiconductor pattern 46. The drain electrode 66 is separated from the source electrode 65 and positioned above the semiconductor pattern 46 to face the source electrode 65 with respect to the gate electrode 26. The semiconductor pattern 46 is exposed in the space between the source electrode 65 and the drain electrode 66. The thin film transistor is a three-stage element composed of the gate electrode 26, the source electrode 65, and the drain electrode 66, and is formed between the source electrode 65 and the drain electrode 66 when a voltage is applied to the gate electrode 26. It is a switching device that allows a current to flow.

드레인 전극(66)은 반도체 패턴(46) 상부의 막대형 패턴과, 막대형 패턴으로부터 연장되어 넓은 면적을 가지며 콘택홀(76)과 중첩하는 드레인 전극 확장부를 포함한다.The drain electrode 66 includes a rod pattern on the semiconductor pattern 46 and a drain electrode extension part extending from the rod pattern and having a large area and overlapping the contact hole 76.

데이터 배선(62, 65, 66, 68)은 알루미늄(Al), 알루미늄 합금(Al, AlNd, AlCu 등), 크롬, 크롬 합금, 몰리브덴(Mo), 몰리브덴 합금(Mo, MoN, MoNb 등), 탄탈륨, 탄탈륨 합금, 티타늄 및 티타늄 합금으로 이루어진 그룹에서 선택된 하나 이상의 물질로 구성된 단일막 또는 다층막으로 이루어질 수 있다. 예를 들어, 데이터 배선(62, 65, 66, 68)은 크롬, 몰리브덴 계열의 금속, 탄탈륨 및 티타늄 등 내화성 금속으로 이루어지는 것이 바람직하며, 내화성 금속 따위의 하부막(미도시)과 그 위에 위치한 저저항 물질 상부막(미도시)으로 이루어진 다층막 구조를 가질 수 있다. 다층막 구조의 예로는 앞서 설명한 크롬 하부막과 알루미늄 상부막 또는 알루미늄 하부막과 몰리브덴 상부막의 이중막 외에도 몰리브덴막-알루미늄막-몰리브덴막의 삼중막을 들 수 있다. The data wires 62, 65, 66, 68 are made of aluminum (Al), aluminum alloys (Al, AlNd, AlCu, etc.), chromium, chromium alloys, molybdenum (Mo), molybdenum alloys (Mo, MoN, MoNb, etc.), tantalum , Tantalum alloys, titanium and titanium alloys may be composed of a single film or a multilayer film composed of one or more materials selected from the group consisting of. For example, the data wirings 62, 65, 66, and 68 are preferably made of refractory metals such as chromium, molybdenum-based metals, tantalum, and titanium. It may have a multilayer structure consisting of a resistive material upper layer (not shown). Examples of the multilayer film structure include a triple film of molybdenum film, aluminum film, and molybdenum film in addition to the above-described double film of chromium lower film and aluminum upper film or aluminum lower film and molybdenum upper film.

데이터 배선(62, 65, 66, 68) 및 노출된 게이트 절연막(30) 위에는 절연막으로 이루어진 보호막(70)이 형성되어 있다. 본 실시예의 보호막(70)은 제1 서브 보호막(71), 제2 서브 보호막(72) 및 제3 서브 보호막(73)이 순차적으로 적층된 3중막 구조를 가진다. 제2 서브 보호막(72)은 제1 서브 보호막(71)과 비교하여 상대적으로 밀도가 낮은 물질로 이루어지는 것이 바람직하다. 나아가 제2 서브 보호막(72)은 제3 서브 보호막(73)과 비교하여 상대적으로 밀도가 낮은 물질로 이루어질 수도 있다. 제1 서브 보호막(71)보다 제2 서브 보호막(72)의 밀도가 낮은 경우, 보호막(70)에 대한 식각 공정에서 제2 서브 보호막(72)에 대하여 과식각(over-etch)이 일어나서 화소 전극(82)을 용이하게 형성할 수 있다. 이에 대해서는 후에 자세히 기술하도록 한다.A passivation film 70 made of an insulating film is formed on the data lines 62, 65, 66, and 68 and the exposed gate insulating film 30. The protective film 70 of this embodiment has a triple film structure in which a first sub passivation film 71, a second sub passivation film 72, and a third sub passivation film 73 are sequentially stacked. The second sub passivation layer 72 is preferably made of a material having a relatively lower density than the first sub passivation layer 71. Further, the second sub passivation layer 72 may be made of a material having a relatively lower density than the third sub passivation layer 73. When the density of the second sub passivation layer 72 is lower than that of the first sub passivation layer 71, an over-etch occurs with respect to the second sub passivation layer 72 in an etching process with respect to the passivation layer 70. 82 can be formed easily. This will be described later in detail.

예를 들어, 제1 서브 보호막(71), 제2 서브 보호막(72) 및 제3 서브 보호막(73)을 동일한 물질로 형성하는 경우, 각 서브 보호막의 증착 속도를 조절하여 밀도를 제어할 수 있다. 구체적으로, 제2 서브 보호막(72)의 증착 속도는 제1 서브 보호막(71) 및 제3 서브 보호막(73)의 증착 속도보다 빠른 것이 바람직하다. 제1 서브 보호막(71), 제2 서브 보호막(72) 및 제3 서브 보호막(73)이 모두 질화 규소(SiNx) 또는 산화 규소(SiOx)로 이루어질 수 있다. For example, when the first sub passivation layer 71, the second sub passivation layer 72, and the third sub passivation layer 73 are formed of the same material, the density may be controlled by adjusting the deposition rate of each sub passivation layer. . Specifically, the deposition rate of the second sub passivation layer 72 may be faster than the deposition rates of the first sub passivation layer 71 and the third sub passivation layer 73. The first sub passivation layer 71, the second sub passivation layer 72, and the third sub passivation layer 73 may all be made of silicon nitride (SiNx) or silicon oxide (SiOx).

나아가, 제1 서브 보호막(71) 및 제3 서브 보호막(73)에 사용되는 제1 물질과, 제2 서브 보호막(72)에 사용되는 제2 물질을 서로 상이하게 함으로써 제2 서브 보호막(72)이 나머지에 비해 낮은 밀도를 가지게 할 수도 있다. 예를 들어, 제1 물질로서 질화 규소 또는 산화 규소를 사용하고, 제2 물질로서 a-Si:C:O, a-Si:O:F 등의 비정질 실리콘을 사용할 수 있다. 물론, 제1 서브 보호막(71)과 제3 서브 보호막(73)은 동일한 물질로 이루어질 필요는 없으며, 제2 서브 보호막(72)에 비해 낮은 밀도를 가지기만 하면 어떠한 물질이라도 적용될 수 있다.Further, the second sub passivation layer 72 is formed by differentiating the first material used for the first sub passivation layer 71 and the third sub passivation layer 73 from the second material used for the second sub passivation layer 72. It can also have a lower density than the rest. For example, silicon nitride or silicon oxide may be used as the first material, and amorphous silicon such as a-Si: C: O and a-Si: O: F may be used as the second material. Of course, the first sub passivation layer 71 and the third sub passivation layer 73 need not be made of the same material, and any material may be applied as long as it has a lower density than the second sub passivation layer 72.

박막 트랜지스터 상부에는 제1 서브 보호막(71), 제2 서브 보호막(72) 및 제3 서브 보호막(73)이 모두 남아 있으나, 화소 영역에 해당하는 화소 전극(82)의 하부에는 제1 서브 보호막(71)만이 남아있고 제2 서브 보호막(72) 및 제3 서브 보호막(73)은 제거된다. 또한, 게이트선 끝단(24)과 인접한 부분에서도 제1 서브 보호막(71)만이 남아있다.Although the first sub passivation layer 71, the second sub passivation layer 72, and the third sub passivation layer 73 remain on the thin film transistor, the first sub passivation layer ( Only 71 remains and the second sub passivation layer 72 and the third sub passivation layer 73 are removed. In addition, only the first sub passivation layer 71 remains in the portion adjacent to the gate line end 24.

보호막(70)에는 드레인 전극(66) 및 데이터선 끝단(68)을 각각 드러내는 콘택홀(76, 78)이 형성되어 있고, 보호막(70)과 게이트 절연막(30)에는 게이트선 끝단(24)을 드러내는 콘택홀(74)이 형성되어 있다.In the passivation layer 70, contact holes 76 and 78 are formed to expose the drain electrode 66 and the data line end 68, respectively, and the gate line end 24 is formed in the passivation layer 70 and the gate insulating layer 30. Exposed contact holes 74 are formed.

화소 영역 내에 위치하는 제1 서브 보호막(71) 위에는 화소 전극(82)이 형성되어 있고, 콘택홀(76)을 통해 드레인 전극(66)에 접속된다. 또한 게이트선 끝단(24)에 인접한 제1 서브 보호막(71) 위에는 게이트 패드(84)가 형성되어 있고, 데이터선 끝단(68)에 인접한 보호막(70) 위에는 데이터 패드(88)가 형성된다. 게이트 패드(84) 및 데이터 패드(88)는 각각 게이트선 끝단(24) 및 데이터선 끝단(68)을 외부 장치에 접합하는 역할을 한다. 화소 전극(82), 게이트 패드(84) 및 데이터 패드(88)는 ITO 또는 IZO 등의 투명 도전체, 또는 알루미늄 등의 반사성 도전체로 이루어질 수 있다.The pixel electrode 82 is formed on the first sub passivation layer 71 positioned in the pixel region, and is connected to the drain electrode 66 through the contact hole 76. In addition, a gate pad 84 is formed on the first sub passivation layer 71 adjacent to the gate line end 24, and a data pad 88 is formed on the passivation layer 70 adjacent to the data line end 68. The gate pad 84 and the data pad 88 serve to bond the gate line end 24 and the data line end 68 to an external device, respectively. The pixel electrode 82, the gate pad 84, and the data pad 88 may be made of a transparent conductor such as ITO or IZO, or a reflective conductor such as aluminum.

이러한 구조의 박막 트랜지스터 표시판의 경우, 화소 영역에 게이트 절연막(30)뿐만 아니라 제1 서브 보호막(71)이 남아 있으므로, 박막 트랜지스터 상부와 화소 영역 상부의 보호막 간의 단차가 작다. 따라서, 화소 전극(82) 위에 형성되는 배향막(미도시)을 러빙(rubbing)할 때, 이러한 단차 주변에 러빙 불량이 발생하는 것을 방지할 수 있다. 또한, 박막 트랜지스터 표시판과 상부 표시판 사이의 이격 거리(이를 '셀갭(cell gap)'이라 한다)를 유지시키기 위해 볼 스페이서(ball spacer)를 이들 표시판 사이에 개재시키는 경우, 박막 트랜지스터 표시판 상의 높은 부분에 높인 스페이서와 낮은 부분에 놓인 스페이서의 높이 차이로 인해 셀갭이 불균해지는 것을 줄일 수 있다.In the thin film transistor array panel having such a structure, since not only the gate insulating layer 30 but also the first sub passivation layer 71 remain in the pixel region, the step difference between the upper portion of the thin film transistor and the passivation layer above the pixel region is small. Therefore, when rubbing an alignment film (not shown) formed on the pixel electrode 82, it is possible to prevent rubbing defects from occurring around the step. In addition, when a ball spacer is interposed between these display panels in order to maintain a separation distance between the thin film transistor array panel and the upper display panel (this is called a 'cell gap'), Due to the difference in height between the spacer which is higher and the spacer which is placed at the lower part, the cell gap can be reduced.

이하, 도 3 내지 도 16을 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 상세히 설명한다. 도 3, 도 5, 및 도 10은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순차적으로 나타낸 배치도들이고, 도 4, 도 6 내지 도 9, 도 11 내지 도 16은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순차적으로 나타낸 단면도들이다. 구체적으로, 도 4는 도 3의 박막 트랜지스터 표시판을 B-B'선으로 자른 단면도이 다. 도 6 내지 도 9는 도 5의 박막 트랜지스터 표시판을 C-C'선으로 자른 단면도들이다. 도 11 내지 도 16은 도 10의 박막 트랜지스터 표시판을 D-D'선으로 자른 단면도들이다.Hereinafter, a method of manufacturing a thin film transistor array panel according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 3 to 16. 3, 5, and 10 are layout views sequentially illustrating a method of manufacturing a thin film transistor array panel according to an exemplary embodiment of the present invention, and FIGS. 4, 6 to 9, and 11 to 16 illustrate one embodiment of the present invention. Cross-sectional views sequentially illustrating a method of manufacturing a thin film transistor array panel according to an exemplary embodiment. Specifically, FIG. 4 is a cross-sectional view of the thin film transistor array panel of FIG. 3 taken along line B-B '. 6 to 9 are cross-sectional views taken along the line CC ′ of the thin film transistor array panel of FIG. 5. 11 through 16 are cross-sectional views taken along line D-D ′ of the thin film transistor array panel of FIG. 10.

먼저, 도 3 및 도 4를 참조하면, 절연 기판(10) 상에 게이트 전극(26)을 포함하는 게이트 배선(22, 24, 26) 및 스토리지 배선(27, 28)을 형성한다. 구체적으로, 절연 기판(10) 상에 게이트 도전층을 예컨대 스퍼터링 등을 이용하여 적층한 다음, 이를 사진 식각하여 게이트선(22), 게이트 전극(26), 게이트선 끝단(24), 스트리지선(28), 및 스토리지 전극(27)을 형성한다.First, referring to FIGS. 3 and 4, the gate wirings 22, 24, and 26 and the storage wirings 27 and 28 including the gate electrodes 26 are formed on the insulating substrate 10. Specifically, the gate conductive layer is stacked on the insulating substrate 10 using, for example, sputtering and the like, and then photo-etched to form the gate line 22, the gate electrode 26, the gate line end 24, and the streak line ( 28, and a storage electrode 27.

이어서, 도 5 및 도 6을 참조하면, 상기 결과물 상에 게이트 절연막(30), 반도체층(40), 및 오믹 콘택층(50)을 적층한다. 게이트 절연막(30), 반도체층(40) 및 오믹 콘택층(50)은 예컨대, 화학 기상 증착(Chemical Vapor Deposition; CVD)으로 증착될 수 있다. 5 and 6, the gate insulating layer 30, the semiconductor layer 40, and the ohmic contact layer 50 are stacked on the resultant. The gate insulating layer 30, the semiconductor layer 40, and the ohmic contact layer 50 may be deposited, for example, by chemical vapor deposition (CVD).

이어서, 오믹 콘택층(50) 상에 예컨대 스퍼터링 등을 이용하여 데이터 도전층(60)을 적층하고, 데이터 도전층(60) 상에 감광막을 도포한다. 감광막을 패터닝하여 감광막 패턴(112, 114)을 형성한다. 감광막 패턴(112, 114)은 두께가 서로 다른 두 영역으로 이루어지며, 두께가 두꺼운 제1 영역(114)은 데이터선(62) 및 게이트 전극(26)의 상부에 형성되고, 두께가 얇은 제2 영역(112)은 게이트 전극(26)의 상부 중 채널부가 형성될 영역에 형성된다. 이와 같은 영역별로 다른 두께를 갖는 감광막 패턴(112, 114)은 슬릿 마스크(slit mask) 또는 하프톤 마스크(half-tone mask)를 이용하여 형성될 수 있다. Subsequently, the data conductive layer 60 is laminated on the ohmic contact layer 50 using, for example, sputtering, and a photosensitive film is applied onto the data conductive layer 60. The photoresist film is patterned to form photoresist patterns 112 and 114. The photoresist patterns 112 and 114 are formed of two regions having different thicknesses, and the first region 114 having a thick thickness is formed on the data line 62 and the gate electrode 26, and has a thin second thickness. The region 112 is formed in the region where the channel portion is to be formed in the upper portion of the gate electrode 26. The photoresist patterns 112 and 114 having different thicknesses according to the regions may be formed using a slit mask or a half-tone mask.

이어서, 도 5 및 도 7을 참조하면, 감광막 패턴(112, 114)을 식각 마스크로 이용하여 노출된 데이터 도전층(60)을 식각한다. 데이터 도전층(60)의 식각은 데이터 도전층(60)의 종류, 두께 등에 따라 다르지만, 예를 들어 습식 식각으로 진행될 수 있다. 그 결과, 데이터선(62) 및 데이터 패턴(61)이 형성된다. 게이트 전극(26) 상부에 형성된 데이터 패턴(61)은 소스 전극(65) 및 드레인 전극(66)으로 분리되지 않고 일체형으로 잔류한다.5 and 7, the exposed data conductive layer 60 is etched using the photoresist patterns 112 and 114 as an etch mask. The etching of the data conductive layer 60 depends on the type, thickness, etc. of the data conductive layer 60, but may be, for example, wet etching. As a result, the data line 62 and the data pattern 61 are formed. The data pattern 61 formed on the gate electrode 26 is integrally formed without being separated into the source electrode 65 and the drain electrode 66.

이어서, 감광막 패턴(112, 114)을 식각 마스크로 이용하여 노출된 오믹 콘택층(50) 및 그 하부의 반도체층(40)을 식각하여 오믹 콘택 패턴(51, 52) 및 그 하부의 반도체 패턴(46, 42)을 형성한다. 오믹 콘택층(50) 및 반도체층(40)의 식각은 예컨대, 건식 식각으로 진행될 수 있다. 이러한 식각 결과 게이트 절연막(30)이 노출된다. Subsequently, the ohmic contact layer 50 and the underlying semiconductor layer 40 are etched by using the photoresist patterns 112 and 114 as an etching mask to etch the ohmic contact patterns 51 and 52 and the semiconductor pattern below 46, 42). The etching of the ohmic contact layer 50 and the semiconductor layer 40 may be performed by dry etching, for example. As a result of this etching, the gate insulating layer 30 is exposed.

상기 과정 동안 게이트선 끝단(24) 위에 있던 데이터 도전층(60), 오믹 콘택층(50) 및 반도체층(40)도 제거되어, 게이트선 끝단(24) 위에는 게이트 절연막(30)이 노출된다.During the process, the data conductive layer 60, the ohmic contact layer 50, and the semiconductor layer 40 that are on the gate line end 24 are also removed, and the gate insulating layer 30 is exposed on the gate line end 24.

이어서, 도 5 및 도 8를 참조하면, 감광막 패턴(112, 114)을 전면 식각하여, 감광막 패턴(112, 114) 중 두께가 얇은 제2 영역(112)을 제거하고 하부의 데이터 패턴(61)을 노출시킨다. 이 경우 두께가 두꺼운 제1 영역(114)의 두께도 감소하게 된다. 이러한 전면 식각 공정은 예를 들어 산소 플라즈마 등을 이용한 애싱(ashing) 공정을 이용할 수 있다. 한편, 이전의 오믹 콘택층(50) 및 반도체층(40)의 식각 단계에서 제2 영역(112)도 함께 제거되는 경우, 애싱 공정은 생략될 수 있다.Subsequently, referring to FIGS. 5 and 8, the photoresist patterns 112 and 114 are all etched to remove the second region 112 having a small thickness among the photoresist patterns 112 and 114 and the lower data pattern 61. Expose In this case, the thickness of the first region 114 having a thick thickness is also reduced. The front surface etching process may use an ashing process using, for example, oxygen plasma. On the other hand, when the second region 112 is also removed in the etching step of the ohmic contact layer 50 and the semiconductor layer 40, the ashing process may be omitted.

이어서, 도 5 및 도 9를 참조하면, 두께가 두꺼운 제1 영역(114)을 식각 마스크로 이용하여 노출된 데이터 패턴(61) 및 그 하부의 오믹 콘택 패턴(51)을 식각한다. 그 결과 데이터 패턴(61)은 소스 전극(65) 및 드레인 전극(66)으로 분리되고, 오믹 콘택 패턴(51)은 한 쌍의 오믹 콘택 패턴(55, 56)으로 분리된다. 이때 오믹 콘택 패턴(55, 56) 사이로 노출된 반도체 패턴(46)도 일부 식각될 수 있다. Next, referring to FIGS. 5 and 9, the exposed data pattern 61 and the ohmic contact pattern 51 below are etched by using the thick first region 114 as an etching mask. As a result, the data pattern 61 is separated into the source electrode 65 and the drain electrode 66, and the ohmic contact pattern 51 is separated into a pair of ohmic contact patterns 55 and 56. In this case, the semiconductor pattern 46 exposed between the ohmic contact patterns 55 and 56 may also be partially etched.

이어서, 도 10 및 도 11을 참조하면, 상기 결과물 상에 예컨대 CVD를 이용하여 보호막(70)을 적층한다. 제1 서브 보호막(71), 제2 서브 보호막(72), 및 제3 서브 보호막(73)을 순차적으로 적층하여 보호막(70)을 형성한다. 제1 서브 보호막(71), 제2 서브 보호막(72), 및 제3 서브 보호막(73)은 인-시츄(in-situ)로 적층하는 것이 바람직하다.Next, referring to FIGS. 10 and 11, a protective film 70 is laminated on the resultant, for example, using CVD. The first sub passivation layer 71, the second sub passivation layer 72, and the third sub passivation layer 73 are sequentially stacked to form the passivation layer 70. The first sub passivation layer 71, the second sub passivation layer 72, and the third sub passivation layer 73 are preferably stacked in-situ.

이어서, 보호막(70) 상에 감광막을 도포하고 패터닝하여 감광막 패턴(122, 124)을 형성한다. 감광막 패턴(122, 124)은 두께가 서로 다른 두 영역으로 이루어지며, 상대적으로 두꺼운 제1 영역(122) 및 상대적으로 얇은 제2 영역(124)을 포함한다. 제1 영역(122)은 박막 트랜지스터 상부에 형성된다. 제2 영역(124)은 드레인 전극(66)의 일부와 화소 영역 상에, 그리고 게이트선 끝단(24) 상부에 형성된다. 감광막 패턴(122, 124)은 게이트선 끝단(24), 드레인 전극(66)의 일부, 및 데이터선 끝단(68)의 상부에 형성된 개구부들을 구비한다. 이러한 감광막 패턴(122, 124)는 슬릿 마스크 또는 하프톤 마스크를 이용하여 형성될 수 있다.Subsequently, the photoresist film is coated and patterned on the protective film 70 to form the photoresist patterns 122 and 124. The photoresist patterns 122 and 124 may be formed of two regions having different thicknesses, and include a relatively thick first region 122 and a relatively thin second region 124. The first region 122 is formed on the thin film transistor. The second region 124 is formed on a portion of the drain electrode 66, the pixel region, and an upper portion of the gate line end 24. The photoresist patterns 122 and 124 may include openings formed in the gate line end 24, a part of the drain electrode 66, and an upper portion of the data line end 68. The photoresist patterns 122 and 124 may be formed using a slit mask or a halftone mask.

이어서, 도 10 및 도 12를 참조하면, 감광막 패턴(122, 124)을 식각 마스크 로 이용하여 노출된 보호막(70) 및 그 하부의 게이트 절연막(30)을 식각한다. 이러한 식각은 건식 식각으로 진행될 수 있으며, 식각 가스로는 예를 들어 CF4, SF6, CHF3, O2 또는 이들의 조합을 사용할 수 있으며, 식각 가스의 조합이나 이 조합의 조성비를 조절함으로써 식각률을 제어할 수 있다. 이 때 보호막(70) 중 제2 서브 보호막(72)은 다른 층에 비하여 상대적으로 밀도가 낮으므로 과식각되어 언더컷(undercut)이 생성된다. 10 and 12, the exposed passivation layer 70 and the gate insulating layer 30 below are etched using the photoresist patterns 122 and 124 as an etching mask. Such etching may be performed by dry etching, and as an etching gas, for example, CF 4 , SF 6 , CHF 3 , O 2, or a combination thereof may be used, and the etching rate may be adjusted by adjusting the combination of the etching gas or the composition ratio of the combination. Can be controlled. At this time, since the second sub passivation layer 72 of the passivation layer 70 has a lower density than other layers, the second sub passivation layer 72 is overetched to generate an undercut.

이어서, 도 10 및 도 13를 참조하면, 감광막 패턴(122, 124)을 전면 식각하여, 감광막 패턴(122, 124) 중 두께가 얇은 제2 영역(124)을 제거하고 화소 영역 및 게이트선 끝단(24) 상의 보호막(70)을 노출시킨다. 이 경우 두께가 두꺼운 제1 영역(122)의 두께도 감소하게 된다. 이러한 감광막 패턴(122, 124)의 전면 식각 공정은 산소 플라즈마 등을 이용한 애싱 공정을 이용할 수 있다. Next, referring to FIGS. 10 and 13, the entire photoresist pattern 122 and 124 is etched to remove the second thinner region 124 of the photoresist pattern 122 and 124, and the pixel region and the gate line end ( The protective film 70 on 24 is exposed. In this case, the thickness of the thick first region 122 is also reduced. The entire surface etching process of the photoresist patterns 122 and 124 may use an ashing process using an oxygen plasma.

이어서, 도 10 및 도 14를 참조하면, 노출된 보호막(70) 중 제3 서브 보호막(73) 및 제2 서브 보호막(72)을 식각한다. 이러한 식각은 건식 식각으로 진행될 수 있으며, 식각 가스로는 예를 들어 CF4, SF6, CHF3, O2 또는 이들의 조합을 사용할 수 있으며, 식각 가스의 조합이나 이 조합의 조성비를 조절함으로써 식각률을 제어할 수 있다. 제1 서브 보호막(71)이 제2 서브 보호막(72)에 비해 상대적으로 밀도가 높으므로 동일한 식각 조건이라 하더라도 높은 식각 선택비를 얻을 수 있다.10 and 14, the third sub passivation layer 73 and the second sub passivation layer 72 of the exposed passivation layer 70 are etched. Such etching may be performed by dry etching, and as an etching gas, for example, CF 4 , SF 6 , CHF 3 , O 2, or a combination thereof may be used, and the etching rate may be adjusted by adjusting the combination of the etching gas or the composition ratio of the combination. Can be controlled. Since the first sub passivation layer 71 has a higher density than the second sub passivation layer 72, a high etching selectivity may be obtained even under the same etching conditions.

이어서, 도 10 및 도 15를 참조하면, 상기 결과물의 전면(whole surface)에 스퍼터링 등의 증착 방식을 이용하여, 화소 전극용 도전막(80)을 적층한다. 다만, 제2 서브 보호막(72)의 과식각되면서 제2 서브 보호막(72) 주위에서 화소 전극용 도전막(80)의 불연속 영역이 생긴다. 이러한 불연속 영역으로 인하여 후속하는 스트리프 오프(strip-off) 공정으로 제1 영역(122) 상의 화소 전극용 도전막(80)을 용이하게 제거할 수 있다.Next, referring to FIGS. 10 and 15, the conductive film 80 for pixel electrodes is laminated on the whole surface of the resultant by using a deposition method such as sputtering. However, as the second sub passivation layer 72 is overetched, a discontinuous region of the conductive film 80 for the pixel electrode is formed around the second sub passivation layer 72. Due to this discontinuous region, the conductive film 80 for the pixel electrode on the first region 122 can be easily removed by a subsequent strip-off process.

이어서, 도 10 및 도 16을 참조하면, 제1 영역(122)을 포함하는 구조물을 가열하여 제1 영역(122)을 리플로우(reflow)시킨다. 예를 들어 60도 이상, 바람직하게는 100도 이상으로 가열한다. 물론 나머지 구조물에 영향을 미치지 않는 범위 내에서 가열하는 것이 바람직하다. 그 결과, 유기물로 이루어져 저내열성 특징을 가지는 제1 영역(122) 내에 절개부(130)가 생기고 제1 영역(122)에 접촉해 있는 화소 전극용 도전막(80)에도 크랙이 생기게 된다. 10 and 16, the structure including the first region 122 is heated to reflow the first region 122. For example, it heats to 60 degree or more, Preferably it is 100 degree or more. Of course, it is preferable to heat within a range that does not affect the rest of the structure. As a result, a cutout 130 is formed in the first region 122 made of an organic material and has a low heat resistance characteristic, and cracks are generated in the conductive film 80 for a pixel electrode contacting the first region 122.

이후 스트리프 오프(strip off) 방식을 이용하여 제1 영역(122) 및 그 상부에 존재하는 화소 전극용 도전막(80)을 제거한다. 구체적으로, 예컨대 아민계, 글리콜계 등을 포함하는 스트리퍼를 분사 방식 또는 딥핑(dipping) 방식 등으로 절개부(130)에 주입하면, 스트리퍼가 제1 영역(122)을 용해시켜 보호막(70)으로부터 제1 영역(122)을 박리하며, 동시에 제1 영역(122) 상에 존재하는 화소 전극용 도전막(80)도 제거한다. 이와 같이 리플로우 및 스트리프 오프의 방식으로 제1 영역(122)을 제거하는 경우, 제1 영역(122)에 절개부(130)가 생겨서 제1 영역(122)과 스트리퍼의 접촉면적이 넓어지게 된다. 따라서, 제1 영역(122)과 스트리퍼의 접촉 면적을 넓히기 위해 보호막(70)을 지나치게 과식각할 필요가 없고, 보호막(70)의 지나친 과식각에 기인한 보호막(70)의 막질 저하, 또는 스큐(skew) 현상 등의 문제 를 방지할 수 있다.Subsequently, the first region 122 and the conductive film 80 for the pixel electrode existing thereon are removed by using a strip off method. Specifically, for example, when a stripper including an amine, glycol, or the like is injected into the cutout 130 by spraying or dipping, the stripper dissolves the first region 122 and removes the first region 122 from the protective film 70. The first region 122 is peeled off, and at the same time, the conductive film 80 for pixel electrodes existing on the first region 122 is also removed. When the first region 122 is removed in the manner of reflow and strip-off as described above, an incision 130 is formed in the first region 122 so that the contact area between the first region 122 and the stripper is widened. do. Therefore, it is not necessary to overetch the protective film 70 excessively in order to increase the contact area between the first region 122 and the stripper, and the film quality of the protective film 70 is reduced or skew due to excessive overetching of the protective film 70. Problems such as skew phenomenon can be prevented.

도 17을 참조하면 제1 영역(122) 및 그 상부의 화소 전극용 도전막(80)을 제거한 결과, 화소 영역의 제1 서브 보호막(71) 위에 화소 전극(82)이 완성된다. Referring to FIG. 17, the pixel electrode 82 is completed on the first sub passivation layer 71 of the pixel region as a result of removing the first region 122 and the conductive film 80 for the pixel electrode thereon.

이하, 도 17을 참조하여 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법을 설명한다. 여기서 도 17은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 단면도이다. 설명의 편의상, 이전 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략하면, 이하 차이점을 위주로 설명한다.Hereinafter, a thin film transistor array panel and a method of manufacturing the same according to another exemplary embodiment of the present invention will be described with reference to FIG. 17. 17 is a cross-sectional view of a thin film transistor array panel according to another exemplary embodiment of the present invention. For convenience of description, members having the same function as the members shown in the drawings of the previous embodiment are denoted by the same reference numerals, and therefore, the description thereof will be omitted and the following description will be mainly focused on differences.

도 17을 참조하면, 본 실시예의 보호막(170)은 제1 서브 보호막(71) 및 제2 서브 보호막(72)이 순차적으로 적층된 2중막 구조를 가진다. 제2 서브 보호막(72)은 제1 서브 보호막(71)과 비교하여 상대적으로 밀도가 낮은 물질로 이루어지는 것이 바람직하다. 제1 서브 보호막(71)보다 제2 서브 보호막(72)의 밀도가 낮은 경우, 보호막(170)에 대한 식각 공정에서 제2 서브 보호막(72)에 대하여 과식각(over-etch)이 일어나서 화소 전극(82)을 용이하게 형성할 수 있다. Referring to FIG. 17, the passivation layer 170 of the present exemplary embodiment has a double layer structure in which the first sub passivation layer 71 and the second sub passivation layer 72 are sequentially stacked. The second sub passivation layer 72 is preferably made of a material having a relatively lower density than the first sub passivation layer 71. When the density of the second sub passivation layer 72 is lower than that of the first sub passivation layer 71, an over-etch occurs with respect to the second sub passivation layer 72 in an etching process with respect to the passivation layer 170. 82 can be formed easily.

본 실시예의 박막 트랜지스터 표시판은, 보호막(170)으로 2중막을 증착한다는 것을 제외하고, 이전 실시예(도 3 내지 도 16 참조)에서 설명한 제조 방법과 실질적으로 동일한 방법으로 제조할 수 있다. The thin film transistor array panel of the present exemplary embodiment may be manufactured by substantially the same method as the manufacturing method described in the previous exemplary embodiment (see FIGS. 3 to 16), except that the double layer is deposited by the passivation layer 170.

이하, 도 18 내지 도 21을 참조하여 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법을 설명한다. 여기서 도 18은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 단면도이다. 도 19 내지 도 21은 도 18의 박막 트랜지스터 표시판의 제조 방법을 순차적으로 나타낸 공정단면도들이다. 설명의 편의상, 이전 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략하면, 이하 차이점을 위주로 설명한다.Hereinafter, a thin film transistor array panel and a method of manufacturing the same according to another exemplary embodiment of the present invention will be described with reference to FIGS. 18 to 21. 18 is a cross-sectional view of a thin film transistor array panel according to another exemplary embodiment of the present invention. 19 to 21 are process cross-sectional views sequentially illustrating a method of manufacturing the thin film transistor array panel of FIG. 18. For convenience of description, members having the same function as the members shown in the drawings of the previous embodiment are denoted by the same reference numerals, and therefore, the description thereof will be omitted and the following description will be mainly focused on differences.

도 18을 참조하면, 본 실시예에서는 화소 영역 상의 제2 서브 보호막(72)을 추가적으로 제거하는 공정을 생략할 수 있다. 따라서, 보호막(170)은 화소 전극(82) 하부에서도 제1 서브 보소막(71) 및 제2 서브 보호막(72)으로 이루어진 2중막 구조를 유지한다.Referring to FIG. 18, the process of additionally removing the second sub passivation layer 72 on the pixel area may be omitted. Accordingly, the passivation layer 170 maintains a double layer structure including the first sub complementary layer 71 and the second sub passivation layer 72 even under the pixel electrode 82.

이하 도 19 내지 도 21을 참조하여, 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 상세히 설명한다.Hereinafter, a method of manufacturing a thin film transistor array panel according to still another exemplary embodiment of the present invention will be described in detail with reference to FIGS. 19 to 21.

앞서 설명한 도 3 내지 도 12에서 설명한 과정을 거쳐, 절연 기판(10) 상에 게이트 전극(26), 반도체 패턴(42, 46), 소스 전극(65), 드레인 전극(66)을 형성한다. 그 결과물 위에 제1 서브 보호막(71) 및 제2 서브 보호막(72)으로 이루어진 보호막(170)을 형성하고, 감광막 패턴(122, 124)을 식각 마스크로 이용하여 노출된 보호막(170) 및 그 하부의 게이트 절연막(30)을 식각한다. 보호막(170)의 식각은 건식 식각으로 진행될 수 있으며, 식각 가스로는 예를 들어 CF4, SF6, CHF3, O2 또는 이들의 조합을 사용할 수 있으며, 식각 가스의 조합이나 이 조합의 조성비를 조절함으로써 식각률을 제어할 수 있다. 이 때 보호막(170) 중 제2 서브 보호막(72)은 제1 서브 보호막(71)에 비하여 상대적으로 밀도가 낮으므로 과식각되어 언더컷(undercut)이 생성된다.3 through 12, the gate electrode 26, the semiconductor patterns 42 and 46, the source electrode 65, and the drain electrode 66 are formed on the insulating substrate 10. As a result, a passivation layer 170 including the first sub passivation layer 71 and the second sub passivation layer 72 is formed on the resultant, and the exposed passivation layer 170 and the lower portion of the passivation layer 122 and 124 are used as an etching mask. The gate insulating film 30 is etched. Etching of the passivation layer 170 may be performed by dry etching, and as an etching gas, for example, CF 4 , SF 6 , CHF 3 , O 2, or a combination thereof may be used, and a combination of etching gases or a composition ratio of the combination may be used. By adjusting, the etching rate can be controlled. At this time, since the second sub passivation layer 72 of the passivation layer 170 has a lower density than the first sub passivation layer 71, the second sub passivation layer 72 is overetched to generate an undercut.

이어서, 도 19를 참조하면, 감광막 패턴(122, 124) 중 두께가 얇은 제2 영역(124)을 제거하여 화소 영역 및 게이트선 끝단(24) 상의 보호막(170)을 노출시킨다. 이 경우 두께가 두꺼운 제1 영역(122)의 두께도 감소하게 된다. 이러한 감광막 패턴(122, 124)의 에치백(etch back) 공정은 산소 플라즈마 등을 이용한 애싱 공정을 이용할 수 있다. Subsequently, referring to FIG. 19, the second region 124 having a thin thickness among the photoresist patterns 122 and 124 is removed to expose the passivation layer 170 on the pixel region and the gate line end 24. In this case, the thickness of the thick first region 122 is also reduced. The etch back process of the photoresist patterns 122 and 124 may use an ashing process using an oxygen plasma or the like.

이어서, 도 20을 참조하면, 상기 결과물의 전면에 스퍼터링 등의 증착 방식을 이용하여, 화소 전극용 도전막(80)을 적층한다. 다만, 제2 서브 보호막(72)의 과식각되면서 제2 서브 보호막(72) 주위에서 화소 전극용 도전막(80)의 불연속 영역이 생긴다. 이러한 불연속 영역으로 인하여 후속하는 스트리프 오프(strip-off) 공정으로 제1 영역(122) 상의 화소 전극용 도전막(80)을 용이하게 제거할 수 있다.Next, referring to FIG. 20, the conductive film 80 for pixel electrodes is laminated on the entire surface of the resultant using a deposition method such as sputtering. However, as the second sub passivation layer 72 is overetched, a discontinuous region of the conductive film 80 for the pixel electrode is formed around the second sub passivation layer 72. Due to this discontinuous region, the conductive film 80 for the pixel electrode on the first region 122 can be easily removed by a subsequent strip-off process.

이어서, 도 21을 참조하면, 제1 영역(122)을 포함하는 구조물을 가열하여 제1 영역(122)을 리플로우(reflow)시킨다. 예를 들어 60도 이상, 바람직하게는 100도 이상으로 가열한다. 그 결과, 유기물로 이루어져 저내열성 특징을 가지는 제1 영역(122) 내에 절개부(130)가 생기고 제1 영역(122)에 접촉해 있는 화소 전극용 도전막(80)에도 크랙이 생기게 된다.Next, referring to FIG. 21, the structure including the first region 122 is heated to reflow the first region 122. For example, it heats to 60 degree or more, Preferably it is 100 degree or more. As a result, a cutout 130 is formed in the first region 122 made of an organic material and has a low heat resistance characteristic, and cracks are generated in the conductive film 80 for a pixel electrode contacting the first region 122.

이후 스트리프 오프(strip off) 방식을 이용하여 제1 영역(122) 및 그 상부에 존재하는 화소 전극용 도전막(80)을 제거한다. 구체적으로, 예컨대 아민계, 글리콜계 등을 포함하는 스트리퍼를 분사 방식 또는 딥핑(dipping) 방식 등으로 절개부(130)에 주입하면, 스트리퍼가 제1 영역(122)을 용해시켜 보호막(70)으로부터 제1 영역(122)을 박리하며, 동시에 제1 영역(122) 상에 존재하는 화소 전극용 도전 막(80)도 제거한다. 이와 같이 리플로우 및 스트리프 오프의 방식으로 제1 영역(122)을 제거하는 경우, 제1 영역(122)에 절개부(130)가 생겨서 제1 영역(122)과 스트리퍼의 접촉면적이 넓어지게 된다. 따라서, 제1 영역(122)과 스트리퍼의 접촉 면적을 넓히기 위해 보호막(170)을 지나치게 과식각할 필요가 없고, 보호막(170)의 지나친 과식각에 기인한 보호막(170)의 막질 저하, 또는 스큐(skew) 현상 등의 문제를 방지할 수 있다.Subsequently, the first region 122 and the conductive film 80 for the pixel electrode existing thereon are removed by using a strip off method. Specifically, for example, when a stripper including an amine, glycol, or the like is injected into the cutout 130 by spraying or dipping, the stripper dissolves the first region 122 and removes the first region 122 from the protective film 70. The first region 122 is peeled off, and at the same time, the conductive film 80 for pixel electrodes existing on the first region 122 is also removed. When the first region 122 is removed in the manner of reflow and strip-off as described above, an incision 130 is formed in the first region 122 so that the contact area between the first region 122 and the stripper is widened. do. Therefore, it is not necessary to overetch the passivation layer 170 excessively in order to increase the contact area between the first region 122 and the stripper, and the film quality of the passivation layer 170 is reduced or skew due to excessive overetching of the passivation layer 170. Problems such as a skew phenomenon can be prevented.

도 18을 참조하면 제1 영역(122) 및 그 상부의 화소 전극용 도전막(80)을 제거한 결과, 화소 영역의 보호막(170) 위에 화소 전극(82)이 완성된다.Referring to FIG. 18, as a result of removing the first region 122 and the conductive film 80 for the pixel electrode thereon, the pixel electrode 82 is completed on the passivation layer 170 of the pixel region.

이상의 실시예들에서는 2층 이상으로 이루어진 보호막을 이용하는 경우를 예로 들어 설명하였으나, 본 발명은 이에 한정되지 않는다. 즉, 리플로우 및 스트리프 오프의 방식으로 보호막 및 그 위의 화소 전극용 도전막을 제거하기 위해서는 단일막으로 이루어진 보호막을 사용하더라고 동일한 작용 및 효과를 얻을 수 있다.In the above embodiments, the case of using a protective film composed of two or more layers has been described as an example, but the present invention is not limited thereto. That is, even if a protective film made of a single film is used to remove the protective film and the conductive film for the pixel electrode thereon in a reflow and strip-off manner, the same operation and effect can be obtained.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features thereof. I can understand that. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.

도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 배치도이다. 1 is a layout view of a thin film transistor array panel according to an exemplary embodiment of the present invention.

도 2는 도 1의 박막 트랜지스터 표시판을 A-A'선으로 자른 단면도이다.FIG. 2 is a cross-sectional view taken along the line AA ′ of the thin film transistor array panel of FIG. 1.

도 3, 도 5, 및 도 10은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순차적으로 나타낸 배치도들이다.3, 5, and 10 are layout views sequentially illustrating a method of manufacturing a thin film transistor array panel according to an exemplary embodiment of the present invention.

도 4는 도 3의 박막 트랜지스터 표시판을 B-B'선으로 자른 단면도이다. 4 is a cross-sectional view taken along line BB ′ of the thin film transistor array panel of FIG. 3.

도 6 내지 도 9는 도 5의 박막 트랜지스터 표시판을 C-C'선으로 자른 단면도들이다. 6 to 9 are cross-sectional views taken along the line CC ′ of the thin film transistor array panel of FIG. 5.

도 11 내지 도 16은 도 10의 박막 트랜지스터 표시판을 D-D'선으로 자른 단면도들이다.11 through 16 are cross-sectional views taken along line D-D ′ of the thin film transistor array panel of FIG. 10.

도 17은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 단면도이다. 17 is a cross-sectional view of a thin film transistor array panel according to another exemplary embodiment of the present invention.

도 18은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.18 is a cross-sectional view of a thin film transistor array panel according to another exemplary embodiment of the present invention.

도 19 내지 도 21은 도 18의 박막 트랜지스터 표시판의 제조 방법을 순차적으로 나타낸 공정단면도들이다.19 to 21 are process cross-sectional views sequentially illustrating a method of manufacturing the thin film transistor array panel of FIG. 18.

(도면의 주요부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

10: 절연 기판 22: 게이트선10: insulating substrate 22: gate line

26: 게이트 전극 30: 게이트 절연막26 gate electrode 30 gate insulating film

46: 반도체 패턴 55, 56: 오믹 콘택 패턴46: semiconductor pattern 55, 56: ohmic contact pattern

62: 데이터선 65: 소스 전극62: data line 65: source electrode

66: 드레인 전극 70, 170: 보호막66: drain electrode 70, 170: protective film

82: 화소 전극82: pixel electrode

Claims (24)

절연 기판;Insulating substrate; 상기 절연 기판 상에 형성되며 게이트선 및 게이트 전극을 포함하는 게이트 배선;A gate wiring formed on the insulating substrate and including a gate line and a gate electrode; 상기 게이트 전극 상에 형성된 반도체 패턴;A semiconductor pattern formed on the gate electrode; 상기 반도체 패턴 상에 형성되며 데이터선, 소스 전극 및 드레인 전극을 포함하는 데이터 배선;A data line formed on the semiconductor pattern and including a data line, a source electrode, and a drain electrode; 상기 데이터 배선 상에 제1 서브 보호막 및 제2 서브 보호막으로 적층된 보호막; 및A passivation layer stacked on the data line with a first sub passivation layer and a second sub passivation layer; And 상기 보호막에 형성된 콘택홀을 통하여 상기 드레인 전극에 접속하는 화소 전극을 포함하되,A pixel electrode connected to the drain electrode through a contact hole formed in the passivation layer, 상기 제2 서브 보호막은 상기 제1 서브 보호막보다 밀도가 낮은 박막 트랜지스터 표시판.The second sub passivation layer has a lower density than the first sub passivation layer. 제1 항에 있어서, According to claim 1, 상기 제1 서브 보호막 및 상기 제2 서브 보호막은 질화 규소 또는 산화 규소로 이루어진 박막 트랜지스터 표시판.The first sub passivation layer and the second sub passivation layer may be formed of silicon nitride or silicon oxide. 제1 항에 있어서, According to claim 1, 상기 제1 서브 보호막은 질화 규소 또는 산화 규소로 이루어지고, The first sub passivation layer is made of silicon nitride or silicon oxide, 상기 제2 서브 보호막은 비정질 실리콘으로 이루어진 박막 트랜지스터 표시판.The second sub passivation layer is formed of amorphous silicon. 제1 항에 있어서, According to claim 1, 상기 화소 전극과 상기 절연 기판 사이에 상기 게이트 절연막 및 상기 제1 서브 보호막이 개재된 박막 트랜지스터 표시판.The thin film transistor array panel having the gate insulating layer and the first sub passivation layer interposed between the pixel electrode and the insulating substrate. 제1 항에 있어서, According to claim 1, 상기 화소 전극과 상기 절연 기판 사이에 상기 게이트 절연막, 상기 제1 서브 보호막, 및 상기 제2 서브 보호막이 개재된 박막 트랜지스터 표시판.And a gate insulating layer, the first sub passivation layer, and the second sub passivation layer interposed between the pixel electrode and the insulating substrate. 제1 항에 있어서, According to claim 1, 상기 보호막은 상기 제2 서브 보호막 상부에 형성된 제3 서브 보호막을 더 포함하는 박막 트랜지스터 표시판.The passivation layer further includes a third sub passivation layer formed on the second sub passivation layer. 제6 항에 있어서, The method of claim 6, 상기 제3 서브 보호막은 상기 제2 서브 보호막보다 밀도가 높은 박막 트랜지스터 표시판.The third sub passivation layer is denser than the second sub passivation layer. 제7 항에 있어서, The method of claim 7, wherein 상기 제1 서브 보호막, 상기 제2 서브 보호막 및 상기 제3 서브 보호막은 질화 규소 또는 산화 규소로 이루어진 박막 트랜지스터 표시판.The first sub passivation layer, the second sub passivation layer, and the third sub passivation layer may be formed of silicon nitride or silicon oxide. 제7 항에 있어서, The method of claim 7, wherein 상기 제1 서브 보호막 및 상기 제3 서브 보호막은 질화 규소 또는 산화 규소로 이루어지고, The first sub passivation layer and the third sub passivation layer are made of silicon nitride or silicon oxide, 상기 제2 서브 보호막은 비정질 실리콘으로 이루어진 박막 트랜지스터 표시판.The second sub passivation layer is formed of amorphous silicon. 제1 항에 있어서, According to claim 1, 상기 절연 기판 상에 상기 게이트 배선과 동일한 층에 형성된 스토리지 전극을 더 포함하는 박막 트랜지스터 표시판.And a storage electrode formed on the same layer as the gate line on the insulating substrate. 제10 항에 있어서, The method of claim 10, 상기 스토리지 전극의 폭은 상기 데이터선의 폭보다 넓은 박막 트랜지스터 표시판.The thin film transistor array panel of which the width of the storage electrode is wider than the width of the data line. 절연 기판 상에 게이트선 및 게이트 전극을 포함하는 게이트 배선을 형성하는 단계;Forming a gate wiring including a gate line and a gate electrode on an insulating substrate; 상기 게이트 전극 상에 반도체 패턴과, 데이터선, 소스 전극 및 드레인 전극을 포함하는 데이터 배선을 형성하는 단계;Forming a data line on the gate electrode, the data line including a data line, a source electrode, and a drain electrode; 상기 데이터 배선 상에 보호막을 형성하는 단계;Forming a protective film on the data line; 상기 소스 전극 및 상기 드레인 전극을 덮는 제1 영역과, 화소 영역을 덮으며 상기 제1 영역보다 얇은 제2 영역을 포함하는 감광막 패턴을 상기 보호막 상에 형성하는 단계;Forming a photoresist pattern on the passivation layer, the photoresist pattern including a first region covering the source electrode and the drain electrode and a second region covering the pixel region and thinner than the first region; 상기 감광막 패턴에 의해 노출된 상기 보호막을 식각하는 단계;Etching the passivation layer exposed by the photoresist pattern; 상기 결과물 전면에 화소 전극용 도전막을 형성하는 단계;Forming a conductive film for a pixel electrode on the entire surface of the resultant product; 상기 감광막 패턴이 리플로우(reflow)되도록 상기 감광막 패턴을 가열하는 단계; 및Heating the photoresist pattern so that the photoresist pattern is reflowed; And 상기 감광막 패턴 및 상기 감광막 패턴 상의 상기 화소 전극용 도전막을 제거하여 상기 화소 영역에 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.Removing the photoresist pattern and the conductive film for the pixel electrode on the photoresist pattern to form a pixel electrode in the pixel region. 제12 항에 있어서, The method of claim 12, 상기 감광막 패턴을 가열하는 동안, 상기 감광막 패턴 상의 상기 화소 전극용 도전막에 크랙이 생기는 박막 트랜지스터 표시판의 제조 방법.A method of manufacturing a thin film transistor array panel in which a crack occurs in the conductive film for pixel electrodes on the photosensitive film pattern while the photosensitive film pattern is heated. 제13 항에 있어서, The method of claim 13, 상기 감광막 패턴을 60도 이상으로 가열하는 박막 트랜지스터 표시판의 제조 방법.A method of manufacturing a thin film transistor array panel for heating the photosensitive film pattern to 60 degrees or more. 제12 항에 있어서, The method of claim 12, 상기 보호막을 형성하는 단계는, 상기 데이터 배선 상에 제1 서브 보호막, 및 상기 제1 서브 보호막보다 밀도가 낮은 제2 서브 보호막을 적층하는 단계인 박막 트랜지스터 표시판의 제조 방법.The forming of the passivation layer may include forming a first sub passivation layer and a second sub passivation layer having a lower density than the first sub passivation layer on the data line. 제15 항에 있어서, The method of claim 15, 상기 제1 서브 보호막 및 상기 제2 서브 보호막이 동일한 물질로 이루어지고, The first sub passivation layer and the second sub passivation layer are made of the same material, 상기 제2 서브 보호막의 증착 속도는 상기 제1 서브 보호막의 증착 속도보다 빠른 박막 트랜지스터 표시판의 제조 방법.The deposition rate of the second sub passivation layer is faster than the deposition rate of the first sub passivation layer. 제16 항에 있어서, The method of claim 16, 상기 제1 서브 보호막 및 상기 제2 서브 보호막은 질화 규소 또는 산화 규소로 이루어진 박막 트랜지스터 표시판의 제조 방법.And the first sub passivation layer and the second sub passivation layer are formed of silicon nitride or silicon oxide. 제15 항에 있어서, The method of claim 15, 상기 제1 서브 보호막은 질화 규소 또는 산화 규소로 이루어지고, The first sub passivation layer is made of silicon nitride or silicon oxide, 상기 제2 서브 보호막은 비정질 실리콘으로 이루어진 박막 트랜지스터 표시 판의 제조 방법.The second sub passivation layer is made of amorphous silicon. 제15 항에 있어서, 상기 보호막을 식각한 후, The method of claim 15, after etching the protective film, 상기 감광막 패턴을 전면 식각하여 상기 제2 영역을 제거하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.And etching the entire surface of the photoresist pattern to remove the second region. 제19 항에 있어서, 상기 제2 영역을 제거한 후, 20. The method of claim 19, wherein after removing the second region, 상기 제2 영역 하부의 상기 제2 서브 보호막을 제거하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.And removing the second sub passivation layer under the second region. 제15 항에 있어서, The method of claim 15, 상기 보호막을 형성하는 단계는 상기 제2 서브 보호막 상부에 상기 제2 서브 보호막보다 밀도가 높은 제3 서브 보호막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.The forming of the passivation layer may further include forming a third sub passivation layer having a higher density than the second sub passivation layer on the second sub passivation layer. 제21 항에 있어서, The method of claim 21, 상기 제2 서브 보호막 및 상기 제3 서브 보호막이 동일한 물질로 이루어지고, The second sub passivation layer and the third sub passivation layer are made of the same material, 상기 제2 서브 보호막의 증착 속도는 상기 제3 서브 보호막의 증착 속도보다 빠른 박막 트랜지스터 표시판의 제조 방법.The deposition rate of the second sub passivation layer is faster than the deposition rate of the third sub passivation layer. 제22 항에 있어서, The method of claim 22, 상기 제1 서브 보호막, 상기 제2 서브 보호막 및 상기 제3 서브 보호막은 질화 규소 또는 산화 규소로 이루어진 박막 트랜지스터 표시판의 제조 방법.The first sub passivation layer, the second sub passivation layer, and the third sub passivation layer may be formed of silicon nitride or silicon oxide. 제21 항에 있어서, The method of claim 21, 상기 제1 서브 보호막 및 상기 제3 서브 보호막은 질화 규소 또는 산화 규소로 이루어지고, The first sub passivation layer and the third sub passivation layer are made of silicon nitride or silicon oxide, 상기 제2 서브 보호막은 비정질 실리콘으로 이루어진 박막 트랜지스터 표시판의 제조 방법.The second sub passivation layer is made of amorphous silicon.
KR1020080065495A 2008-07-07 2008-07-07 Thin film transistor substrate and method for fabricating the same KR101474774B1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080065495A KR101474774B1 (en) 2008-07-07 2008-07-07 Thin film transistor substrate and method for fabricating the same
US12/498,534 US7858412B2 (en) 2008-07-07 2009-07-07 Thin-film transistor substrate and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080065495A KR101474774B1 (en) 2008-07-07 2008-07-07 Thin film transistor substrate and method for fabricating the same

Publications (2)

Publication Number Publication Date
KR20100005457A true KR20100005457A (en) 2010-01-15
KR101474774B1 KR101474774B1 (en) 2014-12-19

Family

ID=41463668

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080065495A KR101474774B1 (en) 2008-07-07 2008-07-07 Thin film transistor substrate and method for fabricating the same

Country Status (2)

Country Link
US (1) US7858412B2 (en)
KR (1) KR101474774B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140003481A (en) * 2010-12-20 2014-01-09 샤프 가부시키가이샤 Semiconductor device and display device

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100919636B1 (en) * 2005-06-30 2009-09-30 엘지디스플레이 주식회사 Patterning method by lift-off and method of fabricating the array substrate for liquid crystal display device of the same
KR101474774B1 (en) * 2008-07-07 2014-12-19 삼성디스플레이 주식회사 Thin film transistor substrate and method for fabricating the same
JP2011151194A (en) * 2010-01-21 2011-08-04 Hitachi Displays Ltd Liquid crystal display device and manufacturing method for the same
KR101832361B1 (en) * 2011-01-19 2018-04-16 삼성디스플레이 주식회사 Thin film transistor array panel
CN104508808B (en) * 2012-07-27 2017-05-17 夏普株式会社 Semiconductor device and method for producing same
CN104465670B (en) * 2014-12-12 2018-01-23 京东方科技集团股份有限公司 A kind of array base palte and preparation method thereof, display device
KR102314738B1 (en) * 2015-05-04 2021-10-20 삼성디스플레이 주식회사 Display device and manufacturing method thereof
US10238900B2 (en) * 2016-09-12 2019-03-26 Caterpillar Inc. Aiming tool for nozzles
US20220231153A1 (en) * 2021-01-15 2022-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS Fabrication Methods for Back-Gate Transistor

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6678018B2 (en) * 2000-02-10 2004-01-13 Samsung Electronics Co., Ltd. Thin film transistor array substrate for a liquid crystal display and the method for fabricating the same
JP4342711B2 (en) * 2000-09-20 2009-10-14 株式会社日立製作所 Manufacturing method of liquid crystal display device
KR20060016920A (en) * 2004-08-19 2006-02-23 삼성전자주식회사 Thin film transistor array panel and manufacturing method thereof
KR101293573B1 (en) * 2006-10-02 2013-08-06 삼성디스플레이 주식회사 Thin film transistor panel and manufacturing method thereof
TWI330407B (en) * 2007-08-13 2010-09-11 Au Optronics Corp Method of manufacturing thin film transistor and display device applied with the same
KR101048927B1 (en) * 2008-05-21 2011-07-12 엘지디스플레이 주식회사 Liquid crystal display device and manufacturing method thereof
KR101474774B1 (en) * 2008-07-07 2014-12-19 삼성디스플레이 주식회사 Thin film transistor substrate and method for fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140003481A (en) * 2010-12-20 2014-01-09 샤프 가부시키가이샤 Semiconductor device and display device

Also Published As

Publication number Publication date
US7858412B2 (en) 2010-12-28
US20100001275A1 (en) 2010-01-07
KR101474774B1 (en) 2014-12-19

Similar Documents

Publication Publication Date Title
KR101216688B1 (en) TFT array panel and liquid crystal display having the same
US7396695B2 (en) Wire structure, a thin film transistor substrate of using the wire structure and a method of manufacturing the same
KR101474774B1 (en) Thin film transistor substrate and method for fabricating the same
KR101019048B1 (en) Array substrate and method of fabricating the same
US8487347B2 (en) Array substrate and manufacturing method thereof
KR101484063B1 (en) Thin film transistor array panel and method of fabricating the same
US8778710B2 (en) Display substrate and method of fabricating the same
KR20080082253A (en) Method of manufacturing thin film transistor substrate
KR100673331B1 (en) Liquid crystal display and method for fabricating the same
KR20070009329A (en) Method for forming contact hole and method for fabricating thin film transistor plate fabricated by the same
JP2006018281A (en) Method of manufacturing thin-film transistor panel
KR20110008639A (en) Thin film transistor panel and method of manufacturing the same
KR20100019233A (en) Thin film transistor substrate and method of fabricating the same
KR20100007561A (en) Thin film transistor array panel and method of fabricating the same
KR102285754B1 (en) Thin film transistor array substrate and method of manufacturing the same
KR101626899B1 (en) Thin film transistor substrate and method of fabricating the same
KR20100050222A (en) Thin film transistor array substrate and method of fabricating the same
KR20070013816A (en) Thin film transistor plate and method for fabricating the same
KR20130010774A (en) Manufacturing method of thin film transisotr array substrate
KR20080030798A (en) Method for manufacturing of thin film transistor panel
KR20080047166A (en) Method of manufacturing thin film transistor substrate
KR20070018291A (en) Thin film transistor substrate and manufacturing method for the same
KR20080045961A (en) Thin film transistor substrate and metod of fabricating the same
KR20070000637A (en) Thin film transistor array panel and manufacturing method thereof
KR20050019278A (en) Thin film transistor array panel and method for manufacturing the same

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20171129

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20181126

Year of fee payment: 5