JP2011054864A

JP2011054864A - Capacitor mounting structure

Info

Publication number: JP2011054864A
Application number: JP2009204373A
Authority: JP
Inventors: Kota Saito; 耕太斉藤
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2009-09-04
Filing date: 2009-09-04
Publication date: 2011-03-17

Abstract

<P>PROBLEM TO BE SOLVED: To provide a capacitor mounting structure such that a power supply voltage supplied to an IC is stabilized. <P>SOLUTION: The IC 1 and a three-terminal capacitor 3 are mounted on a top surface 2a and a reverse surface 2b of a circuit board 2. Via holes 21 to 24 of the circuit board 2 are pierced from the top surface 2a to the reverse surface 2b while connected to power supply terminals 11, 12 and ground terminals 13, 14. The via holes 21, 22 and 23, 24 are connected by conductor layers 51, 52 and external electrodes 4-1 to 4-2 of the three-terminal capacitor 3 are connected to the via holes 21 to 22 to connect a part between a point P1 of the via hole 21 and the external electrode 4-1 and a part between a point P2 of the via hole 22 and the external electrode 4-2 in parallel by the conductor layer 51 and signal electrode 31, and to connect a part between a point P3 of the via hole 23 and the external electrode 4-3 and a part of a point P4 of the via hole 24 and the external electrode 4-4 in parallel by the conductor layer 52 and a ground electrode 32. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

この発明は、ＢＧＡ(Ball Grid Array)タイプのＩＣ（Integrated Circuit）を搭載した回路基板にバイパスコンデンサを実装するためのコンデンサ実装構造に関するものである。 The present invention relates to a capacitor mounting structure for mounting a bypass capacitor on a circuit board on which a BGA (Ball Grid Array) type IC (Integrated Circuit) is mounted.

従来、この種のコンデンサ実装構造としては、例えば特許文献１に開示の技術がある。
この技術は、図１８に示すように、ＢＧＡタイプのＩＣ１００を多層回路基板１１０上に実装し、バイパスコンデンサ１３０をＩＣ１００の実装面１１１と反対面１１２に取り付けた構造となっている。具体的には、ＩＣ１００から図示しない外部電源への経路を、ＩＣ１００の電源端子１０１とビアホール１１３とＩＣ電源端子用電源パターン１１４とビアホール１１５とバイパスコンデンサ用電源配線１１６とビアホール１１７と外部電源用電源パターン１１８とで構成し、バイパスコンデンサ１３０の一端をバイパスコンデンサ用電源配線１１６に接続した。そして、バイパスコンデンサ１３０の他端からＩＣ１００のグランド端子１０２への経路を、グランド配線１１９とビアホール１２０とグランド層１２１とビアホール１２２とで構成した。
これにより、ＩＣ１００の電源端子１０１からの高周波電流を必ずバイパスコンデンサ１３０を通過させて、ＩＣ１００のグランド端子１０２へとリターンさせ、不要輻射ノイズの低減化を図っている。 Conventionally, as this type of capacitor mounting structure, for example, there is a technique disclosed in Patent Document 1.
As shown in FIG. 18, this technique has a structure in which a BGA type IC 100 is mounted on a multilayer circuit board 110 and a bypass capacitor 130 is mounted on a surface 112 opposite to the mounting surface 111 of the IC 100. Specifically, the route from the IC 100 to an external power source (not shown) is as follows: the power terminal 101, the via hole 113, the IC power terminal power pattern 114, the via hole 115, the bypass capacitor power wiring 116, the via hole 117, and the external power source. The bypass capacitor 130 has one end connected to the bypass capacitor power supply wiring 116. The path from the other end of the bypass capacitor 130 to the ground terminal 102 of the IC 100 is configured by the ground wiring 119, the via hole 120, the ground layer 121, and the via hole 122.
As a result, high-frequency current from the power supply terminal 101 of the IC 100 always passes through the bypass capacitor 130 and is returned to the ground terminal 102 of the IC 100 to reduce unnecessary radiation noise.

特開２００３−２９７９６３号公報JP 2003-297963 A

しかし、上記した従来のコンデンサ実装構造では、次のような問題がある。
従来のコンデンサ実装構造では、ＩＣ１００の電源端子１０１から外部電源への経路が、バイパスコンデンサ１３０を必ず通るように構成されているので、ノイズをバイパスコンデンサ１３０によって確実に除去することができる。
ところが、ＩＣ１００の電源端子１０１から外部電源への経路やバイパスコンデンサ１３０からＩＣ１００のグランド端子１０２への経路中において、直列に接続された長いビアホール１１３，１１５や同じく直列に接続された長いビアホール１２０，１２２が介在するため、これらの経路がこれらのビアホール群による大きなインダクタンスを有することとなる。
ノイズ除去効果には、バイパスコンデンサ用電源配線１１６とグランド配線１１９との間のバイパスコンデンサ１３０の部分のインダクタンスのみが関係し、ビアホール１１３，１１５やビアホール１２０，１２２によるインダクタンスは関係しないため、従来の構造で、十分なノイズ除去効果を得ることができる。
しかしながら、ＩＣ１に供給される電源電圧の変動には、これら電源経路及びグランド経路中のビアホール１１３，１１５やビアホール１２０，１２２のインダクタンス値が大きく関係する。このため、これらのビアホール群に大きなインダクタンスを有した従来の構造では、ＩＣ１に供給される電源電圧の変動が大きくなり、安定した電源供給を行うことができない。
すなわち、上記した従来のコンデンサ実装構造では、ノイズ除去効果においては、優れているものの、電源安定供給効果においては、著しく劣るという問題があった。 However, the conventional capacitor mounting structure described above has the following problems.
In the conventional capacitor mounting structure, the path from the power supply terminal 101 of the IC 100 to the external power supply is configured to always pass through the bypass capacitor 130, so that noise can be reliably removed by the bypass capacitor 130.
However, in the path from the power supply terminal 101 of the IC 100 to the external power supply or the path from the bypass capacitor 130 to the ground terminal 102 of the IC 100, the long via holes 113 and 115 connected in series or the long via holes 120 connected in series are also provided. Since 122 is interposed, these paths have a large inductance due to these via hole groups.
The noise elimination effect is related only to the inductance of the bypass capacitor 130 between the bypass capacitor power supply wiring 116 and the ground wiring 119, and is not related to the inductance due to the via holes 113 and 115 and the via holes 120 and 122. With the structure, a sufficient noise removal effect can be obtained.
However, fluctuations in the power supply voltage supplied to the IC 1 are greatly related to the inductance values of the via holes 113 and 115 and the via holes 120 and 122 in the power supply path and the ground path. For this reason, in the conventional structure having a large inductance in these via hole groups, the fluctuation of the power supply voltage supplied to the IC 1 increases, and stable power supply cannot be performed.
That is, the above-described conventional capacitor mounting structure has a problem that the noise removal effect is excellent, but the power supply stable supply effect is remarkably inferior.

この発明は、上述した課題を解決するためになされたもので、ＩＣに供給される電源電圧の安定化を図ったコンデンサ実装構造を提供することを目的とする。 The present invention has been made to solve the above-described problem, and an object of the present invention is to provide a capacitor mounting structure that stabilizes a power supply voltage supplied to an IC.

上記課題を解決するために、請求項１の発明は、複数の端子が正方形の格子状に配列されたＢＧＡ型端子を有し且つこのＢＧＡ型端子を構成する少なくとも１つ最小正方形において、一方の対角線上の頂点に１対の電源端子がそれぞれ配されると共に、他方の対角線上の頂点に１対のグランド端子がそれぞれ配されたＩＣと、ＩＣの１対の電源端子を接続させるための第１及び第２のビアホールと１対のグランド端子を接続させるための第３及び第４のビアホールとが、表面側から裏面側に垂直に貫通する回路基板と、平面視略正方形のチップ体内に平面視で直交し且つ厚さ方向で対向する同長の信号電極とグランド電極とを包含し、第１及び第２の外部電極が信号電極の両端部のそれぞれに電気的に接続し、第３及び第４の外部電極がグランド電極の両端部のそれぞれに電気的に接続した３端子コンデンサとを備えるコンデンサ実装構造であって、３端子コンデンサを、回路基板の裏面で且つＩＣのほぼ真裏の位置に実装し、第１及び第２の外部電極を、最小正方形の１対の電源端子に接続される第１及び第２のビアホールにそれぞれ電気的に接続すると共に、第３及び第４の外部電極を、最小正方形の１対のグランド端子に接続される第３及び第４のビアホールにそれぞれ電気的に接続し、第１及び第２のビアホールを並列に接続するための第１の接続部を、回路基板の一の層上に設けた構成とする。
かかる構成により、３端子コンデンサの第１及び第２の外部電極が、ＩＣの１対の電源端子に接続された第１及び第２のビアホールに電気的に接続すると共に、第３及び第４の外部電極が、１対のグランド端子に接続された第３及び第４のビアホールに電気的に接続しているので、ＩＣのスイッチング動作等によって生じた間歇電流は、上記電源端子から第１及び第２のビアホールに流入し、第１及び第２の外部電極を通じて３端子コンデンサに流入する。しかる後、電流は、これら第１及び第２の外部電極を両端部に有する信号電極とグランド電極との間に電圧を発生させ、グランド電極の両端部の第３及び第４の外部電極から第３及び第４のビアホールを通じてＩＣのグランド端子に帰還される。
このとき、第１〜第４のビアホールのインダクタンスやコンデンサのインダクタンスが大きいと、間歇電流による逆起電力がこれらのインダクタンスの大きさに比例して大きくなり、ＩＣに供給される電源電圧に大きな変動が生じる。
しかしながら、この発明のコンデンサ実装構造では、ＩＣの電源端子を接続させる第１及び第２のビアホールとグランド端子を接続させる第３及び第４のビアホールとが表面側から裏面側に垂直に貫通する回路基板を用い、３端子コンデンサをＩＣの真裏に配してこれらの第１〜第４のビアホールに実装する構造にしたので、ＩＣから３端子コンデンサ迄のビアホールを介した経路の長さを最短にすることができ、その結果、ＩＣから３端子コンデンサ迄のインダクタンスを最小限に抑えることができる。また、バイパスコンデンサとして、残留インダクタンスが極めて少ないいわゆる貫通型の３端子コンデンサを用いているので、コンデンサ自身が持つインダクタンスも最小限にすることができる。
さらに、ＩＣのＢＧＡ型端子を構成する少なくとも１つ最小正方形において、一方の対角線上の頂点に１対の電源端子がそれぞれ配されると共に、他方の対角線上の頂点に１対のグランド端子がそれぞれ配され、回路基板の第１及び第２のビアホールがこの最小正方形の１対の電源端子に接続されると共に、第３及び第４のビアホールが最小正方形の１対のグランド端子に接続されている。そして、３端子コンデンサの第１及び第２の外部電極が第１及び第２のビアホールに接続されると共に、第３及び第４の外部電極が第３及び第４のビアホールに接続された構造になっている。このため、ＩＣの１対の電源端子からの電流は、第１及び第２のビアホールを流れて、第１及び第２の外部電極に至り、３端子コンデンサの第３及び第４の外部電極から第３及び第４のビアホールを通じてＩＣのグランド端子に帰還される。
具体的には、ＩＣの１つの電源端子から３端子コンデンサの第１の外部電極（又は第２の外部電極）に接続された第１のビアホール（又は第２のビアホール）に電流が流れると、これに対応した同じ大きさの電流が、第３及び第４の外部電極からグランド端子に接続された第３及び第４のビアホールを逆方向に流れることとなる。しかも、上記したように、３端子コンデンサの第１〜第４の外部電極に接続された第１〜第４のビアホールが、最小正方形に並んで近接しているので、これらのビアホール間に負の相互インダクタンスが発生する。
すなわち、第１〜第４のビアホールのインダクタンスをそれぞれＬ１，Ｌ２，Ｌ３及びＬ４とすると共に、第１及び第３のビアホール間、第１及び第４のビアホール間、第２及び第３のビアホール間、第２及び第４のビアホール間の電磁干渉によって生じる相互インダクタンスをそれぞれ、Ｍ１３，Ｍ１４，Ｍ２３及びＭ２４とすると、第１，第３及び第４の総ビアホールのインダクタンスはＬ１＋Ｌ３＋Ｌ４−２×（Ｍ１３＋Ｍ１４）で、第１，第３及び第４のビアホールの総インダクタンスは、Ｌ２＋Ｌ３＋Ｌ４−２×（Ｍ２３＋Ｍ２４）となる。
したがって、３端子コンデンサを通じて電流が流れる際の第１〜第４のビアホールの総インダクタンスは、Ｌ１＋Ｌ２＋Ｌ３＋Ｌ４−２×（Ｍ１３＋Ｍ１４＋Ｍ２３＋Ｍ２４）であり、第１〜第４のビアホールを近接させずに、電流を流した場合に比べて、インダクタンスが、２×（Ｍ１３＋Ｍ１４＋Ｍ２３＋Ｍ２４）だけ低減される。
しかも、第１及び第２のビアホールを並列に接続するための第１の接続部が、回路基板の一の層上に設けられ、第１及び第２のビアホールが３端子コンデンサの信号電極の両端部に接続されているので、第１の接続部と３端子コンデンサとの間の第１及び第２のビアホールの部分が、これら第１の接続部と信号電極とによって並列に接続された状態になる。この結果、第１及び第２のビアホールのインダクタンスが低くなり、第１〜第４のビアホール全体のインダクタンスが低くなる。
このように、この発明のコンデンサ実装構造では、ＩＣから３端子コンデンサ迄のインダクタンスを可能な限り低くしているので、ＩＣからの間歇電流の時間的変化とインダクタンスとの積によって生じる逆起電力も小さくなり、この結果、ＩＣに供給される電源電圧の変動が抑えられる。 In order to solve the above-mentioned problem, the invention of claim 1 has a BGA type terminal in which a plurality of terminals are arranged in a square lattice pattern, and at least one of the minimum squares constituting the BGA type terminal, A pair of power supply terminals are arranged at the vertices on the diagonal line and a pair of ground terminals are arranged at the vertices on the other diagonal line, and a pair of power supply terminals for connecting the pair of power supply terminals of the IC. A circuit board in which the first and second via holes and the third and fourth via holes for connecting a pair of ground terminals vertically penetrate from the front surface side to the back surface side, and a plane in the chip body having a substantially square shape in plan view. Including a signal electrode and a ground electrode of the same length orthogonal to each other and opposed in the thickness direction, wherein the first and second external electrodes are electrically connected to both ends of the signal electrode, The fourth external electrode is A capacitor mounting structure including a three-terminal capacitor electrically connected to each of both ends of the first electrode, wherein the three-terminal capacitor is mounted on the back surface of the circuit board and substantially directly behind the IC, The second external electrode is electrically connected to the first and second via holes connected to the pair of power supply terminals of the smallest square, respectively, and the third and fourth outer electrodes are connected to the pair of the smallest square. A first connection portion for connecting the first and second via holes in parallel with each other to the third and fourth via holes connected to the ground terminal of the circuit board; It is set as the structure provided in.
With this configuration, the first and second external electrodes of the three-terminal capacitor are electrically connected to the first and second via holes connected to the pair of power supply terminals of the IC, and the third and fourth Since the external electrode is electrically connected to the third and fourth via holes connected to the pair of ground terminals, the intermittent current generated by the switching operation of the IC is caused by the first and the second from the power supply terminal. Into the two via holes and into the three-terminal capacitor through the first and second external electrodes. Thereafter, the current generates a voltage between the signal electrode having the first and second external electrodes at both ends and the ground electrode, and the current is generated from the third and fourth external electrodes at both ends of the ground electrode. Returned to the ground terminal of the IC through the third and fourth via holes.
At this time, if the inductance of the first to fourth via holes or the inductance of the capacitor is large, the back electromotive force due to the intermittent current increases in proportion to the magnitude of these inductances, and the power supply voltage supplied to the IC varies greatly. Occurs.
However, in the capacitor mounting structure according to the present invention, a circuit in which the first and second via holes that connect the power supply terminals of the IC and the third and fourth via holes that connect the ground terminal vertically penetrate from the front surface side to the back surface side. Using a substrate, a 3-terminal capacitor is placed directly behind the IC and mounted in these first to fourth via holes, so the path length from the IC to the 3-terminal capacitor via the via hole is minimized. As a result, the inductance from the IC to the three-terminal capacitor can be minimized. In addition, since a so-called through-type three-terminal capacitor with very little residual inductance is used as the bypass capacitor, the inductance of the capacitor itself can be minimized.
Further, in at least one minimum square constituting the BGA type terminal of the IC, a pair of power supply terminals are respectively arranged at one diagonal vertex, and a pair of ground terminals are respectively arranged at the other diagonal vertex. The first and second via holes of the circuit board are connected to the pair of power terminals of the smallest square, and the third and fourth via holes are connected to the pair of ground terminals of the smallest square. . The first and second external electrodes of the three-terminal capacitor are connected to the first and second via holes, and the third and fourth external electrodes are connected to the third and fourth via holes. It has become. Therefore, the current from the pair of power supply terminals of the IC flows through the first and second via holes to the first and second external electrodes, and from the third and fourth external electrodes of the three-terminal capacitor. Returning to the ground terminal of the IC through the third and fourth via holes.
Specifically, when a current flows from one power supply terminal of the IC to the first via hole (or second via hole) connected to the first external electrode (or second external electrode) of the three-terminal capacitor, Corresponding current of the same magnitude flows in the reverse direction through the third and fourth via holes connected to the ground terminal from the third and fourth external electrodes. In addition, as described above, the first to fourth via holes connected to the first to fourth external electrodes of the three-terminal capacitor are adjacent to each other along the smallest square, and therefore, a negative polarity is generated between these via holes. Mutual inductance is generated.
That is, the inductances of the first to fourth via holes are L1, L2, L3, and L4, respectively, and between the first and third via holes, between the first and fourth via holes, and between the second and third via holes. If the mutual inductances generated by electromagnetic interference between the second and fourth via holes are M13, M14, M23 and M24, respectively, the inductances of the first, third and fourth total via holes are L1 + L3 + L4-2 × (M13 + M14). Thus, the total inductance of the first, third, and fourth via holes is L2 + L3 + L4-2 × (M23 + M24).
Therefore, the total inductance of the first to fourth via holes when the current flows through the three-terminal capacitor is L1 + L2 + L3 + L4-2 × (M13 + M14 + M23 + M24), and the current was passed without bringing the first to fourth via holes close to each other. Compared to the case, the inductance is reduced by 2 × (M13 + M14 + M23 + M24).
In addition, a first connection portion for connecting the first and second via holes in parallel is provided on one layer of the circuit board, and the first and second via holes are provided at both ends of the signal electrode of the three-terminal capacitor. Since the first and second via hole portions between the first connection portion and the three-terminal capacitor are connected in parallel by the first connection portion and the signal electrode. Become. As a result, the inductance of the first and second via holes is lowered, and the inductance of the entire first to fourth via holes is lowered.
As described above, in the capacitor mounting structure of the present invention, the inductance from the IC to the three-terminal capacitor is made as low as possible. Therefore, the back electromotive force generated by the product of the temporal change of the intermittent current from the IC and the inductance is also reduced. As a result, the fluctuation of the power supply voltage supplied to the IC is suppressed.

請求項２の発明は、請求項１に記載のコンデンサ実装構造において、第３及び第４のビアホールを並列に接続するための第２の接続部を、回路基板の他の一の層上に設けた構成とする。
かかる構成により、第３及び第４のビアホールを並列に接続するための第２の接続部が、回路基板の他の一の層上に設けられ、第３及び第４のビアホールが３端子コンデンサのグランド電極の両端部に接続されているので、第２の接続部と３端子コンデンサとの間の第３及び第４のビアホールの部分が、これら第２の接続部とグランド電極とによって並列に接続された状態になる。この結果、第３及び第４のビアホールのインダクタンスが低くなり、第１〜第４のビアホール全体のインダクタンスがさらに低くなる。 According to a second aspect of the present invention, in the capacitor mounting structure according to the first aspect, a second connection portion for connecting the third and fourth via holes in parallel is provided on another layer of the circuit board. The configuration is as follows.
With this configuration, the second connection portion for connecting the third and fourth via holes in parallel is provided on the other layer of the circuit board, and the third and fourth via holes are provided on the three-terminal capacitor. Since it is connected to both ends of the ground electrode, the third and fourth via hole portions between the second connection portion and the three-terminal capacitor are connected in parallel by the second connection portion and the ground electrode. It will be in the state. As a result, the inductance of the third and fourth via holes is reduced, and the inductance of the entire first to fourth via holes is further reduced.

請求項３の発明は、請求項１又は請求項２に記載のコンデンサ実装構造において、接続部は、回路基板の層に形成されたライン状の導体パターンである構成とした。 According to a third aspect of the present invention, in the capacitor mounting structure according to the first or second aspect, the connection portion is a line-shaped conductor pattern formed on a layer of the circuit board.

請求項４の発明は、請求項１又は請求項２に記載のコンデンサ実装構造において、接続部は、回路基板の層のほぼ全面に設けられたベタの導体層である構成とした。 According to a fourth aspect of the present invention, in the capacitor mounting structure according to the first or second aspect, the connection portion is a solid conductor layer provided on substantially the entire surface of the circuit board layer.

請求項５の発明は、請求項１に記載のコンデンサ実装構造において、第１の接続部を、回路基板内の複数の層にそれぞれ設けて、第１及び第２のビアホールを複数箇所でそれぞれ電気的に接続した構成とする。
かかる構成により、第１及び第２のビアホールに並列部分を複数箇所形成することができ、インダクタンスをより一層低減化させることができる。 According to a fifth aspect of the present invention, in the capacitor mounting structure according to the first aspect, the first connection portion is provided in each of a plurality of layers in the circuit board, and the first and second via holes are respectively provided at a plurality of locations. Connected configuration.
With this configuration, a plurality of parallel portions can be formed in the first and second via holes, and the inductance can be further reduced.

請求項６の発明は、請求項２に記載のコンデンサ実装構造において、第２の接続部を、回路基板内の複数の層にそれぞれ設けて、第３及び第４のビアホールを複数箇所でそれぞれ電気的に接続した構成とする。
かかる構成により、第３及び第４のビアホールに並列部分を複数箇所形成することができ、インダクタンスのさらなる低減化を図ることができる。 According to a sixth aspect of the present invention, in the capacitor mounting structure according to the second aspect, the second connection portion is provided in each of a plurality of layers in the circuit board, and the third and fourth via holes are respectively electrically connected at a plurality of locations. Connected configuration.
With this configuration, a plurality of parallel portions can be formed in the third and fourth via holes, and inductance can be further reduced.

請求項７の発明は、請求項１ないし請求項６のいずれかに記載のコンデンサ実装構造において、３端子コンデンサの信号電極の両端部は、チップ体の一方の対角線上で向き合う両角部にそれぞれ位置し、グランド電極の両端部は、他方の対角線上で向き合う両角部にそれぞれ位置する構成とした。
かかる構成により、ＩＣのＢＧＡ型端子配列の最小正方形とほぼ同形の３端子コンデンサを回路基板裏面の第１〜第４のビアホールに実装することとなるので、複数の３端子コンデンサを実装する場合において、容易且つ無駄のない実装設計が可能となる。 According to a seventh aspect of the present invention, in the capacitor mounting structure according to any one of the first to sixth aspects, the both end portions of the signal electrode of the three-terminal capacitor are respectively positioned at opposite corner portions on one diagonal line of the chip body. The both end portions of the ground electrode are respectively positioned at the opposite corner portions on the other diagonal line.
With this configuration, a three-terminal capacitor having the same shape as the smallest square of the BGA type terminal array of the IC is mounted in the first to fourth via holes on the back surface of the circuit board. Therefore, it is possible to design packaging easily and without waste.

請求項８の発明は、請求項１ないし請求項７のいずれかに記載のコンデンサ実装構造において、ノイズ除去用部品を、回路基板の裏面であって且つＩＣの真裏から外れた領域又は回路基板の表面であって且つＩＣから外れた領域に配すると共に、ＩＣの電源端子との接続部位から当該領域に至りノイズ除去用部品の信号用の外部電極に接続された後、ノイズ除去用部品のグランド用の外部電極からＩＣのグランド端子に至る電気経路を形成した構成とする。
かかる構成により、ＩＣの電源端子から出力されたノイズは、電気経路を通じて、回路基板の裏面であって且つＩＣの真裏から外れた領域に配されたノイズ除去用部品に至り、ノイズ除去用部品の信号用の外部電極とグランド用の外部電極とを通じてＩＣのグランド端子側の電気経路に排出される。 According to an eighth aspect of the present invention, in the capacitor mounting structure according to any one of the first to seventh aspects, the noise removing component is arranged on the back surface of the circuit board and a region off the back of the IC or the circuit board. It is arranged on the surface and a region away from the IC, and after reaching the region from the connection part with the power supply terminal of the IC and connected to the external electrode for the signal of the noise removing component, the ground of the noise removing component The electrical path from the external electrode to the IC ground terminal is formed.
With such a configuration, the noise output from the power supply terminal of the IC reaches the noise removing component disposed on the back surface of the circuit board and in the area off the back of the IC through the electrical path. The signal is discharged to the electrical path on the ground terminal side of the IC through the signal external electrode and the ground external electrode.

請求項９の発明は、請求項８に記載のコンデンサ実装構造において、ノイズ除去用部品は、２端子コンデンサ又は３端子コンデンサのいずれかである構成とした。 The ninth aspect of the present invention is the capacitor mounting structure according to the eighth aspect, wherein the noise removing component is either a two-terminal capacitor or a three-terminal capacitor.

請求項１０の発明は、請求項１ないし請求項７のいずれかに記載のコンデンサ実装構造において、ノイズ除去用部品をフェライトビーズとし、このフェライトビーズを、回路基板の裏面であって且つＩＣの真裏から外れた領域又は回路基板の表面であって且つＩＣから外れた領域に配すると共に、ＩＣの電源端子との接続部位から当該領域に至り当該フェライトビーズの一方の端子に接続された後、他方の端子から外部電源に至る電気経路を形成した構成とする。
かかる構成により、ＩＣの電源端子からのノイズが、フェライトビーズによって吸収又は反射される。 According to a tenth aspect of the present invention, in the capacitor mounting structure according to any one of the first to seventh aspects, the noise removing component is a ferrite bead, and the ferrite bead is the back surface of the circuit board and directly behind the IC. After being connected to one terminal of the ferrite bead from the connection part with the power supply terminal of the IC and being connected to one terminal of the ferrite bead. The electrical path from the terminal to the external power supply is formed.
With this configuration, noise from the power supply terminal of the IC is absorbed or reflected by the ferrite beads.

以上詳しく説明したように、この発明に係るコンデンサ実装構造によれば、ＩＣの電源端子から３端子コンデンサに至る第１及び第２のビアホール及びグランド端子から３端子コンデンサに至る第３及び第４のビアホールのインダクタンスとコンデンサ自身のインダクタンスとを、最小限に抑えることができ、この結果、ＩＣに供給される電源電圧の安定化を図ることができるという優れた効果がある。
また、ＩＣの電源端子を接続させる第１及び第２のビアホールとグランド端子を接続させる第３及び第４のビアホールとが表面側から裏面側に垂直に貫通する回路基板を用い、３端子コンデンサをＩＣの真裏に配し、この３端子コンデンサの第１〜第４の外部電極を、裏面側の第１〜第４のビアホールに接続するだけで、実装することができるので、余分なパターンを引き回すことなく、３端子コンデンサを容易に実装することができる。また、３端子コンデンサの除去の際には、第１〜第４の外部電極を、第１〜第４のビアホールから外すだけで済み、他の層に存在するパターン等との接続を断ったり、接続のし直しをする必要もないので、３端子コンデンサの除去及び追加を容易に行うことができる。
また、構造が単純であるので、設計も容易であり、その分設計コストの削減を図ることができる。 As described above in detail, according to the capacitor mounting structure of the present invention, the first and second via holes from the power supply terminal of the IC to the three-terminal capacitor and the third and fourth from the ground terminal to the three-terminal capacitor. The inductance of the via hole and the inductance of the capacitor itself can be minimized, and as a result, the power supply voltage supplied to the IC can be stabilized.
Also, a circuit board is used in which the first and second via holes for connecting the power supply terminals of the IC and the third and fourth via holes for connecting the ground terminals penetrate vertically from the front surface side to the back surface side. Since it can be mounted just by connecting the first to fourth external electrodes of this three-terminal capacitor to the first to fourth via holes on the back surface side, the extra pattern is drawn around. Therefore, a three-terminal capacitor can be easily mounted. Further, when removing the three-terminal capacitor, it is only necessary to remove the first to fourth external electrodes from the first to fourth via holes, disconnecting the connection with a pattern or the like existing in another layer, Since there is no need to reconnect, the three-terminal capacitor can be easily removed and added.
Further, since the structure is simple, the design is easy, and the design cost can be reduced accordingly.

特に、請求項２，請求項５及び請求項６の発明によれば、第１〜第４のビアホールのインダクタンスのさらなる低減化を図ることができる。 In particular, according to the inventions of claims 2, 5 and 6, the inductance of the first to fourth via holes can be further reduced.

また、請求項７の発明によれば、より容易で且つ無駄のない実装設計が可能となる。 In addition, according to the invention of claim 7, it is possible to perform mounting design that is easier and less wasteful.

さらに、請求項８〜請求項１０の発明によれば、電源電圧の安定化効果だけでなく、ノイズ除去効果をも向上させることができる。 Furthermore, according to the eighth to tenth aspects of the invention, not only the power supply voltage stabilizing effect but also the noise removing effect can be improved.

この発明の第１実施例に係るコンデンサ実装構造を示す分解斜視図である。1 is an exploded perspective view showing a capacitor mounting structure according to a first embodiment of the present invention. 図１の３端子コンデンサ実装構造に適用されるＩＣの端子配列を示すＩＣ裏面図である。FIG. 2 is an IC rear view showing an IC terminal arrangement applied to the three-terminal capacitor mounting structure of FIG. 1. コンデンサ実装構造を示す概略断面図である。It is a schematic sectional drawing which shows a capacitor mounting structure. 回路基板裏面のビアホールの配列を示す基板裏面図である。It is a board | substrate back view which shows the arrangement | sequence of the via hole of a circuit board back surface. ビアホールの接続部を説明するための斜視図である。It is a perspective view for demonstrating the connection part of a via hole. ３端子コンデンサの分解斜視図である。It is a disassembled perspective view of a 3 terminal capacitor. コンデンサ実装構造の作用及び効果を説明するための電気回路図である。It is an electric circuit diagram for demonstrating the effect | action and effect of a capacitor | condenser mounting structure. ビアホールの相互インダクタンスを説明するための概略斜視図である。It is a schematic perspective view for demonstrating the mutual inductance of a via hole. この発明の第２実施例に係るコンデンサ実装構造の概略断面図である。It is a schematic sectional drawing of the capacitor mounting structure which concerns on 2nd Example of this invention. 第２実施例の要部を示す斜視図である。It is a perspective view which shows the principal part of 2nd Example. シミュレーションの条件を示す表図である。It is a table | surface figure which shows the conditions of simulation. シミュレーションの結果を示す線図である。It is a diagram which shows the result of simulation. この発明の第３実施例に係るコンデンサ実装構造を示す概略断面図である。It is a schematic sectional drawing which shows the capacitor | condenser mounting structure which concerns on 3rd Example of this invention. 第３実施例のコンデンサ実装構造を模式的に示す電気回路図である。It is an electric circuit diagram showing typically the capacitor mounting structure of the 3rd example. ３端子コンデンサとビアホールとの接続方法の変形例を示す平面図である。It is a top view which shows the modification of the connection method of a 3 terminal capacitor | condenser and a via hole. ３端子コンデンサの変形例を内部を透過して示す平面図である。It is a top view which permeate | transmits and shows the modification of a 3 terminal capacitor | condenser. フェライトビーズをノイズ除去用部品として使用する例を示した概略断面図である。It is the schematic sectional drawing which showed the example which uses a ferrite bead as noise removal components. 従来のコンデンサ実装構造の一例を示す示す概略図である。It is the schematic which shows an example of the conventional capacitor | condenser mounting structure.

以下、この発明の最良の形態について図面を参照して説明する。 The best mode of the present invention will be described below with reference to the drawings.

図１は、この発明の第１実施例に係るコンデンサ実装構造を示す分解斜視図であり、図２は、図１の３端子コンデンサ実装構造に適用されるＩＣの端子配列を示すＩＣ裏面図であり、図３は、コンデンサ実装構造を示す概略断面図である。
図１に示すように、この実施例のコンデンサ実装構造は、ＩＣ１を回路基板２の表面２ａに実装し、バイパスコンデンサである３端子コンデンサ３を回路基板２の裏面２ｂに実装した構造を成す。
なお、図１においては、破線囲みＤで示すように、理解を容易にするため、回路基板２の裏面２ｂを逆にして３端子コンデンサ３の実装状態を明示した部分図を並記した。 FIG. 1 is an exploded perspective view showing a capacitor mounting structure according to a first embodiment of the present invention, and FIG. 2 is an IC rear view showing a terminal arrangement of an IC applied to the three-terminal capacitor mounting structure of FIG. FIG. 3 is a schematic sectional view showing the capacitor mounting structure.
As shown in FIG. 1, the capacitor mounting structure of this embodiment has a structure in which IC1 is mounted on the front surface 2a of the circuit board 2, and a three-terminal capacitor 3 as a bypass capacitor is mounted on the back surface 2b of the circuit board 2.
In FIG. 1, as shown by a broken line D, a partial view in which the back surface 2 b of the circuit board 2 is reversed and the mounting state of the three-terminal capacitor 3 is clearly shown is shown side by side.

ＩＣ１は、ＢＧＡ型端子配列を有する集積回路であり、その裏面１ａには、電源端子，グランド端子及び信号端子等の複数の端子が正方形の格子状に配列されている。
具体的には、図２に示すように、ＢＧＡ端子配列は、４つの端子で最小正方形Ａを画成し、複数の最小正方形Ａを整列させた形状をしている。図２において、電源端子１１，１２を白丸で示し、グランド端子１３，１４を黒丸で示した。各最小正方形Ａにおいては、１対の電源端子１１，１２が、最小正方形Ａの一方の対角線上の頂点に配され、１対のグランド端子１３，１４が他方の対角線上の頂点に配されている。
また、図面中において、最小正方形Ａを実線で示しているが、実際にこの実線に該当する部材が存在するのではなく、最小正方形が端子１１〜１４で画成されているに過ぎないことを、ここで述べておく。 The IC 1 is an integrated circuit having a BGA type terminal arrangement, and a plurality of terminals such as a power supply terminal, a ground terminal, and a signal terminal are arranged in a square lattice pattern on the back surface 1a.
Specifically, as shown in FIG. 2, the BGA terminal array has a shape in which a minimum square A is defined by four terminals and a plurality of minimum squares A are aligned. In FIG. 2, the power supply terminals 11 and 12 are indicated by white circles, and the ground terminals 13 and 14 are indicated by black circles. In each minimum square A, a pair of power supply terminals 11 and 12 are arranged at the vertices on one diagonal of the minimum square A, and a pair of ground terminals 13 and 14 are arranged at the vertices on the other diagonal. Yes.
Further, in the drawings, the minimum square A is indicated by a solid line, but there is actually no member corresponding to the solid line, and the minimum square is merely defined by the terminals 11 to 14. I will mention here.

図１及び図３に示すように、回路基板２は、ＩＣ１の電源端子１１，１２に対応した第１，第２のビアホールとしてのビアホール２１，２２と、グランド端子１３，１４に対応した第３，第４のビアホールとしてのビアホール２３，２４とを有している。
図４は、回路基板裏面のビアホールの配列を示す基板裏面図である。
具体的には、図３及び図４に示すように、ビアホール２１〜２４は、ＢＧＡ端子配列と同配列の状態で、回路基板２の表面２ａから裏面２ｂに垂直に貫通している。そして、回路基板２の表面２ａに露出した部分が、ＩＣ１の電源端子１１，１２及びグランド端子１３，１４に接続されている。図中、白色で示すビアホール２１，２２は、電源端子１１，１２にそれぞれ接続され、黒色で示すビアホール２３，２４は、グランド端子１３，１４にそれぞれ接続されている。したがって、これらのビアホール２１〜２４も上記最小正方形Ａを画成する。 As shown in FIGS. 1 and 3, the circuit board 2 includes via holes 21 and 22 as first and second via holes corresponding to the power supply terminals 11 and 12 of the IC 1, and a third corresponding to the ground terminals 13 and 14. , Via holes 23 and 24 as fourth via holes.
FIG. 4 is a backside view of the substrate showing the arrangement of via holes on the backside of the circuit board.
Specifically, as shown in FIGS. 3 and 4, the via holes 21 to 24 penetrate perpendicularly from the front surface 2 a to the back surface 2 b of the circuit board 2 in the same arrangement as the BGA terminal arrangement. And the part exposed to the surface 2a of the circuit board 2 is connected to the power supply terminals 11 and 12 and the ground terminals 13 and 14 of IC1. In the drawing, the via holes 21 and 22 shown in white are connected to the power supply terminals 11 and 12, respectively, and the via holes 23 and 24 shown in black are connected to the ground terminals 13 and 14, respectively. Therefore, these via holes 21 to 24 also define the minimum square A.

このようなビアホール２１，２２は、図３に示すように、第１の接続部としての導体層５１によって接続され、また、ビアホール２３，２４は、第２の接続部としての導体層５２によって接続されている。
図５は、ビアホールの接続部を説明するための斜視図である。
図５に示すように、導体層５１は、ビアホール２１，２２を並列に接続するための層である。この導体層５１は、回路基板２の一の層２ｃのほぼ全面に設けられたベタの層であり、ＩＣ１の電源端子１１，１２に接続された全てのビアホール２１，２２を電気的に接続している。
導体層５２は、ビアホール２３，２４を並列に接続するための層である。この導体層５２は、回路基板２の他の一の層２ｄのほぼ全面に設けられたベタの層であり、ＩＣ１のグランド端子１３，１４に接続された全てのビアホール２３，２４を電気的に接続している。 As shown in FIG. 3, the via holes 21 and 22 are connected by a conductor layer 51 as a first connection portion, and the via holes 23 and 24 are connected by a conductor layer 52 as a second connection portion. Has been.
FIG. 5 is a perspective view for explaining a connection portion of the via hole.
As shown in FIG. 5, the conductor layer 51 is a layer for connecting the via holes 21 and 22 in parallel. This conductor layer 51 is a solid layer provided on almost the entire surface of one layer 2 c of the circuit board 2, and electrically connects all the via holes 21 and 22 connected to the power supply terminals 11 and 12 of the IC 1. ing.
The conductor layer 52 is a layer for connecting the via holes 23 and 24 in parallel. The conductor layer 52 is a solid layer provided on almost the entire surface of the other layer 2d of the circuit board 2, and electrically connects all the via holes 23 and 24 connected to the ground terminals 13 and 14 of the IC1. Connected.

３端子コンデンサ３は、上記のような回路基板２の裏面２ｂで且つＩＣ１の真裏の位置に実装されている。
３端子コンデンサ３は貫通型のバイパスコンデンサであり、チップ体３０と第１〜第４の外部電極としての外部電極４−１〜４−４とで構成されている。
チップ体３０は、平面視で正方形をなし、４つの角部に丸めが施されている。そして、３端子コンデンサ３の大きさは、上記した最小正方形Ａの大きさとほぼ等しく設定されている。
図６は、３端子コンデンサの分解斜視図である。
図６に示すように、上記のような外観の３端子コンデンサ３は、積層型のコンデンサであり、同長の信号電極３１とグランド電極３２とを絶縁層３３を介して積層した構造を成す。
信号電極３１は、絶縁層３３上の横対角線（図６の横方向の対角線）上に形成され、その両端部が絶縁層３３の両角部に位置している。一方、グランド電極３２は、絶縁層３３上の縦対角線（図６の縦方向の対角線）上に形成され、その両端部が絶縁層３３の両角部に位置している。
すなわち、信号電極３１，グランド電極３２は、平面視で直交し且つチップ体３０の厚さ方向で対向している。 The three-terminal capacitor 3 is mounted on the back surface 2b of the circuit board 2 as described above and at a position directly behind the IC 1.
The three-terminal capacitor 3 is a through-type bypass capacitor and includes a chip body 30 and external electrodes 4-1 to 4-4 as first to fourth external electrodes.
The chip body 30 has a square shape in plan view, and four corners are rounded. The size of the three-terminal capacitor 3 is set substantially equal to the size of the minimum square A described above.
FIG. 6 is an exploded perspective view of the three-terminal capacitor.
As shown in FIG. 6, the three-terminal capacitor 3 having the above-described appearance is a multilayer capacitor and has a structure in which a signal electrode 31 and a ground electrode 32 having the same length are stacked via an insulating layer 33.
The signal electrode 31 is formed on a horizontal diagonal line (lateral diagonal line in FIG. 6) on the insulating layer 33, and both end portions thereof are located at both corners of the insulating layer 33. On the other hand, the ground electrode 32 is formed on a vertical diagonal line (vertical diagonal line in FIG. 6) on the insulating layer 33, and both ends thereof are positioned at both corners of the insulating layer 33.
That is, the signal electrode 31 and the ground electrode 32 are orthogonal to each other in plan view and face each other in the thickness direction of the chip body 30.

そして、外部電極４−１，４−２が、信号電極３１の両端部に電気的に接続するように、絶縁層３３の両角部にそれぞれ形成され、外部電極４−３，４−４が、グランド電極３２の両端部に電気的に接続するように、絶縁層３３の両角部にそれぞれ形成されている。 The external electrodes 4-1 and 4-2 are respectively formed at both corners of the insulating layer 33 so as to be electrically connected to both ends of the signal electrode 31, and the external electrodes 4-3 and 4-4 are respectively The insulating layer 33 is formed at both corners so as to be electrically connected to both ends of the ground electrode 32.

かかる構成の３端子コンデンサ３は、図５に示すように、回路基板２の裏面２ｂに実装され、外部電極４−１，４−２が第１及び第２のビアホールであるビアホール２１，２２に接続されると共に、外部電極４−３，４−４が第３及び第４のビアホールであるビアホール２３，２４に接続されている。 As shown in FIG. 5, the three-terminal capacitor 3 having such a configuration is mounted on the back surface 2b of the circuit board 2, and the external electrodes 4-1 and 4-2 are formed in the via holes 21 and 22 that are the first and second via holes. The external electrodes 4-3 and 4-4 are connected to via holes 23 and 24 that are third and fourth via holes.

３端子コンデンサ３が上記のように実装されることで、３端子コンデンサ３の外部電極４−１，４−２が、ビアホール２１，２２を通じて、ＩＣ１の電源端子１１，１２に電気的に接続され、外部電極４−３，４−４が、ビアホール２３，２４を通じて、ＩＣ１のグランド端子１３，１４に電気的に接続される。これにより、外部電極４−１，４−２に接続された信号電極３１がビアホール２１，２２を通じて、ＩＣ１の電源端子１１，１２に接続されると共に、外部電極４−３，４−４に接続されたグランド電極３２がビアホール２３，２４を通じて、グランド端子１３，１４に接続された状態になる。
この結果、ビアホール２１の点Ｐ１と３端子コンデンサ３の外部電極４−１との間の部分とビアホール２２の点Ｐ２と外部電極４−２との間の部分とが、導体層５１と３端子コンデンサ３の信号電極３１とによって並列に接続された状態になっている。また、ビアホール２３の点Ｐ３と３端子コンデンサ３の外部電極４−３との間の部分とビアホール２４の点Ｐ４と外部電極４−４との間の部分とが、導体層５２と３端子コンデンサ３のグランド電極３２とによって並列に接続された状態になっている By mounting the three-terminal capacitor 3 as described above, the external electrodes 4-1 and 4-2 of the three-terminal capacitor 3 are electrically connected to the power supply terminals 11 and 12 of the IC 1 through the via holes 21 and 22, respectively. The external electrodes 4-3 and 4-4 are electrically connected to the ground terminals 13 and 14 of the IC 1 through the via holes 23 and 24. As a result, the signal electrode 31 connected to the external electrodes 4-1 and 4-2 is connected to the power supply terminals 11 and 12 of the IC 1 through the via holes 21 and 22 and connected to the external electrodes 4-3 and 4-4. The ground electrode 32 thus connected is connected to the ground terminals 13 and 14 through the via holes 23 and 24.
As a result, the portion between the point P1 of the via hole 21 and the external electrode 4-1 of the three-terminal capacitor 3 and the portion between the point P2 of the via hole 22 and the external electrode 4-2 are the conductor layer 51 and the three terminals. The capacitor 3 is connected in parallel with the signal electrode 31. Further, a portion between the point P3 of the via hole 23 and the external electrode 4-3 of the three-terminal capacitor 3 and a portion between the point P4 of the via hole 24 and the external electrode 4-4 constitute the conductor layer 52 and the three-terminal capacitor. 3 are connected in parallel by the ground electrode 32.

次に、この実施例のコンデンサ実装構造が示す作用及び効果について説明する。
図７は、コンデンサ実装構造の作用及び効果を説明するための電気回路図である。
図７に示すように、電源電圧を、外部電源２００からＩＣ１の電源端子１１，１２に供給することができる。このとき、電源電圧の変動は、３端子コンデンサ３によって吸収され、安定した電源電圧が、ＩＣ１に供給されるようになっている。なお、符号２１０は、シャーシグランドである。
ところで、ＩＣ１のスイッチング動作等によって間歇電流Ｉが生じると、この間歇電流Ｉは、電源端子１１，１２からビアホール２１，２２に流入し、外部電極４−１，４−２を通じて３端子コンデンサ３に流入する。しかる後、電流Ｉは、信号電極３１とグランド電極３２との間に電圧を発生させ、グランド電極３２の両端部の外部電極４−３，４−４からビアホール２３，２４を通じてＩＣ１のグランド端子１３，１４に帰還される。
このとき、ビアホール２１〜２４のインダクタンスやコンデンサ３のインダクタンスが大きいと、間歇電流Ｉによる逆起電力がこれらのインダクタンスの大きさに比例して大きくなり、ＩＣ１に供給する電源電圧に大きな変動が生じる。 Next, the operation and effect of the capacitor mounting structure of this embodiment will be described.
FIG. 7 is an electric circuit diagram for explaining the operation and effect of the capacitor mounting structure.
As shown in FIG. 7, the power supply voltage can be supplied from the external power supply 200 to the power supply terminals 11 and 12 of the IC 1. At this time, fluctuations in the power supply voltage are absorbed by the three-terminal capacitor 3, and a stable power supply voltage is supplied to the IC1. Reference numeral 210 denotes a chassis ground.
By the way, when the intermittent current I is generated by the switching operation or the like of the IC 1, the intermittent current I flows into the via holes 21 and 22 from the power supply terminals 11 and 12 and enters the three-terminal capacitor 3 through the external electrodes 4-1 and 4-2. Inflow. Thereafter, the current I generates a voltage between the signal electrode 31 and the ground electrode 32, and the external terminals 4-3 and 4-4 at both ends of the ground electrode 32 through the via holes 23 and 24 and the ground terminal 13 of the IC 1. , 14 is returned.
At this time, if the inductance of the via holes 21 to 24 and the inductance of the capacitor 3 are large, the back electromotive force due to the intermittent current I increases in proportion to the magnitude of these inductances, and a large fluctuation occurs in the power supply voltage supplied to the IC 1. .

しかしながら、この実施例のコンデンサ実装構造では、図３や図５に示したしたように、ＩＣ１の電源端子１１，１２に接続するビアホール２１，２２とグランド端子１３，１４に接続するビアホール２３，２４とを、表面２ａから裏面２ｂに垂直に貫通させ、しかも、３端子コンデンサ３をＩＣ１の真裏に配したので、ビアホール２１〜２４を介してＩＣ１の電源端子１１，１２やグランド端子１３，１４から３端子コンデンサ３に至るまで経路長が、最短なものとなり、当該経路のインダクタンスが最小限に抑えられている。 However, in the capacitor mounting structure of this embodiment, as shown in FIGS. 3 and 5, via holes 21 and 22 connected to the power supply terminals 11 and 12 of the IC 1 and via holes 23 and 24 connected to the ground terminals 13 and 14. Are vertically penetrated from the front surface 2a to the back surface 2b, and the three-terminal capacitor 3 is disposed directly behind the IC1, so that the power terminals 11, 12 and the ground terminals 13, 14 of the IC 1 are connected via the via holes 21-24. The path length is the shortest to reach the three-terminal capacitor 3, and the inductance of the path is minimized.

また、バイパスコンデンサとして、残留インダクタンスが極めて少ないいわゆる貫通型の３端子コンデンサ３を用いているので、コンデンサ自身が持つインダクタンスも最小限に抑えられている。 Further, since a so-called through-type three-terminal capacitor 3 with very little residual inductance is used as the bypass capacitor, the inductance of the capacitor itself is also minimized.

さらに、図５に示したように、ビアホール２１〜２４が最小正方形Ａ内に納まるように近接して配設されているので、ビアホール２１〜２４間に負の相互インダクタンスが発生し、ビアホール２１〜２４のインダクタンスがさらに小さくなっている。
図８は、ビアホールの相互インダクタンスを説明するための概略斜視図である。
図５に示したように、ビアホール２１〜２４は、最小正方形Ａの各頂点に位置し、互いに近接している。そして、ビアホール２１〜２４が３端子コンデンサ３の外部電極４−１〜４−４にそれぞれ接続している。このため、図８の実線の矢印で示すように、ビアホール２１内の電流Ｉ１は、３端子コンデンサ３を通じてビアホール２３とビアホール２４とに流出する。したがって、ビアホール２１とビアホール２３，２４との間では、同じ大きさの電流Ｉ１が逆方向に流れるので、ビアホール２１，２３間とビアホール２１，２４間には、負の相互インダクタンスＭ１３，Ｍ１４がそれぞれ生じる。このため，電流が流れている際のビアホール２１，２３，２４のインダクタンスは、Ｌ１＋Ｌ３＋Ｌ４−２×（Ｍ１３＋Ｍ１４）となる。一方、ビアホール２２内の電流Ｉ２も、二点鎖線の矢印で示すように、３端子コンデンサ３を通じてビアホール２３とビアホール２４とに流出する。したがって、ビアホール２２とビアホール２３，２４との間では、同じ大きさの電流Ｉ２が逆方向に流れるので、ビアホール２２，２３間とビアホール２２，２４間には、負の相互インダクタンスＭ２３，Ｍ２４がそれぞれ生じる。このため，電流が流れている際のビアホール２２，２３，２４のインダクタンスは、Ｌ２＋Ｌ３＋Ｌ４−２×（Ｍ２３＋Ｍ２４）となる。
以上から、３端子コンデンサ３を通じて電流が流れる際のビアホール２１〜２４のビアホールの総インダクタンスは、Ｌ１＋Ｌ２＋Ｌ３＋Ｌ４−２×（Ｍ１３＋Ｍ１４＋Ｍ２３＋Ｍ２４）となり、ビアホール２１〜２４を近接させずに、電流を流した場合に比べて、２×（Ｍ１３＋Ｍ１４＋Ｍ２３＋Ｍ２４）だけ、少なくなっている。 Further, as shown in FIG. 5, since the via holes 21 to 24 are arranged close to each other so as to fit in the minimum square A, a negative mutual inductance is generated between the via holes 21 to 24, and the via holes 21 to 24 are arranged. The inductance of 24 is further reduced.
FIG. 8 is a schematic perspective view for explaining the mutual inductance of the via hole.
As shown in FIG. 5, the via holes 21 to 24 are located at the vertices of the minimum square A and are close to each other. The via holes 21 to 24 are connected to the external electrodes 4-1 to 4-4 of the three-terminal capacitor 3, respectively. For this reason, as indicated by the solid line arrow in FIG. 8, the current I <b> 1 in the via hole 21 flows out to the via hole 23 and the via hole 24 through the three-terminal capacitor 3. Accordingly, since the same current I1 flows in the opposite direction between the via hole 21 and the via holes 23 and 24, negative mutual inductances M13 and M14 are provided between the via holes 21 and 23 and between the via holes 21 and 24, respectively. Arise. For this reason, the inductance of the via holes 21, 23, 24 when current flows is L1 + L3 + L4-2 × (M13 + M14). On the other hand, the current I2 in the via hole 22 also flows out to the via hole 23 and the via hole 24 through the three-terminal capacitor 3, as indicated by a two-dot chain line arrow. Therefore, since the same current I2 flows in the opposite direction between the via hole 22 and the via holes 23 and 24, negative mutual inductances M23 and M24 are provided between the via holes 22 and 23 and between the via holes 22 and 24, respectively. Arise. For this reason, the inductance of the via holes 22, 23, and 24 when a current flows is L2 + L3 + L4-2 × (M23 + M24).
From the above, the total inductance of the via holes 21 to 24 when a current flows through the three-terminal capacitor 3 is L1 + L2 + L3 + L4-2 × (M13 + M14 + M23 + M24), which is compared with the case where the current is passed without bringing the via holes 21 to 24 close to each other. Therefore, it is decreased by 2 × (M13 + M14 + M23 + M24).

また、図５及び図７に示したように、ビアホール２１の点Ｐ１と３端子コンデンサ３の外部電極４−１との間の部分とビアホール２２の点Ｐ２と外部電極４−２との間の部分とが、導体層５１と３端子コンデンサ３の信号電極３１とによって並列に接続された状態になっているので、点Ｐ１と３端子コンデンサ３の外部電極４−１との間の部分のインダクタンスと点Ｐ２と外部電極４−２との間の部分のインダクタンスの総和は、並列に接続していないときの各インダクタンスのほぼ半分になる。そして、ビアホール２３の点Ｐ３と３端子コンデンサ３の外部電極４−３との間の部分とビアホール２４の点Ｐ４と外部電極４−４との間の部分も、導体層５２と３端子コンデンサ３のグランド電極３２とによって並列に接続された状態になっているので、これらの部分のインダクタンスの総和も、並列に接続していないときの各インダクタンスのほぼ半分になる。 Further, as shown in FIGS. 5 and 7, the portion between the point P1 of the via hole 21 and the external electrode 4-1 of the three-terminal capacitor 3, and the point P2 of the via hole 22 and the external electrode 4-2. Are connected in parallel by the conductor layer 51 and the signal electrode 31 of the three-terminal capacitor 3, so that the inductance of the portion between the point P1 and the external electrode 4-1 of the three-terminal capacitor 3 And the sum of the inductances of the portion between the point P2 and the external electrode 4-2 is almost half of each inductance when not connected in parallel. The portion between the point P3 of the via hole 23 and the external electrode 4-3 of the three-terminal capacitor 3 and the portion between the point P4 of the via hole 24 and the external electrode 4-4 are also formed on the conductor layer 52 and the three-terminal capacitor 3. Since the ground electrodes 32 are connected in parallel to each other, the total sum of the inductances of these portions is also almost half of each inductance when not connected in parallel.

以上のように、この実施例のコンデンサ実装構造では、ビアホール２１〜２４の長さを最短にすると共に近接させて配設し、しかも、これらを並列に接続し、さらに、低残留インダクタンスの３端子コンデンサ３を使用することで、ＩＣ１から３端子コンデンサ３迄のインダクタンスを可能な限り低くしているので、これらのインダクタンスの大きさに起因する電源電圧の変動を、極めて低くも抑えることができ、この結果、ＩＣ１に供給される電源の安定化を図ることができる。 As described above, in the capacitor mounting structure of this embodiment, the via holes 21 to 24 are arranged to be the shortest and close to each other, connected in parallel, and further, three terminals with low residual inductance. By using the capacitor 3, the inductance from the IC 1 to the three-terminal capacitor 3 is made as low as possible, so that fluctuations in the power supply voltage due to the magnitude of these inductances can be suppressed to an extremely low level. As a result, the power supplied to the IC 1 can be stabilized.

また、３端子コンデンサ３を、ＩＣ１の真裏に配し、その外部電極４−１〜４−４を、回路基板２の裏面２ｂ側のビアホール２１〜２４に接続するだけで、実装することができるので、余分なパターンを引き回すことなく、３端子コンデンサ３を容易に実装することができる。また、３端子コンデンサ３の除去の際には、外部電極４−１〜４−４を、ビアホール２１〜２４から外すだけで済み、他の層に存在するパターン等との接続を断ったり、接続のし直しをする必要もないので、３端子コンデンサ３の除去及び追加を容易に行うことができる。
また、構造が単純であるので、設計も容易であり、その分設計コストの削減を図ることができる。 Further, the three-terminal capacitor 3 can be mounted just by arranging the capacitor 3 directly behind the IC 1 and connecting the external electrodes 4-1 to 4-4 to the via holes 21 to 24 on the back surface 2b side of the circuit board 2. Therefore, the three-terminal capacitor 3 can be easily mounted without drawing an extra pattern. Further, when the three-terminal capacitor 3 is removed, it is only necessary to remove the external electrodes 4-1 to 4-4 from the via holes 21 to 24, and disconnect or connect to patterns or the like existing in other layers. Since there is no need to re-adjust, the three-terminal capacitor 3 can be easily removed and added.
Further, since the structure is simple, the design is easy, and the design cost can be reduced accordingly.

次に、この発明の第２実施例について説明する。
図９は、この発明の第２実施例に係るコンデンサ実装構造の概略断面図であり、図１０は、第２実施例の要部を示す斜視図である。
この実施例は、ビアホール２１，２２を接続する第１の接続部を増加させた点が、上記第１実施例と異なる。
具体的には、図９に示すように、第１の接続部としてのライン状の導体パターン５３を回路基板２の表面２ａに形成し、この導体パターン５３によって、ビアホール２１，２２の上端を電気的に接続した。
すなわち、図１０に示すように、ビアホール２１の点Ｐ１と点Ｐ５の間の部分とビアホール２２の点Ｐ２と点Ｐ６の間の部分とを、導体層５１と導体パターン５３とによって並列に接続した。
このように、ビアホール２１，２２にさらに並列部分を増やすことで、ビアホール２１，２２全体のインダクタンスがさらに減少し、電源電圧のさらなる安定化を図ることができる。 Next explained is the second embodiment of the invention.
FIG. 9 is a schematic cross-sectional view of a capacitor mounting structure according to a second embodiment of the present invention, and FIG. 10 is a perspective view showing the main part of the second embodiment.
This embodiment is different from the first embodiment in that the first connecting portion for connecting the via holes 21 and 22 is increased.
Specifically, as shown in FIG. 9, a line-shaped conductor pattern 53 as a first connecting portion is formed on the surface 2 a of the circuit board 2, and the upper ends of the via holes 21 and 22 are electrically connected by the conductor pattern 53. Connected.
That is, as shown in FIG. 10, the portion between the points P1 and P5 of the via hole 21 and the portion between the points P2 and P6 of the via hole 22 are connected in parallel by the conductor layer 51 and the conductor pattern 53. .
As described above, by further increasing the number of parallel portions in the via holes 21 and 22, the inductance of the entire via holes 21 and 22 is further reduced, and the power supply voltage can be further stabilized.

発明者は、接続部による効果を確認すべく、次のようなシミュレーションを行った。
図１１は、シミュレーションの条件を示す表図であり、図１２は、シミュレーションの結果を示す線図である。
図１１に示すように、まず、ケース１では、容量が１μＦで残留インダクタンスが５００ｐＨの２端子コンデンサを２つ用い、一方のコンデンサを図１０に示す電源端子１１，グランド端子１３に接続されたビアホール２１，２３に接続すると共に、他方のコンデンサを電源端子１２，グランド端子１４に接続されたビアホール２２，２４に接続した。そして、導体層５１，５２及び導体パターン５３を設けずに、電源端子１１とグランド端子１３間のインピーダンスを、周波数１ＭＨｚ〜１ＧＨｚの範囲で測定したところ、図１２の破線で示すインピーダンス曲線Ｓ１を得た。
次に、ケース２では、容量が１μＦで残留インダクタンスが１０ｐＨの３端子コンデンサ３を１つ用い、外部電極４−１〜４−４をビアホール２１〜２４に接続した。そして、導体層５１，５２及び導体パターン５３を設けずに、電源端子１１とグランド端子１３間のインピーダンスを、周波数１ＭＨｚ〜１ＧＨｚの範囲で測定したところ、図１２の一点鎖線で示すインピーダンス曲線Ｓ２を得た。
さらに、ケース３では、ケース２において、ビアホール２３，２４を接続する導体層５２を回路基板２の層２ｄに設けて、電源端子１１とグランド端子１３間のインピーダンスを測定したところ、図１２の二点鎖線で示すインピーダンス曲線Ｓ３を得た。
最後に、ケース４では、ケース３において、さらに、ビアホール２１，２２を接続する導体層５１及び導体パターン５３を回路基板２の層２ｃ，表面２ａにそれぞれ追設し、電源端子１１とグランド端子１３間のインピーダンスを測定したところ、図１２の実線で示すインピーダンス曲線Ｓ４を得た。
具体的には、ケース１の如く、２端子コンデンサを用いると、周波数１００ＭＨｚにおいて、そのインピーダンスが１．５２Ωであり、非常に高かった。
これに対して、ケース２の如く、残留インダクタンスの小さな３端子コンデンサ３を用いると、周波数１００ＭＨｚにおいて、そのインピーダンスが１．０６Ωになり、低減した。
さらに、ケース３の如く、３端子コンデンサ３を用いて、導体層５２でビアホール２３，２４間を並列接続すると、周波数１００ＭＨｚにおいて、インピーダンスが０．４８Ωに激減した。
最後に、ケース４の如く、３端子コンデンサ３を用いて、導体層５２でビアホール２３，２４間を接続すると共に、ビアホール２１，２２を導体層５１，導体パターン５３で並列接続すると、周波数１００ＭＨｚにおいて、インピーダンスが０．２５Ωに迄低減し、ケース１に比べると、インピーダンスが約８４パーセントも減少した。
すなわち、発明者は、２端子コンデンサを用いるよりも、３端子コンデンサ３を用いる方が、インピーダンス、つまりインダクタンスが小さくなり、導体層５１，５２及び導体パターン５３等の接続部を追設して、並列接続を増やすことで、インダクタンスをほぼ半減させていくことができることを確認した。
その他の構成、作用及び効果は、上記第１実施例と同様であるので、その記載は省略する。 The inventor performed the following simulation in order to confirm the effect of the connecting portion.
FIG. 11 is a table showing the simulation conditions, and FIG. 12 is a diagram showing the simulation results.
As shown in FIG. 11, first, in case 1, two two-terminal capacitors having a capacitance of 1 μF and a residual inductance of 500 pH are used, and one of the capacitors is a via hole connected to the power supply terminal 11 and the ground terminal 13 shown in FIG. The other capacitor was connected to the via holes 22 and 24 connected to the power supply terminal 12 and the ground terminal 14. Then, when the impedance between the power supply terminal 11 and the ground terminal 13 was measured in the frequency range of 1 MHz to 1 GHz without providing the conductor layers 51 and 52 and the conductor pattern 53, an impedance curve S1 indicated by a broken line in FIG. 12 was obtained. It was.
Next, in case 2, one three-terminal capacitor 3 having a capacitance of 1 μF and a residual inductance of 10 pH was used, and the external electrodes 4-1 to 4-4 were connected to the via holes 21 to 24. Then, when the impedance between the power supply terminal 11 and the ground terminal 13 was measured in the frequency range of 1 MHz to 1 GHz without providing the conductor layers 51 and 52 and the conductor pattern 53, an impedance curve S2 indicated by a one-dot chain line in FIG. Obtained.
Furthermore, in case 3, the conductor layer 52 connecting the via holes 23 and 24 in the case 2 is provided on the layer 2d of the circuit board 2, and the impedance between the power supply terminal 11 and the ground terminal 13 is measured. An impedance curve S3 indicated by a dotted line is obtained.
Finally, in case 4, conductor layer 51 and conductor pattern 53 connecting via holes 21 and 22 are additionally provided on layer 2 c and surface 2 a of circuit board 2 in case 3, respectively, and power supply terminal 11 and ground terminal 13 are connected. When the impedance between them was measured, an impedance curve S4 indicated by a solid line in FIG. 12 was obtained.
Specifically, when a two-terminal capacitor was used as in Case 1, the impedance was 1.52Ω at a frequency of 100 MHz, which was very high.
On the other hand, when the three-terminal capacitor 3 having a small residual inductance is used as in the case 2, the impedance becomes 1.06Ω at a frequency of 100 MHz, which is reduced.
Further, when the via holes 23 and 24 are connected in parallel by the conductor layer 52 using the three-terminal capacitor 3 as in the case 3, the impedance is drastically reduced to 0.48Ω at a frequency of 100 MHz.
Finally, as in case 4, when the via holes 23 and 24 are connected by the conductor layer 52 and the via holes 21 and 22 are connected in parallel by the conductor layer 51 and the conductor pattern 53 using the three-terminal capacitor 3, the frequency is 100 MHz. The impedance was reduced to 0.25Ω, and the impedance was reduced by about 84% compared to Case 1.
That is, the inventor uses the three-terminal capacitor 3 rather than the two-terminal capacitor to reduce the impedance, that is, the inductance, and additionally connect the connection portions such as the conductor layers 51 and 52 and the conductor pattern 53. It was confirmed that the inductance can be halved by increasing the number of parallel connections.
Since other configurations, operations, and effects are the same as those in the first embodiment, description thereof is omitted.

次に、この発明の第３実施例について説明する。
図１３は、この発明の第３実施例に係るコンデンサ実装構造を示す概略断面図であり、図１４は、第３実施例のコンデンサ実装構造を模式的に示す電気回路図である。
図１３に示すように、この実施例は、ノイズ除去用部品である２端子コンデンサ６を設けた点が、上記第１及び第２実施例と異なる。
具体的には、２端子コンデンサ６は、回路基板２の裏面２ｂに実装されている。３端子コンデンサ３の実装領域は、ＩＣ１の真裏の領域Ｓであり、２端子コンデンサ６は、この領域Ｓから外れた領域に配されている。
そして、ＩＣ１の電源端子１１，１２との接続部位から２端子コンデンサ６の実装領域に至る電気経路が、ビアホール２１，２２と導体層５１とビアホール２６とで形成され、ビアホール２６が、回路基板２の信号用の外部電極６１に接続されている。さらに、２端子コンデンサ６のグランド用の外部電極６２からＩＣ１のグランド端子１３，１４に至る電気経路が、ビアホール２７と導体層５２とグランド端子１３，１４とによって形成されている。 Next explained is the third embodiment of the invention.
FIG. 13 is a schematic sectional view showing a capacitor mounting structure according to a third embodiment of the present invention, and FIG. 14 is an electric circuit diagram schematically showing the capacitor mounting structure of the third embodiment.
As shown in FIG. 13, this embodiment differs from the first and second embodiments in that a two-terminal capacitor 6 that is a noise removing component is provided.
Specifically, the two-terminal capacitor 6 is mounted on the back surface 2 b of the circuit board 2. The mounting region of the three-terminal capacitor 3 is a region S directly behind the IC 1, and the two-terminal capacitor 6 is disposed in a region outside the region S.
An electrical path from the connection portion of the IC 1 to the power supply terminals 11 and 12 to the mounting region of the two-terminal capacitor 6 is formed by the via holes 21 and 22, the conductor layer 51, and the via hole 26, and the via hole 26 is formed on the circuit board 2. Are connected to the external electrode 61 for signal. Furthermore, an electrical path from the ground external electrode 62 of the two-terminal capacitor 6 to the ground terminals 13 and 14 of the IC 1 is formed by the via hole 27, the conductor layer 52, and the ground terminals 13 and 14.

これにより、図１４に示すように、ＩＣ１の電源端子１１，１２から出力されたノイズＮ（高周波電流）は、ビアホール２１，２２と導体層５１とビアホール２６で形成される電気経路を通じて、２端子コンデンサ６に至り、２端子コンデンサ６を通じて、ＩＣ１のグランド端子１３，１４側に向かうビアホール２７と導体層５２に送られ、導体層５２を通じてシャーシグランド２１０に排出される。
その他の構成、作用及び効果は、上記第１及び第２実施例と同様であるので、その記載は省略する。 As a result, as shown in FIG. 14, the noise N (high-frequency current) output from the power supply terminals 11 and 12 of the IC 1 has two terminals through the electrical path formed by the via holes 21 and 22, the conductor layer 51, and the via hole 26. It reaches the capacitor 6 and is sent to the via hole 27 and the conductor layer 52 toward the ground terminals 13 and 14 side of the IC 1 through the two-terminal capacitor 6, and is discharged to the chassis ground 210 through the conductor layer 52.
Other configurations, operations, and effects are the same as those in the first and second embodiments, and thus description thereof is omitted.

なお、この発明は、上記実施例に限定されるものではなく、発明の要旨の範囲内において種々の変形や変更が可能である。
例えば、上記実施例では、図５等に示したように、導体層５１，導体層５２を用いて、ビアホール２１，２２やビアホール２３，２４を並列に接続した例を示したが、導体層５１，５２の代わりに、導体パターン５３のようなライン状の導体パターンで、ビアホール２１，２２やビアホール２３，２４を並列に接続することもできることは勿論である。 In addition, this invention is not limited to the said Example, A various deformation | transformation and change are possible within the range of the summary of invention.
For example, in the above embodiment, as shown in FIG. 5 and the like, an example in which the via holes 21 and 22 and the via holes 23 and 24 are connected in parallel using the conductor layer 51 and the conductor layer 52 has been shown. Of course, the via holes 21 and 22 and the via holes 23 and 24 can be connected in parallel with a line-shaped conductor pattern such as the conductor pattern 53 instead of.

また、上記実施例では、正方形の３端子コンデンサ３の大きさが、電源端子１１，１２及びグランド端子１３，１４を頂点とする最小正方形Ａの大きさとほぼ等しく設定されているので、３端子コンデンサ３の外部電極４−１〜４−４を最小正方形Ａの頂点に位置するビアホール２１〜２４に一致させて実装した。しかし、図１５の（ａ）に示すように、３端子コンデンサ３の大きさが、最小正方形Ａよりも小さい場合には、内側を向くランド２１ｃ〜２４ｃをビアホール２１〜２４にそれぞれ形成することで、３端子コンデンサ３の外部電極４−１〜４−４をこれらのランド２１ｃ〜２４ｃに接続することができる。
また、３端子コンデンサ３の外部電極４−１〜４−４をビアホール２１〜２４からずらさなければならない場合には、図１５の（ｂ）に示すように、ずらす方向に向けたランド２１ｃ〜２４ｃをビアホール２１〜２４にそれぞれ形成することで、３端子コンデンサ３の外部電極４−１〜４−４をビアホール２１〜２２からずれた位置に実装することができる。 In the above embodiment, the size of the square three-terminal capacitor 3 is set to be approximately equal to the size of the minimum square A having the power terminals 11 and 12 and the ground terminals 13 and 14 as apexes. Three external electrodes 4-1 to 4-4 were mounted so as to coincide with the via holes 21 to 24 positioned at the apex of the minimum square A. However, as shown in FIG. 15A, when the size of the three-terminal capacitor 3 is smaller than the minimum square A, lands 21c to 24c facing inward are formed in the via holes 21 to 24, respectively. The external electrodes 4-1 to 4-4 of the three-terminal capacitor 3 can be connected to these lands 21c to 24c.
Further, when the external electrodes 4-1 to 4-4 of the three-terminal capacitor 3 must be shifted from the via holes 21 to 24, the lands 21c to 24c directed in the shifting direction as shown in FIG. Are formed in the via holes 21 to 24, respectively, so that the external electrodes 4-1 to 4-4 of the three-terminal capacitor 3 can be mounted at positions shifted from the via holes 21 to 22.

また、上記実施例では、信号電極３１とグランド電極３２とがチップ体３０の角部を通る３端子コンデンサ３を実装した例について説明したが、適用可能な３端子コンデンサはこれに限らない。例えば、図１６の（ａ）に示すように、外部電極４−１〜４−４をチップ体３０の側面の中央部に位置させ、信号電極３１，グランド電極３２の両端部をこれらの外部電極４−１〜４−４に接続した３端子コンデンサも適用することができる。また、図１６の（ｂ）に示すように、信号電極３１，グランド電極３２がチップ体３０の角部や中央部からずれた構成の３端子コンデンサも、適用することができる。 In the above embodiment, the example in which the three-terminal capacitor 3 in which the signal electrode 31 and the ground electrode 32 pass through the corners of the chip body 30 is described. However, the applicable three-terminal capacitor is not limited thereto. For example, as shown in FIG. 16A, the external electrodes 4-1 to 4-4 are positioned at the center of the side surface of the chip body 30, and both ends of the signal electrode 31 and the ground electrode 32 are connected to these external electrodes. A three-terminal capacitor connected to 4-1 to 4-4 can also be applied. Further, as shown in FIG. 16B, a three-terminal capacitor having a configuration in which the signal electrode 31 and the ground electrode 32 are shifted from the corners and the center of the chip body 30 can also be applied.

また、上記第３実施例では、ノイズ除去用部品として、２端子コンデンサ６を適用したが、これに限らず、３端子コンデンサ３ノイズ除去用部品として用いることができる。
さらに、上記第３実施例では、ノイズ除去用部品である２端子コンデンサ６を、回路基板２の裏面２ｂに実装し、ＩＣ１の真裏の領域Ｓから外れた領域に配したが、２端子コンデンサ６を、回路基板２の表面２ａであって、ＩＣ１の実装領域から外れた領域に配しても良い。 In the third embodiment, the two-terminal capacitor 6 is applied as a noise removing component. However, the present invention is not limited to this, and the three-terminal capacitor 3 can be used as a noise removing component.
Furthermore, in the third embodiment, the two-terminal capacitor 6 that is a noise removing component is mounted on the back surface 2b of the circuit board 2 and arranged in a region that is out of the region S directly behind the IC 1, but the two-terminal capacitor 6 May be disposed on the surface 2a of the circuit board 2 and in a region outside the mounting region of the IC1.

さらに、フェライトビーズもノイズ除去用部品として使用することができる。
かかる場合には、図１７に示すように、フェライトビーズ７を、３端子コンデンサ３の実装領域Ｓから外れた領域に配する。そして、ＩＣ１の電源端子１１，１２との接続部位からフェライトビーズ７の実装領域に至る電気経路を、ビアホール２１，２２と導体層５１とビアホール２７′とで形成し、ビアホール２７′を、フェライトビーズ７の一方の端子７１に接続する。さらに、フェライトビーズ７の他方の端子７２から図示しない外部電電源に至る電気経路を、ビアホール２６と導体層５１とによって形成する。
これにより、ＩＣ１の電源端子１１，１２から出力されビアホール２１，２２と導体層５１とビアホール２７′で形成される電気経路を通じて、フェライトビーズ７に至ったノイズを、フェライトビーズ７によって、吸収又は反射することができる。
さらに、この場合においても、フェライトビーズ７を、回路基板２の表面２ａであって、ＩＣ１の実装領域から外れた領域に配しても良い。 Furthermore, ferrite beads can also be used as noise removing parts.
In such a case, as shown in FIG. 17, the ferrite beads 7 are arranged in a region outside the mounting region S of the three-terminal capacitor 3. Then, an electrical path from the connection portion of the IC 1 to the power supply terminals 11 and 12 to the mounting area of the ferrite bead 7 is formed by the via holes 21 and 22, the conductor layer 51, and the via hole 27 ′. 7 is connected to one terminal 71. Further, an electrical path from the other terminal 72 of the ferrite bead 7 to an external electric power source (not shown) is formed by the via hole 26 and the conductor layer 51.
Thereby, the noise reaching the ferrite bead 7 through the electrical path output from the power supply terminals 11 and 12 of the IC 1 and formed by the via holes 21 and 22, the conductor layer 51 and the via hole 27 ′ is absorbed or reflected by the ferrite bead 7. can do.
Further in this case, the ferrite beads 7 may be arranged on the surface 2a of the circuit board 2 and in a region outside the mounting region of the IC1.

１…ＩＣ、２…回路基板、２ａ…表面、２ｂ…裏面、２ｃ，２ｄ…層、３…３端子コンデンサ、４−１〜４−４…外部電極、６…２端子コンデンサ、７…フェライトビーズ、１１，１２…電源端子、１３，１４…グランド端子、２１〜２４…ビアホール、２１ｃ〜…２４ｃランド、２１〜２４，２６，２７…ビアホール、３０…チップ体、３１…信号電極、３１ａ，３１ｂ，３２ａ，３２ｂ…両端部、３２…グランド電極、５１，５２…導体層、５３…導体パターン、６１，６２…外部電極、Ａ…最小正方形。 DESCRIPTION OF SYMBOLS 1 ... IC, 2 ... Circuit board, 2a ... Front surface, 2b ... Back surface, 2c, 2d ... Layer, 3 ... Three-terminal capacitor, 4-1-4-4 ... External electrode, 6 ... Two-terminal capacitor, 7 ... Ferrite bead 11, 12 ... power supply terminal 13, 14 ... ground terminal, 21 to 24 ... via hole, 21 c to 24 c land, 21 to 24, 26, 27 ... via hole, 30 ... chip body, 31 ... signal electrode, 31 a, 31 b 32a, 32b ... both ends, 32 ... ground electrode, 51, 52 ... conductor layer, 53 ... conductor pattern, 61, 62 ... external electrode, A ... smallest square.

Claims

A plurality of terminals have BGA type terminals arranged in a square lattice pattern, and at least one minimum square constituting the BGA type terminals, a pair of power supply terminals are respectively arranged at vertices on one diagonal line. In addition, an IC in which a pair of ground terminals are arranged at the vertices on the other diagonal line,
The first and second via holes for connecting the pair of power supply terminals of the IC and the third and fourth via holes for connecting the pair of ground terminals are perpendicular to the back surface side from the front surface side. A circuit board penetrating into
A chip body having a substantially square shape in plan view includes a signal electrode and a ground electrode of the same length orthogonal to each other in plan view and opposed in the thickness direction, and first and second external electrodes are respectively provided at both ends of the signal electrode. And a three-terminal capacitor in which the third and fourth external electrodes are electrically connected to both ends of the ground electrode, respectively,
The three-terminal capacitor is mounted on the back surface of the circuit board and substantially directly behind the IC, and the first and second external electrodes are connected to a pair of power supply terminals of the smallest square. And the third and fourth external electrodes are electrically connected to the third and fourth via holes connected to the pair of ground terminals of the smallest square, respectively. connection,
A first connecting portion for connecting the first and second via holes in parallel is provided on one layer of the circuit board;
Capacitor mounting structure characterized by this.

In the capacitor mounting structure according to claim 1,
A second connecting portion for connecting the third and fourth via holes in parallel is provided on another layer of the circuit board;
Capacitor mounting structure characterized by this.

In the capacitor mounting structure according to claim 1 or claim 2,
The connection part is a line-shaped conductor pattern formed in the layer of the circuit board.
Capacitor mounting structure characterized by this.

In the capacitor mounting structure according to claim 1 or claim 2,
The connection portion is a solid conductor layer provided on almost the entire surface of the layer of the circuit board.
Capacitor mounting structure characterized by this.

In the capacitor mounting structure according to claim 1,
The first connection portion is provided in each of a plurality of layers in the circuit board, and the first and second via holes are electrically connected at a plurality of locations, respectively.
Capacitor mounting structure characterized by this.

In the capacitor mounting structure according to claim 2,
The second connection portion is provided in each of a plurality of layers in the circuit board, and the third and fourth via holes are electrically connected at a plurality of locations, respectively.
Capacitor mounting structure characterized by this.

In the capacitor mounting structure according to any one of claims 1 to 6,
Both end portions of the signal electrode of the three-terminal capacitor are located at both corner portions facing on one diagonal line of the chip body, and both end portions of the ground electrode are located at both corner portions facing on the other diagonal line, respectively.
Capacitor mounting structure characterized by this.

In the capacitor mounting structure according to any one of claims 1 to 7,
The noise removing component is disposed on the back surface of the circuit board and off the back of the IC or on the surface of the circuit board and off the IC, and connected to the power supply terminal of the IC. After reaching the region from the part and connected to the signal external electrode of the noise removing component, an electrical path was formed from the ground external electrode of the noise removing component to the IC ground terminal.
Capacitor mounting structure characterized by this.

In the capacitor mounting structure according to claim 8,
The noise removing component is either a two-terminal capacitor or a three-terminal capacitor.
Capacitor mounting structure characterized by this.

In the capacitor mounting structure according to any one of claims 1 to 7,
The noise removing component is a ferrite bead, and the ferrite bead is disposed on the back surface of the circuit board and the area off the back of the IC or the surface of the circuit board and the area off the IC. The electric path from the connection part with the power supply terminal of the IC to the region and connected to one terminal of the ferrite bead and then the other terminal to the external power supply was formed.
Capacitor mounting structure characterized by this.