JP2011049423A - Method of manufacturing thin film transistor array - Google Patents
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Abstract
Description
本発明は、薄膜トランジスタアレイの製造方法に関し、特に版を用いた印刷法による薄膜トランジスタアレイの製造方法に関する。 The present invention relates to a method for manufacturing a thin film transistor array, and more particularly to a method for manufacturing a thin film transistor array by a printing method using a plate.
近年、液晶モニタやプラズマディスプレイ等の、薄膜トランジスタ(Thin Film Transistor;以下、TFTと言う)を駆動素子としたディスプレイが盛んに用いられている。 In recent years, displays using thin film transistors (hereinafter referred to as TFTs) as drive elements, such as liquid crystal monitors and plasma displays, are actively used.
それに伴い、高コストなフォトリソグラフィや真空プロセスに頼らず、塗布法や印刷法等による有機TFTアレイの作製方法に関する研究開発が、活発に行われている。配線、半導体、電極、絶縁膜等の部材をインク化し、安価で高速な印刷プロセスで微細な有機TFTアレイを製造することができれば、ディスプレイの大幅なコストダウンとスループットの向上とが期待できる。 Along with this, research and development relating to a method for producing an organic TFT array by a coating method, a printing method, or the like has been actively conducted without relying on high-cost photolithography and vacuum processes. If members such as wirings, semiconductors, electrodes, insulating films, etc. can be made into ink and a fine organic TFT array can be manufactured by an inexpensive and high-speed printing process, it can be expected to greatly reduce the cost of the display and improve the throughput.
印刷用のインク材料としては、固形分を溶媒に溶かした溶液や、微粒子の分散液、あるいは、それらの混合液等が用いられる。半導体や電極材料は10nm〜200nm程度の薄膜でも機能するため、インクジェット法、フレキソ印刷法、マイクロコンタクトプリント法、反転オフセット印刷法等の手法を用いて印刷できることが報告されている。 As the ink material for printing, a solution in which a solid content is dissolved in a solvent, a dispersion of fine particles, a mixed solution thereof, or the like is used. It has been reported that semiconductors and electrode materials can be printed using techniques such as an ink jet method, a flexographic printing method, a microcontact printing method, and a reverse offset printing method because thin films of about 10 nm to 200 nm function.
特に、例えば非特許文献1に示されるように、マイクロコンタクトプリント法(以下、μCP法と言う)は、1μmの解像度で電極や半導体を印刷できる技術として注目を集めている。 In particular, as shown in Non-Patent Document 1, for example, the micro contact printing method (hereinafter referred to as the μCP method) is attracting attention as a technique capable of printing electrodes and semiconductors with a resolution of 1 μm.
印刷に適した半導体材料としては、溶剤への可溶性がある有機半導体が有望である。しかし、有機半導体の上層には、酸素や水分から有機半導体層を保護するための保護膜や、画素電極を形成するための層間絶縁膜を成膜することが必要となる。保護膜と層間絶縁膜とは、ガスバリヤ性や絶縁性の機能を満たすために、望ましくは500nm以上、さらに望ましくは1000nm以上の厚膜で形成される。 As a semiconductor material suitable for printing, an organic semiconductor having solubility in a solvent is promising. However, it is necessary to form a protective film for protecting the organic semiconductor layer from oxygen and moisture and an interlayer insulating film for forming the pixel electrode on the organic semiconductor. The protective film and the interlayer insulating film are preferably formed with a thickness of 500 nm or more, and more preferably 1000 nm or more, in order to satisfy the gas barrier property and the insulating function.
例えば特許文献1に示されているように、TFTを駆動素子としたディスプレイでは、通常はTFT素子とディスプレイの画素電極とは、上述した層間絶縁膜に形成されたスルーホールによって電気的に接続された構造で作製される。 For example, as shown in Patent Document 1, in a display using a TFT as a driving element, the TFT element and the pixel electrode of the display are usually electrically connected by the through hole formed in the above-described interlayer insulating film. It is manufactured with the structure.
あるいは、特許文献2に示されているように、層間絶縁膜に貫通穴を形成し、インクジェット法によって導電性インクを塗布することで、スルーホールと画素電極とが一括して形成される。
Alternatively, as shown in
しかしながら、特許文献1の方法では、凹凸のあるスルーホールの段差を乗り越えて画素電極を形成する必要があるが、例えばμCP法のような高精細化が可能な印刷法では、版を接触させることによって電極材料を転写するので、スルーホールの段差を乗り越えて層間絶縁膜の上下の導電層間で良好な電気的な接続を得ることは難しく、電気的な接続の不良が発生しやすい。 However, in the method of Patent Document 1, it is necessary to form the pixel electrode over the step of the uneven through hole. However, in the printing method capable of high definition such as the μCP method, the plate is brought into contact. Therefore, it is difficult to obtain a good electrical connection between the upper and lower conductive layers of the interlayer insulating film by overcoming the step of the through hole, and a poor electrical connection is likely to occur.
また、特許文献2の方法では、スルーホールと画素電極とを一括して形成することはできるが、解像度がインク滴の大きさに依存し、高精細化が困難である。
In the method of
本発明は、上記事情に鑑みてなされたもので、凹凸のあるスルーホール部分であっても、層間絶縁膜の上下の導電層間で良好な電気的な接続が得られる、版を用いた印刷法による薄膜トランジスタアレイの製造方法を提供することを目的とする。 The present invention has been made in view of the above circumstances, and a printing method using a plate, in which good electrical connection can be obtained between the upper and lower conductive layers of the interlayer insulating film even in the case of uneven through-hole portions. It is an object of the present invention to provide a method of manufacturing a thin film transistor array according to the above.
本発明の目的は、下記構成により達成することができる。 The object of the present invention can be achieved by the following constitution.
1.基板と、
前記基板上に形成された薄膜トランジスタと、
前記薄膜トランジスタの上に形成され、前記薄膜トランジスタのドレイン電極の位置に形成されたスルーホールを有する層間絶縁膜と、
前記スルーホールを介して前記ドレイン電極と電気的に接続された画素電極とを備えた薄膜トランジスタアレイの製造方法において、
前記画素電極を、版を用いて印刷によって形成する画素電極形成工程を備え、
前記画素電極形成工程は、
前記版に形成された画素電極パターンに前記画素電極の材料を含むインクを塗布するインク塗布工程と、
前記版に塗布された前記インクを前記層間絶縁膜の上に転写する転写工程とを有し、
前記インク塗布工程で、前記版に形成された画素電極パターンの前記スルーホールに対向する位置にインク溜まりを形成し、
前記転写工程で、前記インク溜まりに溜められたインクを前記スルーホールに進入させて、前記ドレイン電極と前記画素電極とを電気的に接続することを特徴とする薄膜トランジスタアレイの製造方法。
1. A substrate,
A thin film transistor formed on the substrate;
An interlayer insulating film formed on the thin film transistor and having a through hole formed at a position of a drain electrode of the thin film transistor;
In a method of manufacturing a thin film transistor array comprising a pixel electrode electrically connected to the drain electrode through the through hole,
A pixel electrode forming step of forming the pixel electrode by printing using a plate;
The pixel electrode forming step includes:
An ink application step of applying ink containing a material of the pixel electrode to the pixel electrode pattern formed on the plate;
A transfer step of transferring the ink applied to the plate onto the interlayer insulating film,
In the ink application step, an ink reservoir is formed at a position facing the through hole of the pixel electrode pattern formed on the plate,
A method of manufacturing a thin film transistor array, wherein the ink stored in the ink reservoir is allowed to enter the through hole in the transfer step to electrically connect the drain electrode and the pixel electrode.
2.前記画素電極パターンの前記スルーホールに対向する位置に、凹部または凸部が形成されていることを特徴とする前記1に記載の薄膜トランジスタアレイの製造方法。 2. 2. The method of manufacturing a thin film transistor array according to 1 above, wherein a concave portion or a convex portion is formed at a position facing the through hole of the pixel electrode pattern.
3.前記インク塗布工程は、前記画素電極パターンにインクジェット方式でインクを吐出して塗布する工程であり、
前記画素電極パターンの前記スルーホールに対向する位置に吐出されたインクの量が、前記画素電極パターンの前記スルーホールに対向する位置以外の部分に吐出されたインクの量よりも多いことを特徴とする前記1または2に記載の薄膜トランジスタアレイの製造方法。
3. The ink application process is a process of ejecting and applying ink to the pixel electrode pattern by an ink jet method.
The amount of ink ejected to a position facing the through hole of the pixel electrode pattern is larger than the amount of ink ejected to a portion other than the position facing the through hole of the pixel electrode pattern. 3. The method for producing a thin film transistor array according to 1 or 2 above.
4.前記インク塗布工程は、前記版に形成された画素電極パターンの全面に均一にインクを塗布した後に、前記画素電極パターンの前記スルーホールに対向する位置に、インクジェット方式でインクを吐出して追加して塗布することを特徴とする前記1または2に記載の薄膜トランジスタアレイの製造方法。 4). In the ink application process, after the ink is uniformly applied to the entire surface of the pixel electrode pattern formed on the plate, the ink is added to the position facing the through hole of the pixel electrode pattern by ink jet method. 3. The method for producing a thin film transistor array according to 1 or 2, wherein the thin film transistor array is applied.
5.前記画素電極形成工程は、
前記転写工程で前記層間絶縁膜の上に転写されたインクを、プレスまたはローラで前記層間絶縁膜に押圧する押圧工程を有することを特徴とする前記1から4の何れか1項に記載の薄膜トランジスタアレイの製造方法。
5). The pixel electrode forming step includes:
5. The thin film transistor according to any one of 1 to 4, further comprising a pressing step of pressing the ink transferred onto the interlayer insulating film in the transferring step against the interlayer insulating film with a press or a roller. Array manufacturing method.
本発明によれば、版に形成された画素電極パターンのスルーホールに対向する位置に保持されたインクの量を、画素電極パターンのスルーホールに対向する位置以外の部分に保持されたインクの量よりも多くすることによって、凹凸のあるスルーホール部分であっても、層間絶縁膜の上下の導電層間で良好な電気的な接続が得られる、版を用いた印刷法による薄膜トランジスタアレイの製造方法を提供することができる。 According to the present invention, the amount of ink held at a position facing the through hole of the pixel electrode pattern formed on the plate is changed to the amount of ink held at a portion other than the position facing the through hole of the pixel electrode pattern. A method of manufacturing a thin film transistor array by a printing method using a plate, in which good electrical connection can be obtained between conductive layers above and below an interlayer insulating film, even if there are uneven through-hole portions. Can be provided.
以下、本発明を図示の実施の形態に基づいて説明するが、本発明は該実施の形態に限らない。なお、図中、同一あるいは同等の部分には同一の番号を付与し、重複する説明は省略する。 Hereinafter, the present invention will be described based on the illustrated embodiment, but the present invention is not limited to the embodiment. In the drawings, the same or equivalent parts are denoted by the same reference numerals, and redundant description is omitted.
最初に、本発明のTFTアレイの製造方法が適用されるディスプレイの一例について、図1を用いて説明する、図1は、本発明のTFTアレイの製造方法が適用されるディスプレイの一例の1画素の断面図である。 First, an example of a display to which the TFT array manufacturing method of the present invention is applied will be described with reference to FIG. 1. FIG. 1 shows one pixel of an example of a display to which the TFT array manufacturing method of the present invention is applied. FIG.
図1において、ディスプレイ1の1画素は、下側基板101、上側基板201、TFTアレイ10および表示材料221等で構成される。TFTアレイ10は、TFT11と、層間絶縁膜151、スルーホール161および画素電極171等で構成される。TFT11は、下側基板101の上に形成され、図1の下側から順に、ゲート電極111、ゲート絶縁膜121、ソース電極131、ドレイン電極133、半導体層141等で構成される。
In FIG. 1, one pixel of the display 1 includes a
上側基板201の下側基板101に対向する面には、ディスプレイ1の全画素に共通の透明なコモン電極211が形成されている。コモン電極211とソース電極131との間には、表示のための電圧が印加され、ゲート電極111に印加される表示信号により、コモン電極211と画素電極171との間の表示材料221に電圧が印加されることで表示が行われる。
A transparent
表示材料221としては、上述した液晶材料の他に、例えば電気化学表示素子と呼ばれるエレクトロデポジション素子材料やエレクトロクロミック素子材料、電気泳動表示素子材料等が考えられる。
As the
ディスプレイ1は、図1の画素が2次元マトリクス状に配置されて構成され、ディスプレイ1の端部では、下側基板101と上側基板201とが、図示しないシールパターンで接続され、下側基板101と上側基板201とシールパターンとで形成される空間(セルギャップ)に、表示材料221が封入されている。
The display 1 is configured by arranging the pixels of FIG. 1 in a two-dimensional matrix. At the end of the display 1, the
ここで、ディスプレイ1を構成する各要素の材料や形成方法について、簡単に述べる。 Here, the material and forming method of each element constituting the display 1 will be briefly described.
まず、下側基板101および上側基板201の材料としては、ガラス、ポリイミド、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート、ポリカーボネート、ポリエーテルスルホン等の薄板やシートを用いることができる。
First, as a material for the
ゲート電極111、ソース電極131、ドレイン電極133および画素電極171の形成方法としては、真空蒸着法、スパッタ法、スピンコート法、バーコート法、スリットコート法、ローラーコート法、キャピラリーコート法等の成膜方法や、フレキソ印刷法やμCP法等の凸版印刷法、グラビア印刷法等の凹版印刷法、スクリーン印刷法、インクジェット法等の手法を用いることができる。スピンコート法のように、ベタ膜の成膜方法を用いる場合は、成膜後にフォトリソグラフィ法等によってパターンを形成する必要がある。
The
上述した各電極の材料としては、例えばAu、Ag、Cu、Cr、Al、W、Ta、ITO(酸化インジウムスズ)等の無機材料や、PEDOT/PSS(Poly(3,4−EthyleneDiOxyThiophene)−Poly−(StyreneSulfonate))、ポリアニリン、ポリピロール等の導電性高分子材料を用いることができる。各種印刷法のような塗布プロセスを用いて電極を形成する場合には、必要に応じて溶液化、微粒子の分散液化等を行う。 Examples of the material of each electrode described above include inorganic materials such as Au, Ag, Cu, Cr, Al, W, Ta, ITO (indium tin oxide), and PEDOT / PSS (Poly (3,4-EthyleneDiOxyThiophene) -Poly. -(StyreneSulfonate)), conductive polymer materials such as polyaniline and polypyrrole can be used. In the case of forming an electrode using a coating process such as various printing methods, a solution, a dispersion of fine particles, or the like is performed as necessary.
ゲート絶縁膜121の材料としては、シリコン酸化膜、シリコン窒化膜、酸化アルミニウム等の無機膜や、ポリイミド、ポリアミド、ポリエステル、ポリアクリレート、光ラジカル重合系、光カチオン重合系等の光硬化性樹脂、アクリロニトリル成分を含有する共重合体、ポリビニルフェノール、ポリビニルアルコール、ノボラック樹脂、エポキシ樹脂、フッ素樹脂、シアノエチルプルラン等の有機化合物等を用いることができる。
Examples of the material of the
また、それらの有機化合物に、酸化珪素、酸化アルミニウム、酸化タンタル、酸化チタン等の無機酸化物や、窒化珪素、窒化アルミニウム等の無機窒化物の微粒子を分散させてもよい。また、それらを積層した多層構造になっていてもよい。 In addition, inorganic oxides such as silicon oxide, aluminum oxide, tantalum oxide, and titanium oxide, and inorganic nitride fine particles such as silicon nitride and aluminum nitride may be dispersed in these organic compounds. Moreover, you may have a multilayer structure which laminated | stacked them.
半導体層141の形成方法は、上述した各電極の形成方法と同様の方法を用いることができる。また、半導体層141の材料としては、ペンタセンおよびその誘導体、ポリチオフェン、オリゴチオフェン等の一般的に知られている有機半導体材料を用いることができる。
As a method for forming the
層間絶縁膜151の形成方法は、上述した各電極の形成方法と同様の方法を用いることができる。また、層間絶縁膜151の材料としては、上述したゲート絶縁膜121の材料と同じ材料を用いることができる。
As a method for forming the
スルーホール161の形成方法としては、層間絶縁膜151にフォトリソグラフィやレーザーアブレーション等により開口を形成してもよいし、印刷法による層間絶縁膜151の形成時に、スルーホール161の部分だけインクを塗布しないことで、層間絶縁膜151とスルーホール161とを同時に形成することでもよい。
As a method for forming the through
本発明のTFTアレイの製造方法を適用するためには、TFT11の構成としては、ソース電極131、ドレイン電極133および半導体層141よりも前にゲート電極111とゲート絶縁膜121とを形成するボトムゲート型のTFTの構成をとることが望ましい。本発明のTFTアレイの製造方法は、トップゲート型のTFT構成でも有効であるが、画素電極171とドレイン電極133との間に、ゲート絶縁膜121と層間絶縁膜151とが介在するために、電気的接続がより難しくなる。
In order to apply the TFT array manufacturing method of the present invention, the
なお、ソース電極131およびドレイン電極133と半導体層141との位置関係については、図1に示したボトムコンタクト型であっても、トップコンタクト型であっても、どちらでもよい。
Note that the positional relationship between the
次に、図1のディスプレイ1の印刷法による製造方法の第1の実施の形態について、図2、図3および図4を用いて説明する。図2は、ディスプレイ1の印刷法による製造方法の第1の実施の形態を示す工程図であり、図3および図4は、図2の工程中の画素電極形成工程(工程S05)を説明するための模式図である。 Next, a first embodiment of the manufacturing method by the printing method of the display 1 in FIG. 1 will be described with reference to FIGS. 2, 3, and 4. FIG. 2 is a process diagram showing a first embodiment of a method for manufacturing the display 1 by a printing method, and FIGS. 3 and 4 illustrate a pixel electrode formation process (process S05) in the process of FIG. It is a schematic diagram for.
以下、図2に示した各工程を、順に説明する。 Hereafter, each process shown in FIG. 2 is demonstrated in order.
TFT形成工程(工程S01)
図1に示したTFT11を形成する工程である。例えばμCP法により、下側基板101の上にゲート電極111を形成し、その上にゲート絶縁膜121を成膜する。次に、ゲート絶縁膜121の上にソース電極131とドレイン電極133とを同時に形成し、ソース電極131とドレイン電極133とに跨るように半導体層141を形成する。ドレイン電極133は、次工程で形成されるスルーホール161の位置まで延伸して形成される。
TFT formation process (process S01)
This is a step of forming the
層間絶縁膜、スルーホール形成工程(工程S03)
図1に示した層間絶縁膜151とスルーホール161とを形成する工程である。例えばμCP法により、ソース電極131、ドレイン電極133および半導体層141の上に、層間絶縁膜151を形成する。この時、スルーホール161が形成される位置には、層間絶縁膜151のパターンを形成しない。これによって、層間絶縁膜151とスルーホール161とを同時に形成することができる。層間絶縁膜151をベタで成膜し、その後で、フォトリソグラフィ法によりスルーホール161を形成してもよい。
Interlayer insulation film, through hole formation process (process S03)
This is a step of forming the
画素電極形成工程(工程S05)
図1に示した画素電極171を形成し、前工程で形成されたスルーホール161を介して、ドレイン電極133と画素電極171とをコンタクトさせる工程である。この工程には、インク塗布工程(工程S51)、転写工程(工程S53)、押圧工程(工程S55)および焼成工程(工程S57)等が含まれる。本工程を、図3および図4を用いて説明する。
Pixel electrode forming step (step S05)
This is a step of forming the
インク塗布工程(工程S51)
図3(b)において、工程S01で形成されたTFT11のドレイン電極133の上に、工程S03で形成された層間絶縁膜151が積層されており、ドレイン電極133の上の層間絶縁膜151の一部には、同じく工程S03で形成されたスルーホール161が開口している。
Ink application process (process S51)
In FIG. 3B, the
図3(a)において、μCP法に用いられる版301の層間絶縁膜151に対向する面には、画素電極171を形成するための画素電極パターン303が形成されており、画素電極パターン303のスルーホール161に対向する位置には、凸部305が形成されている。図3(a)の例では凸部305は3本であるが、これに限るものではない。
In FIG. 3A, a
凸部305が形成された電極パターン303に、上述した画素電極171の材料を含むインク371を塗布すると、凸部305およびその周辺にインク371が多く付着し、インク溜まり373が形成される。電極パターン303へのインク371の塗布方法は、特に問わない。また、インク溜まり373のインク371は、未乾燥状態であっても乾燥状態であってもよい。
When the
転写工程(工程S53)
上述したインク溜まり373が形成された版301を、図の矢印A方向に、図3(b)に示した層間絶縁膜151に押し付けることで、インク371が層間絶縁膜151上に転写され、図3(b)に破線で示したように、画素電極171の形状が形成される。この時、インク溜まり373に溜まったインク371は、スルーホール161内に進入し、画素電極171とドレイン電極133とを接続する。
Transfer process (process S53)
The
押圧工程(工程S55)
図4において、転写工程(工程S53)で層間絶縁膜151上に転写された画素電極171の上に、ローラ501を図の時計方向に回転させながら、矢印B方向に移動させて、画素電極171を圧力Pで層間絶縁膜151に押圧する。これによって、画素電極171と層間絶縁膜151との密着性、特にスルーホール161の部分での画素電極171とドレイン電極133とのスルーホール161を介した密着性を向上させることができる。
Pressing step (step S55)
In FIG. 4, the
ローラ501の代わりに、例えば版301と同等の平板を用いてプレスすることで、画素電極171を押圧してもよい。なお、本工程は、スルーホール161の部分での画素電極171とドレイン電極133との密着性を向上させ、電気的な接続性をより向上させるための工程であるので、必須の工程ではなく、適宜省略することも可能である。
Instead of the
焼成工程(工程S57)
押圧工程(工程S55)終了後に、焼成を行うことで、転写されたインク371が導電性となり、画素電極171が完成されて、画素電極171とドレイン電極133とが電気的に接続される。
Firing step (step S57)
By baking after the pressing step (step S55), the transferred
上述したように、第1の実施の形態によれば、版に形成された画素電極パターンのスルーホールに対向する位置に凸部を形成して、スルーホールに対向する位置に保持されたインクの量を、画素電極パターンのスルーホールに対向する位置以外の部分に保持されたインクの量よりも多くすることによって、凹凸のあるスルーホール部分であっても、層間絶縁膜の上下の導電層間で良好な電気的な接続が得られる、版を用いた印刷法による薄膜トランジスタアレイの製造方法を提供することができる。 As described above, according to the first embodiment, the convex portion is formed at a position facing the through hole of the pixel electrode pattern formed on the plate, and the ink held at the position facing the through hole is formed. By making the amount larger than the amount of ink held in a portion other than the position opposite to the through hole of the pixel electrode pattern, even in the uneven through hole portion, between the conductive layers above and below the interlayer insulating film It is possible to provide a method of manufacturing a thin film transistor array by a printing method using a plate, which can provide good electrical connection.
さらに、ローラやプレスによって転写された画素電極に押圧して、スルーホールの部分での画素電極とドレイン電極との密着性を向上させることによって、凹凸のあるスルーホール部分であっても、層間絶縁膜の上下の導電層間で良好な電気的な接続が得られる、版を用いた印刷法による薄膜トランジスタアレイの製造方法を提供することができる。 Furthermore, by pressing the pixel electrode transferred by a roller or a press to improve the adhesion between the pixel electrode and the drain electrode at the through hole portion, even in the uneven through hole portion, the interlayer insulation It is possible to provide a method of manufacturing a thin film transistor array by a printing method using a plate, in which good electrical connection can be obtained between conductive layers above and below the film.
次に、ディスプレイ1の印刷法による製造方法の第2の実施の形態について、図5を用いて説明する。図5は、ディスプレイ1の印刷法による製造方法の第2の実施の形態の版の形状の例を示す模式図である。第2の実施の形態が第1の実施の形態と異なる点は、版301のスルーホール161に対向する位置に設けられたインク371を溜めるための形状であり、その他は第1の実施の形態と同じである。
Next, a second embodiment of the manufacturing method by the printing method of the display 1 will be described with reference to FIG. FIG. 5 is a schematic diagram showing an example of the shape of the plate of the second embodiment of the manufacturing method by the printing method of the display 1. The second embodiment is different from the first embodiment in the shape for collecting
図5(a)の例においては、画素電極パターン303のスルーホール161に対向する位置には、凹部315が設けられており、インク371は凹部315内に多く付着してインク溜まり373が形成される。
In the example of FIG. 5A, a
図5(b)の例においては、画素電極パターン303のスルーホール161に対向する位置には、複数個(図の例では2個)の凹部315が形成されている。これにより、インク371は凹部315内に多く付着してインク溜まり373が形成される。
In the example of FIG. 5B, a plurality of (two in the illustrated example) recesses 315 are formed at positions facing the through
図5(c)の例においては、画素電極パターン303のスルーホール161に対向する位置には、凹部315と凸部305との繰り返しパターンが形成され、インク371は凹部315と凸部305との繰り返しパターン内に多く付着してインク溜まり373が形成される。
In the example of FIG. 5C, a repeated pattern of the
上述したように、第2の実施の形態によれば、版に形成された画素電極パターンのスルーホールに対向する位置に凹部または凸部のパターンを形成して、スルーホールに対向する位置に保持されたインクの量を、画素電極パターンのスルーホールに対向する位置以外の部分に保持されたインクの量よりも多くすることによって、凹凸のあるスルーホール部分であっても、層間絶縁膜の上下の導電層間で良好な電気的な接続が得られる、版を用いた印刷法による薄膜トランジスタアレイの製造方法を提供することができる。 As described above, according to the second embodiment, a concave or convex pattern is formed at a position facing the through hole of the pixel electrode pattern formed on the plate and held at a position facing the through hole. By increasing the amount of the ink formed above the amount of ink retained in a portion other than the position facing the through hole of the pixel electrode pattern, the upper and lower sides of the interlayer insulating film can be formed even in the uneven through hole portion. It is possible to provide a method of manufacturing a thin film transistor array by a printing method using a plate, in which good electrical connection can be obtained between the conductive layers.
次に、ディスプレイ1の印刷法による製造方法の第3の実施の形態について、図6を用いて説明する。図6は、ディスプレイ1の印刷法による製造方法の第3の実施の形態を示す模式図である。第3の実施の形態が第1および第2の実施の形態と異なる点は、版301のスルーホール161に対向する位置には特にインク371を溜めるための形状は設けず、インクの塗布方法によってインク371を溜める点であり、その他は第1および第2の実施の形態と同じである。
Next, a third embodiment of the manufacturing method by the printing method of the display 1 will be described with reference to FIG. FIG. 6 is a schematic diagram showing a third embodiment of a manufacturing method of the display 1 by a printing method. The third embodiment is different from the first and second embodiments in that a shape for storing the
図6(a)の例において、まず、版301の画素電極パターン303に、画素電極171の材料である導電性のインク371を均一に塗布する。電極パターン303へのインク371の塗布方法は、特に問わない。続いて、インクジェット法を用いて、ノズル401から画素電極171の材料である導電性のインク371を吐出させて、図に破線で示したように、画素電極パターン303のスルーホール161に対向する位置にインク371を多く付着させ、インク溜まり373を形成する。
In the example of FIG. 6A, first,
図6(b)の例において、インクジェット法を用いて、ノズル401を図の矢印C方向に移動させながら、版301の画素電極パターン303の端部から、画素電極171の材料である導電性のインク371を均一に塗布していく。
In the example of FIG. 6B, the conductive material, which is the material of the
ノズル401が画素電極パターン303のスルーホール161に対向する位置に来たところで、ノズル401から吐出させるインク371の吐出量を増加させて、画素電極パターン303のスルーホール161に対向する位置にインク371を多く付着させ、インク溜まり373を形成する。インク371の吐出量は同じで、ノズル401の移動速度を遅くしてもよい。ノズル401が画素電極パターン303のスルーホール161に対向する位置を過ぎると、画素電極パターン303の端部までインク371を均一に塗布する。
When the
上述したように、第3の実施の形態によれば、インクジェット法を用いて、版に形成された画素電極パターンのスルーホールに対向する位置に保持されたインクの量を、画素電極パターンのスルーホールに対向する位置以外の部分に保持されたインクの量よりも多くすることによって、凹凸のあるスルーホール部分であっても、層間絶縁膜の上下の導電層間で良好な電気的な接続が得られる、版を用いた印刷法による薄膜トランジスタアレイの製造方法を提供することができる。 As described above, according to the third embodiment, the amount of ink held at a position facing the through hole of the pixel electrode pattern formed on the plate is determined by using the inkjet method. By increasing the amount of ink held in a portion other than the position facing the hole, good electrical connection can be obtained between the conductive layers above and below the interlayer insulating film even in the case of uneven through-hole portions. And a method of manufacturing a thin film transistor array by a printing method using a plate.
以上に述べたように、本発明によれば、版に形成された画素電極パターンのスルーホールに対向する位置に保持されたインクの量を、画素電極パターンのスルーホールに対向する位置以外の部分に保持されたインクの量よりも多くすることによって、凹凸のあるスルーホール部分であっても、層間絶縁膜の上下の導電層間で良好な電気的な接続が得られる、版を用いた印刷法による薄膜トランジスタアレイの製造方法を提供することができる。 As described above, according to the present invention, the amount of ink held at a position facing the through hole of the pixel electrode pattern formed on the plate is changed to a portion other than the position facing the through hole of the pixel electrode pattern. A printing method using a plate that makes it possible to obtain good electrical connection between the upper and lower conductive layers of the interlayer insulating film, even in the case of uneven through-hole portions by increasing the amount of ink held in the plate. A method of manufacturing a thin film transistor array can be provided.
なお、本発明に係る薄膜トランジスタアレイの製造方法を構成する各構成の細部構成および細部動作に関しては、本発明の趣旨を逸脱することのない範囲で適宜変更可能である。 It should be noted that the detailed configuration and detailed operation of each configuration constituting the thin film transistor array manufacturing method according to the present invention can be changed as appropriate without departing from the spirit of the present invention.
以下に、本発明の実施の形態の詳細な実施例について説明するが、本発明はこれらの実施例に限るものではない。 Hereinafter, detailed examples of the embodiments of the present invention will be described, but the present invention is not limited to these examples.
(実施例1)
ポリエチレンナフタレート基板に、μCP法を用いて、ボトムゲート、ボトムコンタクト型の2次元マトリクス状のTFTを作製した。各電極の材料にはナノ銀インクを、半導体層の材料にはP3HT(Poly−3−hexylthiophene)インクを、版の材料には、ポリジメチルシロキサン(以下、PDMSと言う)を用いた。ゲート絶縁膜は、ポリイミドをスピンコータで塗布した。ドレイン電極は、スルーホールの位置まで延伸して形成した。
Example 1
A bottom gate and bottom contact type two-dimensional matrix TFT was fabricated on a polyethylene naphthalate substrate using the μCP method. Nano-silver ink was used for the material of each electrode, P3HT (Poly-3-hexylthiophene) ink was used for the material of the semiconductor layer, and polydimethylsiloxane (hereinafter referred to as PDMS) was used for the material of the plate. For the gate insulating film, polyimide was applied by a spin coater. The drain electrode was formed by extending to the position of the through hole.
層間絶縁膜用のインクとしては、ポリイミド前駆体溶液を含むインクを用いた。μCP法を用いて、上述したTFTの上にスルーホールを含むパターンを形成した。オーブン中で180℃で焼成し、イミド化をした。層間絶縁膜の上に、図5(b)に示した凹凸パターンを形成したPDMSの版を用いて、μCP法により、画素電極を形成した。 As the ink for the interlayer insulating film, an ink containing a polyimide precursor solution was used. A pattern including a through hole was formed on the above-described TFT by using the μCP method. It baked at 180 degreeC in oven and imidized. On the interlayer insulating film, a pixel electrode was formed by the μCP method using a PDMS plate on which the concavo-convex pattern shown in FIG. 5B was formed.
このようにして作製したTFTアレイをバックプレーンとして、真空注入法による一般的な液晶パネル作製プロセスを用いて、高分子分散液晶ディスプレイを作製した。 A polymer-dispersed liquid crystal display was produced using the TFT array thus produced as a backplane and using a general liquid crystal panel production process by vacuum injection.
作製したディスプレイの駆動テストを行ったところ、正常な動作を示し、スルーホール部において、良好な電気的接続が得られたことが分かった。 When the drive test of the manufactured display was performed, it was found that normal operation was shown and good electrical connection was obtained in the through-hole portion.
(実施例2)
実施例1に対して、画素電極の形成のためのPDMS版として凹凸パターンのない平面の版を用い、図6(a)に示したインクジェット法によってインク溜まりを形成する方法により画素電極を形成した。その他は、実施例1と同じである。
(Example 2)
In contrast to Example 1, a planar plate having no uneven pattern was used as a PDMS plate for forming a pixel electrode, and a pixel electrode was formed by a method of forming an ink reservoir by the ink jet method shown in FIG. . Others are the same as the first embodiment.
このようにして作製したTFTアレイをバックプレーンとして、真空注入法による一般的な液晶パネル作製プロセスを用いて、高分子分散液晶ディスプレイを作製した。 A polymer-dispersed liquid crystal display was produced using the TFT array thus produced as a backplane and using a general liquid crystal panel production process by vacuum injection.
作製したディスプレイの駆動テストを行ったところ、正常な動作を示し、スルーホール部において、良好な電気的接続が得られたことが分かった。 When the drive test of the manufactured display was performed, it was found that normal operation was shown and good electrical connection was obtained in the through-hole portion.
(比較例)
実施例1および2に対して、画素電極の形成のためのPDMS版として凹凸パターンのない平面の版を用い、インク溜まりを形成せずに画素電極を形成した。その他は、実施例1および2と同じである。
(Comparative example)
For Examples 1 and 2, a planar plate having no concavo-convex pattern was used as a PDMS plate for forming a pixel electrode, and a pixel electrode was formed without forming an ink reservoir. Others are the same as in the first and second embodiments.
このようにして作製したTFTアレイをバックプレーンとして、真空注入法による一般的な液晶パネル作製プロセスを用いて、高分子分散液晶ディスプレイを作製した。 A polymer-dispersed liquid crystal display was produced using the TFT array thus produced as a backplane and using a general liquid crystal panel production process by vacuum injection.
作製したディスプレイの駆動テストを行ったところ、1割程度の画素で正常な動作が行われず、確認の結果、スルーホール部において、電気的接続の不良が発生していたことが分かった。 When a drive test of the manufactured display was performed, it was found that normal operation was not performed with about 10% of the pixels, and as a result of confirmation, it was found that a poor electrical connection occurred in the through-hole portion.
1 ディスプレイ
10 薄膜トランジスタ(TFT)アレイ
11 薄膜トランジスタ(TFT)
101 下側基板
111 ゲート電極
121 ゲート絶縁膜
131 ソース電極
133 ドレイン電極
141 半導体層
151 層間絶縁膜
161 スルーホール
171 画素電極
201 上側基板
211 コモン電極
221 表示材料
301 版
303 画素電極パターン
305 凸部
315 凹部
371 インク
373 インク溜まり
401 ノズル
501 ローラ
1
101
Claims (5)
前記基板上に形成された薄膜トランジスタと、
前記薄膜トランジスタの上に形成され、前記薄膜トランジスタのドレイン電極の位置に形成されたスルーホールを有する層間絶縁膜と、
前記スルーホールを介して前記ドレイン電極と電気的に接続された画素電極とを備えた薄膜トランジスタアレイの製造方法において、
前記画素電極を、版を用いて印刷によって形成する画素電極形成工程を備え、
前記画素電極形成工程は、
前記版に形成された画素電極パターンに前記画素電極の材料を含むインクを塗布するインク塗布工程と、
前記版に塗布された前記インクを前記層間絶縁膜の上に転写する転写工程とを有し、
前記インク塗布工程で、前記版に形成された画素電極パターンの前記スルーホールに対向する位置にインク溜まりを形成し、
前記転写工程で、前記インク溜まりに溜められたインクを前記スルーホールに進入させて、前記ドレイン電極と前記画素電極とを電気的に接続することを特徴とする薄膜トランジスタアレイの製造方法。 A substrate,
A thin film transistor formed on the substrate;
An interlayer insulating film formed on the thin film transistor and having a through hole formed at a position of a drain electrode of the thin film transistor;
In a method of manufacturing a thin film transistor array comprising a pixel electrode electrically connected to the drain electrode through the through hole,
A pixel electrode forming step of forming the pixel electrode by printing using a plate;
The pixel electrode forming step includes:
An ink application step of applying ink containing a material of the pixel electrode to the pixel electrode pattern formed on the plate;
A transfer step of transferring the ink applied to the plate onto the interlayer insulating film,
In the ink application step, an ink reservoir is formed at a position facing the through hole of the pixel electrode pattern formed on the plate,
A method of manufacturing a thin film transistor array, wherein the ink stored in the ink reservoir is allowed to enter the through hole in the transfer step to electrically connect the drain electrode and the pixel electrode.
前記画素電極パターンの前記スルーホールに対向する位置に吐出されたインクの量が、前記画素電極パターンの前記スルーホールに対向する位置以外の部分に吐出されたインクの量よりも多いことを特徴とする請求項1または2に記載の薄膜トランジスタアレイの製造方法。 The ink application process is a process of ejecting and applying ink to the pixel electrode pattern by an ink jet method.
The amount of ink ejected to a position of the pixel electrode pattern facing the through hole is larger than the amount of ink ejected to a portion other than the position of the pixel electrode pattern facing the through hole. A method of manufacturing a thin film transistor array according to claim 1 or 2.
前記転写工程で前記層間絶縁膜の上に転写されたインクを、プレスまたはローラで前記層間絶縁膜に押圧する押圧工程を有することを特徴とする請求項1から4の何れか1項に記載の薄膜トランジスタアレイの製造方法。 The pixel electrode forming step includes:
5. The method according to claim 1, further comprising: a pressing step of pressing the ink transferred onto the interlayer insulating film in the transfer step against the interlayer insulating film with a press or a roller. A method of manufacturing a thin film transistor array.
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JP2012204661A (en) * | 2011-03-25 | 2012-10-22 | Toppan Printing Co Ltd | Thin film transistor device and manufacturing method of the same |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002540591A (en) * | 1998-12-15 | 2002-11-26 | イー−インク コーポレイション | Method of printing transistor array on plastic substrate |
JP2008171907A (en) * | 2007-01-10 | 2008-07-24 | Sony Corp | Semiconductor device and display device |
JP2008226878A (en) * | 2007-03-08 | 2008-09-25 | Seiko Epson Corp | Method for fabricating electronic apparatus |
JP2009059737A (en) * | 2007-08-29 | 2009-03-19 | Ricoh Co Ltd | Silicone elastomer stamp and manufacturing method thereof |
JP2009152358A (en) * | 2007-12-20 | 2009-07-09 | Toppan Printing Co Ltd | Method for manufacturing film transistor array |
WO2009096241A1 (en) * | 2008-02-01 | 2009-08-06 | Konica Minolta Holdings, Inc. | Method for manufacturing electronic member, and electronic member |
-
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002540591A (en) * | 1998-12-15 | 2002-11-26 | イー−インク コーポレイション | Method of printing transistor array on plastic substrate |
JP2008171907A (en) * | 2007-01-10 | 2008-07-24 | Sony Corp | Semiconductor device and display device |
JP2008226878A (en) * | 2007-03-08 | 2008-09-25 | Seiko Epson Corp | Method for fabricating electronic apparatus |
JP2009059737A (en) * | 2007-08-29 | 2009-03-19 | Ricoh Co Ltd | Silicone elastomer stamp and manufacturing method thereof |
JP2009152358A (en) * | 2007-12-20 | 2009-07-09 | Toppan Printing Co Ltd | Method for manufacturing film transistor array |
WO2009096241A1 (en) * | 2008-02-01 | 2009-08-06 | Konica Minolta Holdings, Inc. | Method for manufacturing electronic member, and electronic member |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012204661A (en) * | 2011-03-25 | 2012-10-22 | Toppan Printing Co Ltd | Thin film transistor device and manufacturing method of the same |
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