JP2011036051A

JP2011036051A - Overvoltage protection circuit

Info

Publication number: JP2011036051A
Application number: JP2009180876A
Authority: JP
Inventors: Taiichi Ono; 泰一小野
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2009-08-03
Filing date: 2009-08-03
Publication date: 2011-02-17
Anticipated expiration: 2029-08-03
Also published as: JP5321330B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide an overvoltage protection circuit, capable of protecting a signal IC that outputs a digital control signal using a simple configuration, in an electronic circuit that uses a plurality of DC power supplies. <P>SOLUTION: The overvoltage protection circuit 63 includes an N-channel JFET 70 having the drain, the gate and the source and a pull-down resistor 71. When a rated voltage or higher is applied to a signal line 80 connected from the output side of a control board, a reverse bias is applied between the gate and the source; and a current flow between the drain and the source is cut off. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、過電圧保護回路に関する。 The present invention relates to an overvoltage protection circuit.

従来より、例えば、印字ヘッドを駆動して印刷するインクジェット記録装置がある。このようなインクジェット記録装置では、複数の直流電源を用いており、印加される電圧に応じて各電子回路が接続されている。ところが、印字ヘッドを基板に接続する際、FFCの斜め挿しや誤挿入等してしまったり、インクや不純物等で基板上の回路が短絡（ショート）してしまったりするなどの異常が起きることがある。基板上には印字ヘッドを駆動するためのデジタル制御信号を出力する信号ＩＣ(Integrated Circuit)が配設されており、このような異常が発生した場合、印字ヘッドと共に信号ＩＣを破損することがあった。 Conventionally, for example, there is an ink jet recording apparatus that performs printing by driving a print head. In such an ink jet recording apparatus, a plurality of DC power supplies are used, and each electronic circuit is connected in accordance with an applied voltage. However, when connecting the print head to the substrate, abnormalities such as oblique insertion of FFC or incorrect insertion, or short-circuiting of the circuit on the substrate due to ink, impurities, etc. may occur. is there. A signal IC (Integrated Circuit) that outputs a digital control signal for driving the print head is disposed on the substrate. When such an abnormality occurs, the signal IC may be damaged together with the print head. It was.

このような複数の直流電源を用いる電子回路での誤接続に対応して、印字ヘッドや信号ＩＣなどの各部品を保護する方法は、使用する主電源の過電圧を保護する保護回路又はヒューズ等により装置全体の電源を遮断する方法が一般的である。例えば、特許文献１には、MOSFET (Metal Oxide Semiconductor Field Effect Transistor)を使用した、過電圧を保護する保護回路の構成及び制御方法が開示されている。また、特許文献２には、電子機器のシステム電源における誤接続における保護回路の構成及び制御方法が開示されている。 In response to such erroneous connection in an electronic circuit using a plurality of DC power supplies, a method of protecting each component such as a print head and a signal IC is performed by a protection circuit or a fuse that protects an overvoltage of a main power supply to be used. A general method is to cut off the power supply of the entire apparatus. For example, Patent Document 1 discloses a configuration and control method of a protection circuit that protects an overvoltage using a MOSFET (Metal Oxide Semiconductor Field Effect Transistor). Patent Document 2 discloses a configuration and a control method of a protection circuit in an erroneous connection in a system power supply of an electronic device.

しかし、特許文献１〜２の技術は、電源を供給するための電源回路を保護するものであり、デジタル制御信号を出力する信号ＩＣを保護することは困難であった。また、特許文献１〜２の技術は、電子回路上に保護回路を組み込むものであり、このような構成によれば、保護回路の追加により、電子回路が複雑な構成になり、コストが増加する恐れがある。このため、簡単な構成で、信号ＩＣを保護することが望まれていた。 However, the techniques of Patent Documents 1 and 2 protect a power supply circuit for supplying power, and it is difficult to protect a signal IC that outputs a digital control signal. In addition, the techniques of Patent Documents 1 and 2 are those in which a protection circuit is incorporated on an electronic circuit, and according to such a configuration, the addition of the protection circuit makes the electronic circuit complex and increases the cost. There is a fear. Therefore, it has been desired to protect the signal IC with a simple configuration.

本発明は、上記に鑑みてなされたものであって、複数の直流電源を用いる電子回路において、簡単な構成で、デジタル制御信号を出力する信号ＩＣを保護可能な過電圧保護回路を提供することを目的とする。 The present invention has been made in view of the above, and provides an overvoltage protection circuit capable of protecting a signal IC that outputs a digital control signal with a simple configuration in an electronic circuit using a plurality of DC power supplies. Objective.

上述した課題を解決し、目的を達成するために、本発明は、複数の直流電源を用いる電子回路においてデジタル信号を出力する信号回路を過電圧から保護するための過電圧保護回路であって、ドレイン、ゲート及びソースを有するNチャンネルJFET（Junction Field Effect Transistor）と、抵抗とを備え、前記信号回路の出力側から繋がる信号線に、前記直流電源のうち少なくとも１つの直流電源により印加される電圧であって定格以上の電圧が印加される場合、前記ゲート及び前記ソース間に逆バイアスがかかり、前記ドレイン及び前記ソース間の電流の流れが遮断されることを特徴とする。 In order to solve the above-described problems and achieve the object, the present invention provides an overvoltage protection circuit for protecting a signal circuit that outputs a digital signal from an overvoltage in an electronic circuit using a plurality of DC power supplies, the drain, An N-channel JFET (Junction Field Effect Transistor) having a gate and a source, a resistor, and a voltage applied by at least one DC power source among the DC power sources to a signal line connected from the output side of the signal circuit. When a voltage exceeding the rated value is applied, a reverse bias is applied between the gate and the source, and a current flow between the drain and the source is interrupted.

本発明によれば、複数の直流電源を用いる電子回路において、簡単な構成で、デジタル制御信号を出力する信号ＩＣを保護可能になる。 According to the present invention, in an electronic circuit using a plurality of DC power supplies, a signal IC that outputs a digital control signal can be protected with a simple configuration.

図１は、一実施の形態にかかる複数の直流電源を用いた電子機器の構成の概略を例示する図である。FIG. 1 is a diagram illustrating an outline of a configuration of an electronic device using a plurality of DC power supplies according to an embodiment. 図２は、電子機器の例として、画像形成装置の構成の概略を例示する図である。FIG. 2 is a diagram illustrating a schematic configuration of an image forming apparatus as an example of an electronic apparatus. 図３は、印字ヘッド５４を駆動する部分について、ＰＳＵと、制御ボード５１との構成の概略を例示する図である。FIG. 3 is a diagram illustrating a schematic configuration of the PSU and the control board 51 with respect to a portion for driving the print head 54. 図４は、過電圧保護回路６３の構成の概略を例示する図である。FIG. 4 is a diagram illustrating a schematic configuration of the overvoltage protection circuit 63.

以下に添付図面を参照して、この発明にかかる保護回路の実施の形態を詳細に説明する。 Embodiments of a protection circuit according to the present invention will be described below in detail with reference to the accompanying drawings.

図１は、本実施の形態にかかる複数の直流電源を用いた電子機器の構成の概略を例示する図である。電子機器は、アクチュエータ（作動装置）５０と、制御ボード５１と、第１電源５２と、第２電源５３とを備える。アクチュエータ５０は、ＤＣ（Direct Current）モータやステッピングモータ等である。制御ボード５１は、デジタルの信号として後述のデジタル制御信号を生成してこれにより、アクチュエータ５０を制御する。第１電源５２及び第２電源５３は、ＡＣ１００Ｖからの交流電源から各々異なる電圧の直流電源に変換する。ここで電子機器とは、複数の直流電源を用いてアクチュエータ５０を制御するものであれば、特に限定されない。通常、ＤＣモータやステッピングモータ等のアクチェータは、ＤＣ１２ＶやＤＣ２４Ｖを使用している。また、アクチュエータを制御するための制御ボートに配設されるデジタル系の各電子回路は、３．３Ｖや５Ｖ等で制御されている。電子回路上で使用する電源が決まれば、その主電源となる電圧を印加できる直流電源（ＰＳＵ：Power Supply Unit）を設計することになる。勿論、市販の直流電源等を使用することも可能であり、電子機器のシステムや全体の規模、容量等により適切な直流電源を選定するのが一般的である。図１の例では、第１電源５２及び第２電源５３の２つの直流電源を使用しているが、単一電源として１つの直流電源から使用したい直流電源を作るようにしても良い。通常、ロジック系で使う３．３Ｖや２．５Ｖ等の電源は、５Ｖ電源から、ＤＣ／ＤＣコンバータ等を使用して電源回路上で作るのが一般的である。 FIG. 1 is a diagram illustrating an outline of a configuration of an electronic device using a plurality of DC power supplies according to the present embodiment. The electronic device includes an actuator (actuating device) 50, a control board 51, a first power supply 52, and a second power supply 53. The actuator 50 is a DC (Direct Current) motor, a stepping motor, or the like. The control board 51 generates a digital control signal to be described later as a digital signal, and thereby controls the actuator 50. The first power supply 52 and the second power supply 53 convert the AC power supply from AC 100 V into DC power supplies with different voltages. Here, the electronic device is not particularly limited as long as it controls the actuator 50 using a plurality of DC power supplies. Usually, DC12V and DC24V are used for actuators such as DC motors and stepping motors. In addition, each digital electronic circuit disposed in a control boat for controlling the actuator is controlled by 3.3V, 5V, or the like. When the power source to be used on the electronic circuit is determined, a DC power source (PSU: Power Supply Unit) capable of applying a voltage as the main power source is designed. Of course, it is also possible to use a commercially available DC power supply or the like, and it is general to select an appropriate DC power supply depending on the system of the electronic device, the overall scale, capacity, and the like. In the example of FIG. 1, two DC power sources, ie, the first power source 52 and the second power source 53 are used. However, a DC power source desired to be used may be made from one DC power source as a single power source. Usually, a power supply such as 3.3V or 2.5V used in a logic system is generally created from a 5V power supply on a power supply circuit using a DC / DC converter or the like.

図２は、電子機器の例として、画像形成装置の構成の概略を例示する図である。画像形成装置とは、画像を形成して出力するものであるが、ここではインクジェット記録装置を例にして説明する。このようなインクジェット記録装置は、図１に示したアクチュエータとして、印字ヘッド５４を備える。制御ボード５１は、デジタル制御信号を生成しこれにより、印字ヘッド５４を制御する。尚、インクジェット記録装置は、この他、画像を形成するための画像形成エンジンや画像処理を行うためのＡＳＩＣなどの各部品を備えるが、便宜上、ここではこれらの図示及び説明を省略する。通常、インクジェット記録装置では、印字ヘッドの中のピエゾ素子を駆動させて印刷する。使用するピエゾ素子により違いもあるが、このピエゾ素子を駆動する電源として、ＤＣ３７Ｖが必要となる。勿論その他にも、デジタル制御信号を通信するための主電源である５Ｖや３．３Ｖも必要となる。図２の例では、第１電源５２は、５Ｖの直流電源であり、第２電源５３は、３７Ｖの直流電源である。本実施の形態にインクジェット記録装置では、専用の直流電源（ＰＳＵ）を設計し、これにより、第１電源５２及び第２電源５３を構成する。この第１電源５２及び第２電源５３から印加される電圧について、制御ボード５１を過電圧から保護するための過電圧保護回路を設ける。 FIG. 2 is a diagram illustrating a schematic configuration of an image forming apparatus as an example of an electronic apparatus. The image forming apparatus forms and outputs an image. Here, an ink jet recording apparatus will be described as an example. Such an ink jet recording apparatus includes a print head 54 as the actuator shown in FIG. The control board 51 generates a digital control signal and thereby controls the print head 54. The inkjet recording apparatus includes other components such as an image forming engine for forming an image and an ASIC for performing image processing. However, for convenience, illustration and description thereof are omitted here. Normally, in an ink jet recording apparatus, printing is performed by driving a piezo element in a print head. Although there is a difference depending on the piezo element to be used, DC37V is required as a power source for driving the piezo element. Of course, in addition, 5V and 3.3V which are main power supplies for communicating digital control signals are also required. In the example of FIG. 2, the first power source 52 is a 5V DC power source, and the second power source 53 is a 37V DC power source. In the ink jet recording apparatus according to the present embodiment, a dedicated direct current power supply (PSU) is designed, and thereby the first power supply 52 and the second power supply 53 are configured. An overvoltage protection circuit for protecting the control board 51 from an overvoltage is provided for the voltages applied from the first power supply 52 and the second power supply 53.

次に、印字ヘッド５４を駆動する部分について、過電圧保護回路を設けた制御ボード（MCB：Main Control Board）５１の構成の概略を、図３を用いて説明する。制御ボード５１は、ＦＰＧＡ（Field Programmable Gate Array）５５と、ＤＣ／ＤＣコンバータ６１と、レベルコンバータ６２と、過電圧保護回路６３と、フォトＭＯＳリレー６４と、Ｄ／Ａ６５と、ＶＣＯＭ−ＡＭＰ６６とを有する。ＦＰＧＡ５５は、制御ボード５１に搭載されるＬＳＩ（Large Scale Integration）であり、印字ヘッド５４を制御するためのデジタル制御信号を出力する信号回路である。デジタル制御信号としては、具体的には、SCK（Serial Clock）信号、LAT(ラッチ)信号及びMN信号（階調コントロール信号）などのロジック信号と、上述したピエゾ素子を駆動するための駆動信号とがある。また、ＦＰＧＡ５５は、５Ｖの電圧を制御するための電源信号と、３７Ｖの電圧を制御するための電源信号とを出力する。 Next, an outline of a configuration of a control board (MCB: Main Control Board) 51 provided with an overvoltage protection circuit for a portion for driving the print head 54 will be described with reference to FIG. The control board 51 includes an FPGA (Field Programmable Gate Array) 55, a DC / DC converter 61, a level converter 62, an overvoltage protection circuit 63, a photo MOS relay 64, a D / A 65, and a VCOM-AMP 66. . The FPGA 55 is an LSI (Large Scale Integration) mounted on the control board 51 and is a signal circuit that outputs a digital control signal for controlling the print head 54. Specifically, the digital control signal includes logic signals such as an SCK (Serial Clock) signal, an LAT (latch) signal, and an MN signal (gradation control signal), and a drive signal for driving the above-described piezo element. There is. Further, the FPGA 55 outputs a power signal for controlling a voltage of 5V and a power signal for controlling a voltage of 37V.

ＤＣ／ＤＣコンバータ６１には、５Ｖの電圧を制御するための電源信号が入力され、３７Ｖの電圧が印加される。ＤＣ／ＤＣコンバータ６１は、当該電源信号に従って、３７Ｖの電圧を５Ｖの電圧に変換する。そして、ＤＣ／ＤＣコンバータ６１の出力側から、５Ｖの電圧に比例する電流が、印字ヘッド５４の入力側に流れる。ＤＣ／ＤＣコンバータ６１から印加された５Ｖの電圧に比例する電流の一部は、印字ヘッド５４へ流れる電流と分岐してレベルコンバータ６２に流れる。レベルコンバータ６２には、ＦＰＧＡ５５から出力されたロジック信号が入力される。レベルコンバータ６２は、ＤＣ／ＤＣコンバータ６１から流れる電流に対応する電圧のレベルを３．３Ｖから５Ｖに変換する。そして、レベルコンバータ６２の出力側から、５Ｖの電圧に比例する電流が流れる。このようなレベルコンバータ６２は、電源供給部の機能を果たす。また、レベルコンバータ６２は、ＦＰＧＡ５５から入力されたロジック信号を、信号線８０を介して出力する。 The DC / DC converter 61 is supplied with a power signal for controlling a voltage of 5V, and a voltage of 37V is applied. The DC / DC converter 61 converts a voltage of 37V into a voltage of 5V according to the power signal. Then, a current proportional to a voltage of 5 V flows from the output side of the DC / DC converter 61 to the input side of the print head 54. A part of the current proportional to the voltage of 5V applied from the DC / DC converter 61 branches to the current flowing to the print head 54 and flows to the level converter 62. The level converter 62 receives the logic signal output from the FPGA 55. Level converter 62 converts the level of the voltage corresponding to the current flowing from DC / DC converter 61 from 3.3V to 5V. A current proportional to a voltage of 5 V flows from the output side of the level converter 62. Such a level converter 62 functions as a power supply unit. Further, the level converter 62 outputs the logic signal input from the FPGA 55 via the signal line 80.

過電圧保護回路６３は、レベルコンバータ６２の出力側と、印字ヘッド５４の入力側との間に接続され、ＦＰＧＡ５５から出力されて印字ヘッド５４に入力されるロジック信号のライン上に配設される。過電圧保護回路６３は、レベルコンバータ６２の出力側とは信号線８０を介して接続され、印字ヘッド５４の入力側とは信号線８１を介して接続される。過電圧保護回路６３には、レベルコンバータ６２から出力されたロジック信号が信号線８０を介して入力される。このロジック信号を過電圧保護回路６３は、ＦＰＧＡ５５の出力側から繋がる信号線８１を介して出力するが、この信号線８１に定格以上の電圧が印加される場合、即ち、信号線８１に定格以上の電流が流れる場合、信号線８１を介したＦＰＧＡ５５への電流の流れを遮断する。通常、デジタル制御信号を出力するＦＰＧＡ５５などのＩＣに印加される電圧の最大定格は「−０．５」Ｖ〜７Ｖであり、７Ｖ以上の電圧が印加された場合には、ＩＣが破損してしまう。一方で、本実施の形態においては、ＦＰＧＡ５５には、第２電源５３から印加される３７Ｖの電圧によって、印字ヘッド５４のピエゾ素子を駆動する。従来であれば、印字ヘッド５４と制御ボード５１との誤接続等により、この３７Ｖの電圧がＦＰＧＡ５５に印加される恐れがあった。そこで、本実施の形態においては、定格を例えば７Ｖであるとし、定格以上である３７Ｖの電圧が信号線８１に印加される場合に、過電圧保護回路６３により、ＦＰＧＡ５５に３７Ｖの電圧（過電圧）の影響が出ないようにする。これにより、ＦＰＧＡ５５を破損させずに保護することができる。この過電圧保護回路６３の詳細な構成については後述する。 The overvoltage protection circuit 63 is connected between the output side of the level converter 62 and the input side of the print head 54, and is arranged on a line of logic signals output from the FPGA 55 and input to the print head 54. The overvoltage protection circuit 63 is connected to the output side of the level converter 62 via a signal line 80 and connected to the input side of the print head 54 via a signal line 81. A logic signal output from the level converter 62 is input to the overvoltage protection circuit 63 via the signal line 80. The overvoltage protection circuit 63 outputs this logic signal via a signal line 81 connected from the output side of the FPGA 55. When a voltage exceeding the rating is applied to the signal line 81, that is, the signal line 81 exceeds the rating. When a current flows, the current flow to the FPGA 55 via the signal line 81 is interrupted. Usually, the maximum rating of the voltage applied to an IC such as FPGA 55 that outputs a digital control signal is “−0.5” V to 7 V. When a voltage of 7 V or more is applied, the IC is damaged. End up. On the other hand, in the present embodiment, the piezo element of the print head 54 is driven in the FPGA 55 by a voltage of 37 V applied from the second power supply 53. Conventionally, the 37 V voltage may be applied to the FPGA 55 due to an erroneous connection between the print head 54 and the control board 51 or the like. Therefore, in this embodiment, when the rating is 7 V, for example, and a voltage of 37 V that is higher than the rating is applied to the signal line 81, the overvoltage protection circuit 63 causes the voltage of 37 V (overvoltage) to be applied to the FPGA 55. Avoid impact. As a result, the FPGA 55 can be protected without being damaged. The detailed configuration of the overvoltage protection circuit 63 will be described later.

フォトＭＯＳリレー６４には、３７Ｖの電圧を制御するための電源信号が入力され、３７Ｖの電圧が印加される。当該電源信号に従って、フォトＭＯＳリレー６４の出力側から印字ヘッド５４の入力側に、３７Ｖの電圧に比例する電流が流れる。フォトＭＯＳリレー６４から流れる電流の一部は、印字ヘッド５４へ流れる電流と分岐して、ＶＣＯＭ−ＡＭＰ６６に流れる。Ｄ／Ａ６５には、ＦＰＧＡ５５から出力された駆動信号が入力される。Ｄ／Ａ６５は、駆動信号をデジタルからアナログに変換してＶＣＯＭ−ＡＭＰ６６に出力する。ＶＣＯＭ−ＡＭＰ６６には、フォトＭＯＳリレー６４から３７Ｖの電圧に対応する電流が流れ、アナログの駆動信号が入力される。ＶＣＯＭ−ＡＭＰ６６は、共通電極電位（ＶＣＯＭ）を増幅して、アナログの駆動信号を出力する。 A power supply signal for controlling a voltage of 37V is input to the photo MOS relay 64, and a voltage of 37V is applied. In accordance with the power signal, a current proportional to a voltage of 37 V flows from the output side of the photo MOS relay 64 to the input side of the print head 54. Part of the current that flows from the photo MOS relay 64 branches off from the current that flows to the print head 54 and flows to the VCOM-AMP 66. The drive signal output from the FPGA 55 is input to the D / A 65. The D / A 65 converts the drive signal from digital to analog and outputs it to the VCOM-AMP 66. A current corresponding to a voltage of 37 V flows from the photo MOS relay 64 to the VCOM-AMP 66, and an analog drive signal is input. The VCOM-AMP 66 amplifies the common electrode potential (VCOM) and outputs an analog drive signal.

印字ヘッド５４には、ＤＣ／ＤＣコンバータ６１から５Ｖの電圧（ＶＣＣ）に比例する電流が流れ、フォトＭＯＳリレー６４から３７Ｖの電圧（ＶＨ）に比例する電流が流れ、ＦＰＧＡ５５から出力されたロジック信号が過電圧保護回路６３及び信号線８１を介してTTLレベルの信号として入力され、ＶＣＯＭ−ＡＭＰ６６から出力されたアナログの駆動信号が入力される。印字ヘッド５４は、ロジック信号及び駆動信号に従って、駆動される。 A current proportional to a voltage (VCC) of 5 V flows from the DC / DC converter 61 to the print head 54, and a current proportional to a voltage (VH) of 37 V flows from the photoMOS relay 64, and a logic signal output from the FPGA 55. Is input as a TTL level signal via the overvoltage protection circuit 63 and the signal line 81, and an analog drive signal output from the VCOM-AMP 66 is input. The print head 54 is driven according to the logic signal and the drive signal.

図４は、過電圧保護回路６３の構成の概略を例示する図である。同図に示される過電圧保護回路６３は、NチャンネルJFET(Junction Field Effect Transistor：複合型FET)７０と、プルダウン抵抗７１とから構成されている。FETとは、入力として印加される電圧で、出力として流れる電流を制御する電圧制御電流源である。JFETとは、複合型のFETであり、電界効果トランジスタ接合型電界効果トランジスタの略称である。本実施の形態においては、NチャンネルJFET７０には2SK208（東芝製）を使用しているが、これに限らず、仕様に応じて、各種のNチャンネルJFETを使用可能である。NチャンネルJFET７０は、ドレイン、ゲート及びソースを有する。プルダウン抵抗７１は、GNDに引き込む抵抗である。プルダウン抵抗７１の抵抗値は、３７Ｖという電圧の値から計算して、例えば、1.5KΩ（1W）に設定するが、これに限らず、電圧や電流等によって変わる仕様に応じて、設定すれば良い。但し、抵抗値をあまり大きくするとロジック信号の波形が鈍ってしまうので、使用するロジック信号の周波数を考慮にいれて設定する必要がある。 FIG. 4 is a diagram illustrating a schematic configuration of the overvoltage protection circuit 63. The overvoltage protection circuit 63 shown in the figure is composed of an N-channel JFET (Junction Field Effect Transistor) 70 and a pull-down resistor 71. The FET is a voltage that is applied as an input and is a voltage controlled current source that controls a current flowing as an output. JFET is a composite FET and is an abbreviation for field effect transistor junction field effect transistor. In this embodiment, 2SK208 (manufactured by Toshiba) is used for the N-channel JFET 70, but this is not a limitation, and various N-channel JFETs can be used according to the specifications. N-channel JFET 70 has a drain, a gate, and a source. The pull-down resistor 71 is a resistor drawn to GND. The resistance value of the pull-down resistor 71 is calculated from a voltage value of 37 V and is set to 1.5 KΩ (1 W), for example. However, the resistance value is not limited to this, and may be set according to specifications that vary depending on voltage, current, and the like. . However, if the resistance value is increased too much, the waveform of the logic signal becomes dull. Therefore, it is necessary to set it in consideration of the frequency of the logic signal to be used.

NチャンネルJFET７０のゲートとドレインとは、レベルコンバータ６２を介してＦＰＧＡ５５の出力側に接続され、ソースは、過電圧保護回路６３の出力側となる。ソースには、プルダウン抵抗７１と印字ヘッド５４とが接続される。 The gate and drain of the N-channel JFET 70 are connected to the output side of the FPGA 55 via the level converter 62, and the source is the output side of the overvoltage protection circuit 63. A pull-down resistor 71 and the print head 54 are connected to the source.

このような過電圧保護回路６３では、正常動作時、即ち、定格より小さい電圧が信号線８１に印加される場合、印字ヘッド５４が入力側なので、NチャンネルJFET７０のゲート及びソース間に逆バイアスは加わらず、ドレイン及びソース間はＯＮ状態となってドレイン及びソース間には電流が流れる。このため、制御ボード５１側から印字ヘッド５４側にロジック信号が正常に通過する。一方、印字ヘッド５４側から、定格以上である３７Ｖの電圧が信号線８１に印加される場合、制御ボード５１側への印加は０Ｖか５Ｖであるので、ゲート及びソース間に逆バイアスが加わり、ドレイン及びソース間がＯＦＦ状態となってドレイン及びソース間では電流の流れが遮断される。このため、制御ボード５１側に３７Ｖの電圧（過電圧）の影響が出ない。よって制御ボード５１側のＦＰＧＡ５５などのＩＣを破損せずに保護することができる。また正常動作時であれば、もし印字ヘッド５４が切り離された場合でも、プルダウン抵抗７１により、制御ボード５１側への印加は０Ｖであるので、問題は生じない。 In such an overvoltage protection circuit 63, during normal operation, that is, when a voltage lower than the rating is applied to the signal line 81, the reverse bias is applied between the gate and source of the N-channel JFET 70 because the print head 54 is on the input side. In other words, the drain and the source are turned on, and a current flows between the drain and the source. For this reason, the logic signal normally passes from the control board 51 side to the print head 54 side. On the other hand, when a voltage of 37 V, which is equal to or higher than the rated value, is applied to the signal line 81 from the print head 54 side, since the voltage applied to the control board 51 is 0 V or 5 V, a reverse bias is applied between the gate and the source, The drain and source are turned off, and the current flow is interrupted between the drain and source. For this reason, the influence of the voltage (overvoltage) of 37V does not appear on the control board 51 side. Therefore, the IC such as the FPGA 55 on the control board 51 side can be protected without being damaged. Further, during normal operation, even if the print head 54 is disconnected, no problem arises because the pull-down resistor 71 applies 0 V to the control board 51 side.

以上のように、複数の直流電源を使用する電子回路において、デジタル制御信号が入出力されるラインに過電圧保護回路を設けることで、誤接続等で当該ラインに定格以上の電圧が印加されても、デジタル制御信号を出力するＦＰＧＡなどのＩＣを保護することができる。また、このような過電圧保護回路は、NチャンネルJFETとプルダウン抵抗とを用いることで、簡単に構成することができる。このため、コストの増加を抑制することができる。 As described above, in an electronic circuit using a plurality of DC power supplies, an overvoltage protection circuit is provided on a line to which a digital control signal is input / output, so that even if a voltage exceeding the rating is applied to the line due to misconnection or the like. ICs such as FPGAs that output digital control signals can be protected. Moreover, such an overvoltage protection circuit can be easily configured by using an N-channel JFET and a pull-down resistor. For this reason, the increase in cost can be suppressed.

[変形例]
なお、本発明は前記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、前記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。また、以下に例示するような種々の変形が可能である。 [Modification]
Note that the present invention is not limited to the above-described embodiment as it is, and can be embodied by modifying the constituent elements without departing from the scope of the invention in the implementation stage. Moreover, various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, constituent elements over different embodiments may be appropriately combined. Further, various modifications as exemplified below are possible.

上述の実施の形態では、画像形成装置として、インクジェット記録装置を例にして説明したが、印字ヘッドなどのアクチュエータとこれを制御するＩＣなどの電子部品とを備え、画像を形成する機能と有するものであれば、これに限らない。 In the above-described embodiment, the inkjet recording apparatus has been described as an example of the image forming apparatus. However, the image forming apparatus includes an actuator such as a print head and an electronic component such as an IC that controls the actuator, and has a function of forming an image. If so, it is not limited to this.

また、上述の実施の形態では、５Ｖの直流電源は、３７Ｖの電圧から５Ｖの電圧に変換するＤＣ／ＤＣコンバータ６１を用いて作った。しかし、５Ｖではなく３．３Ｖの直流電源で印字ヘッド５４の駆動を制御する場合は、ＤＣ／ＤＣコンバータ６１の代わりに、３７Ｖの電圧を３．３Ｖの電圧に変換するＤＣ／ＤＣコンバータを用い、電圧のレベルを３．３Ｖから５Ｖに変換するレベルコンバータ６２の代わりに、３．３Ｖの電圧に比例する電流を流すバッファを用いれば良い。この場合、バッファが電源供給部の機能を果たす。 In the above-described embodiment, the DC power source of 5V is made by using the DC / DC converter 61 that converts the voltage of 37V to the voltage of 5V. However, when the drive of the print head 54 is controlled by a DC power supply of 3.3V instead of 5V, a DC / DC converter that converts a voltage of 37V to a voltage of 3.3V is used instead of the DC / DC converter 61. Instead of the level converter 62 that converts the voltage level from 3.3V to 5V, a buffer that passes a current proportional to the voltage of 3.3V may be used. In this case, the buffer functions as a power supply unit.

また、上述の実施の形態では、ＦＰＧＡ５５から出力されるデジタル制御信号として、SCK信号、LAT信号及びMIN信号などのロジック信号と、駆動信号とを取り扱ったが、これに限らない。 In the above-described embodiment, logic signals such as the SCK signal, LAT signal, and MIN signal and the drive signal are handled as digital control signals output from the FPGA 55, but the present invention is not limited to this.

５０アクチュエータ
５１制御ボード
５２第１電源
５３第２電源
５４印字ヘッド
５５ＦＰＧＡ
６１ＤＣ／ＤＣコンバータ
６２レベルコンバータ
６３過電圧保護回路
６４フォトＭＯＳリレー
６５Ｄ／Ａ
６６ＶＣＯＭ−ＡＭＰ
７０ NチャンネルJFET
７１プルダウン抵抗
８０，８１信号線 50 Actuator 51 Control board 52 First power supply 53 Second power supply 54 Print head 55 FPGA
61 DC / DC converter 62 Level converter 63 Overvoltage protection circuit 64 Photo MOS relay 65 D / A
66 VCOM-AMP
70 N-channel JFET
71 Pull-down resistor 80, 81 Signal line

特開２００２−０５８１５６号公報JP 2002-058156 A 特開２００２−０６４９２７号公報JP 2002-064927 A

Claims

An overvoltage protection circuit for protecting a signal circuit that outputs a digital signal from an overvoltage in an electronic circuit using a plurality of DC power supplies,
N-channel JFET (Junction Field Effect Transistor) having drain, gate and source, and resistance,
When a voltage that is applied by at least one DC power source among the DC power sources and exceeds a rated voltage is applied to a signal line connected from the output side of the signal circuit, a reverse bias is generated between the gate and the source. An overvoltage protection circuit, wherein a current flow between the drain and the source is interrupted.

The overvoltage protection circuit according to claim 1, wherein the overvoltage protection circuit is connected to an output side of the signal circuit.

The overvoltage protection circuit according to claim 2, wherein the gate and the drain are connected to an output side of the signal circuit, and the source is an output side of the overvoltage protection circuit.

A power supply section for flowing a current proportional to a predetermined voltage is connected to the output side of the signal circuit,
The gate and the drain are connected to the output side of the signal circuit via the power supply unit by connecting the gate and the drain to the output side of the power supply unit. Item 4. The overvoltage protection circuit according to Item 3.

The resistor is a pull-down resistor,
The overvoltage protection circuit according to any one of claims 1 to 4, wherein the pull-down resistor is connected to the source.