JP2010206382A - Power supply sequence circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a power supply sequence circuit that surely operates a power supply unit even if increasing a resistance value of a pull-up resistor of a sequencer IC of an open drain having an output stage including FETs. <P>SOLUTION: When a start signal EN becomes a high level, a timing generating circuit 12 successively generates delay pulses tp1, tp2, and tp3 while a sequence control circuit 13 successively turns off FETs 14, 15, and 16. By this, DC/DC converters 2, 3 are successively driven. Next, when the FET 16 is turned off and an output terminal of an AND circuit 5 becomes a high level, a DC/DC converter 4 is driven while a digital transistor 6 and an output FET 7 are turned on and +12 V of a power supply voltage is output as it is. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、電子機器の複数の構成ユニットへの電源投入及び電源遮断の順序を規定する電源シーケンス回路に関する。   The present invention relates to a power supply sequence circuit that defines the order of power-on and power-off to a plurality of constituent units of an electronic device.

複写機能、ファクシミリ機能、プリント機能、スキャナ機能等を有するデジタル複合機等の電子機器では、電源は複数の電源ユニットに分割され、各電源ユニットから各構成ユニットに電力が供給される。それぞれの構成ユニットに電源を供給するシーケンス、及び、それぞれの構成ユニットの電源を遮断するシーケンスは予め定められている。   In an electronic device such as a digital multi-function peripheral having a copying function, a facsimile function, a printing function, a scanner function, etc., the power source is divided into a plurality of power source units, and power is supplied from each power source unit to each component unit. A sequence for supplying power to each constituent unit and a sequence for shutting off the power to each constituent unit are determined in advance.

例えば、ＣＰＵを正常に動作させるには、ある一定電圧レベル以上の電圧値が必要とされるが、電源スイッチを投入した直後の立ち上がり途中においては、電源電圧が当該必要レベルに達しない。このため、ＣＰＵの動作が不安定となって、ＣＰＵから異常信号が出力され、この異常信号に基づいて周辺装置が誤動作する可能性がある。したがって、ＣＰＵのロジック電源が安定するまでの間、周辺装置への電源供給を停止し、ロジック電源が一定電圧レベルに達した段階で周辺装置への電源供給を開始する必要がある。   For example, in order for the CPU to operate normally, a voltage value of a certain voltage level or higher is required, but the power supply voltage does not reach the required level during the rise immediately after the power switch is turned on. For this reason, the operation of the CPU becomes unstable, an abnormal signal is output from the CPU, and the peripheral device may malfunction based on the abnormal signal. Therefore, it is necessary to stop the power supply to the peripheral device until the logic power supply of the CPU is stabilized, and to start the power supply to the peripheral device when the logic power source reaches a certain voltage level.

また、電源スイッチをＯＦＦする場合には、上記とは逆に、周辺装置への電源供給が停止された後に、ＣＰＵへの電源供給が停止されるように制御する必要がある。
このように複数の構成ユニットへの電源投入及び電源遮断の順序を規定するシーケンス制御を実現するために、シーケンサＩＣが用いられている（例えば、特許文献１参照）。 When the power switch is turned off, it is necessary to control the power supply to the CPU to be stopped after the power supply to the peripheral device is stopped, contrary to the above.
A sequencer IC is used in order to realize sequence control that defines the order of power-on and power-off to a plurality of constituent units in this way (see, for example, Patent Document 1).

一方、シーケンス制御を実現するシーケンサＩＣとして、出力段の電界効果トランジスタ（以下、ＦＥＴという）がオープンドレインで用いられ、出力端子にプルアップ抵抗が接続されているものがある。すなわち、オープンドレインの出力端子は周辺回路の状況やノイズなどによって電圧が変動しやすいので、プルアップ抵抗により出力電圧を安定させるとともに、外部端子の出力レベルをシーケンサＩＣの電源電圧より高い電圧レベルにする。   On the other hand, as a sequencer IC that realizes sequence control, an output stage field effect transistor (hereinafter referred to as FET) is used as an open drain, and a pull-up resistor is connected to an output terminal. That is, since the voltage of the output terminal of the open drain is likely to fluctuate due to peripheral circuit conditions and noise, the output voltage is stabilized by the pull-up resistor and the output level of the external terminal is set to a voltage level higher than the power supply voltage of the sequencer IC To do.

図３は出力段にＦＥＴを備えたシーケンサＩＣを使用した従来の電源シーケンス回路を示す図であり、図に示すように、シーケンサＩＣ２１の出力段のＦＥＴ２２のドレインが抵抗Ｒを介して電源Ｖccに接続されている。また、抵抗Ｒのドレイン側がＤＣ／ＤＣコンバータ２３のイネーブル端子ＥＮ、及び、デジタルトランジスタ（以下、デジトラという）２４のベースに接続されている。このデジトラ２４は、図に示すように、ベースに電圧をかけるだけでデジタル的にオン、オフできる抵抗内蔵トランジスタである。   FIG. 3 is a diagram showing a conventional power supply sequence circuit using a sequencer IC provided with an FET in the output stage. It is connected. Further, the drain side of the resistor R is connected to the enable terminal EN of the DC / DC converter 23 and the base of a digital transistor (hereinafter referred to as a digital transistor) 24. As shown in the figure, the digital camera 24 is a transistor with a built-in resistor that can be digitally turned on and off simply by applying a voltage to the base.

そして、シーケンサＩＣ２１の出力段のＦＥＴ２２がオフとなった場合、ＤＣ／ＤＣコンバータ２３のイネーブル端子ＥＮがハイレベルとなるので、ＤＣ／ＤＣコンバータ２３が駆動される。これと同時に、デジトラ２４のベースがハイレベルとなり、デジトラ２４がオンするので、このデジトラ２４に連動してスイッチング素子（ＦＥＴ）２５がオンし、ユニットに電源が供給される。   When the FET 22 at the output stage of the sequencer IC 21 is turned off, the enable terminal EN of the DC / DC converter 23 becomes high level, so that the DC / DC converter 23 is driven. At the same time, the base of the digital camera 24 becomes a high level and the digital camera 24 is turned on. Accordingly, the switching element (FET) 25 is turned on in conjunction with the digital camera 24, and power is supplied to the unit.

特開昭６４−９０６１４号公報JP-A 64-90614

上記のように、出力ピンがオープンドレインとなっているシーケンサＩＣでは、出力ピンをＩＣ外部でプルアップしてＤＣ／ＤＣコンバータのイネーブルピン等に接続することにより、電源電圧を順次オンしていく。しかしながら、プルアップ抵抗の抵抗値が小さい場合、ＤＣ／ＤＣコンバータあるいはデジトラに十分な電流が流れ、確実に作動させることができるが、プルアップ抵抗に比較的大きな電流が流れ続け、消費エネルギーが大きくなってしまう。   As described above, in the sequencer IC whose output pin is open drain, the power supply voltage is sequentially turned on by pulling up the output pin outside the IC and connecting it to the enable pin of the DC / DC converter. . However, when the resistance value of the pull-up resistor is small, a sufficient current flows through the DC / DC converter or the digital trait and can be operated reliably. However, a relatively large current continues to flow through the pull-up resistor, resulting in a large energy consumption. turn into.

一方、プルアップ抵抗の抵抗値を大きくすれば、消費エネルギーを少なくすることができるが、プルアップ抵抗の抵抗値が大きすぎる場合、電源ユニットを動作させることができない、という問題が生じる。すなわち、電源ユニットへの印加電圧はプルアップ抵抗とデジトラの内蔵抵抗で分圧されるため、電源ユニットへの印加電圧が低下する。このため、プルアップ抵抗の抵抗値が大きすぎる場合、ＤＣ／ＤＣコンバータあるいはデジトラに流れる電流が減少し、これらを動作させることができなくなる。   On the other hand, if the resistance value of the pull-up resistor is increased, energy consumption can be reduced. However, if the resistance value of the pull-up resistor is too large, there arises a problem that the power supply unit cannot be operated. That is, since the voltage applied to the power supply unit is divided by the pull-up resistor and the digital resistor, the voltage applied to the power supply unit decreases. For this reason, when the resistance value of the pull-up resistor is too large, the current flowing through the DC / DC converter or the digital camera decreases, and these cannot be operated.

本発明は、上記の問題に鑑みてなされたもので、出力段にＦＥＴを備えたオープンドレインのシーケンサＩＣのプルアップ抵抗の抵抗値を大きくしても、電源ユニットを確実に動作させることができる電源シーケンス回路を提供することを目的とする。   The present invention has been made in view of the above problems, and even if the resistance value of the pull-up resistor of the open drain sequencer IC provided with the FET in the output stage is increased, the power supply unit can be reliably operated. An object is to provide a power supply sequence circuit.

上述の目的を達成するため、本発明の電源シーケンス回路は、オープンドレインのシーケンサＩＣと、前記シーケンサＩＣの出力端子をプルアップする抵抗と、前記出力端子に接続される電源ユニットとを備えた電源シーケンス回路において、前記抵抗の両端の電圧がそれぞれ入力されるアンド素子を備え、当該アンド素子の出力が前記電源ユニットに入力されることを特徴とする。   To achieve the above object, a power supply sequence circuit according to the present invention includes an open drain sequencer IC, a resistor for pulling up an output terminal of the sequencer IC, and a power supply unit connected to the output terminal. The sequence circuit includes AND elements to which voltages at both ends of the resistor are respectively input, and an output of the AND element is input to the power supply unit.

また、本発明の他の電源シーケンス回路は、上記の電源シーケンス回路において、前記電源ユニットが、デジタルトランジスタと、前記デジタルトランジスタに連動する、電界効果トランジスタ等のスイッチング素子とからなることを特徴とする。
また、本発明のさらに他の電源シーケンス回路は、上記のいずれかの電源シーケンス回路において、前記電源ユニットとしてＤＣ／ＤＣコンバータを備えていることを特徴とする。 Another power supply sequence circuit according to the present invention is characterized in that, in the above power supply sequence circuit, the power supply unit includes a digital transistor and a switching element such as a field effect transistor linked to the digital transistor. .
Still another power sequence circuit of the present invention is characterized in that, in any of the above power sequence circuits, a DC / DC converter is provided as the power unit.

本発明の電源シーケンス回路によれば、プルアップ抵抗の両端の電圧が入力されるアンド素子の出力がデジトラに入力されるので、電源ユニットに印加される電圧がプルアップ抵抗とデジトラの内蔵抵抗によって分圧されることを防止できる。したがって、出力段にＦＥＴを備えたオープンドレインのシーケンサＩＣのプルアップ抵抗の抵抗値を大きくすることができるので、プルアップ抵抗の消費電力を少なくできるとともに、電源ユニットを確実に動作させることができる。   According to the power supply sequence circuit of the present invention, the output of the AND element to which the voltage across the pull-up resistor is input is input to the digital camera. The partial pressure can be prevented. Therefore, since the resistance value of the pull-up resistor of the open drain sequencer IC having the FET in the output stage can be increased, the power consumption of the pull-up resistor can be reduced and the power supply unit can be operated reliably. .

本発明の電源シーケンス回路の構成を示す図である。It is a figure which shows the structure of the power supply sequence circuit of this invention. 図１の電源シーケンス回路の動作波形図である。FIG. 2 is an operation waveform diagram of the power supply sequence circuit of FIG. 1. 従来の電源シーケンス回路の構成を示す図である。It is a figure which shows the structure of the conventional power supply sequence circuit.

本発明の電源シーケンス回路について、図１の構成図により説明する。
この電源シーケンス回路は、シーケンサＩＣ１とＤＣ／ＤＣコンバータ２、３、４、アンド回路５、デジトラ６及びＦＥＴ７により構成されている。 The power supply sequence circuit of the present invention will be described with reference to the block diagram of FIG.
This power supply sequence circuit includes a sequencer IC 1, DC / DC converters 2, 3, 4, an AND circuit 5, a digital transformer 6, and an FET 7.

シーケンサＩＣ１は、比較器１１、タイミング発生回路１２、シーケンス制御回路１３及び出力段ＦＥＴ１４、１５、１６により構成されている。比較器１１は起動信号ＥＮがハイレベルになったとき、タイミング発生回路１２にハイレベルの信号を入力する。タイミング発生回路１２は入力信号がハイレベルになってから所定の遅延時間ｔｄ１、ｔｄ２、ｔｄ３後に、順次遅延パルスｔｐ１、ｔｐ２、ｔｐ３を発生する。また、このタイミング信号発生器１２は、入力信号がローレベルになってから所定の遅延時間ｔｄ４、ｔｄ５、ｔｄ６後に、順次遅延パルスｔｐ４、ｔｐ５、ｔｐ６を発生する。シーケンス制御回路１３は、遅延パルスｔｐ１〜ｔｐ６に応答して、ＦＥＴ１４、１５、１６に駆動信号を出力する。   The sequencer IC 1 includes a comparator 11, a timing generation circuit 12, a sequence control circuit 13, and output stage FETs 14, 15, and 16. The comparator 11 inputs a high level signal to the timing generation circuit 12 when the activation signal EN becomes high level. The timing generation circuit 12 sequentially generates delay pulses tp1, tp2, and tp3 after predetermined delay times td1, td2, and td3 after the input signal becomes high level. The timing signal generator 12 sequentially generates delay pulses tp4, tp5, and tp6 after predetermined delay times td4, td5, and td6 after the input signal becomes low level. The sequence control circuit 13 outputs drive signals to the FETs 14, 15, and 16 in response to the delay pulses tp1 to tp6.

ＦＥＴ１４、１５、１６はドレインが外部出力端子に接続され、ソースがグランドに接続され、ゲートがシーケンス制御回路１３から信号を受ける入力端子に接続されている。そして、ＦＥＴ１４、１５、１６のドレインには、シーケンサＩＣ１の電源電圧より高い電圧レベルに接続された外付けのプルアップ抵抗Ｒ１、Ｒ２、Ｒ３が接続されている。ＦＥＴ１４、１５、１６のゲートにハイレベルが入力された場合、ＦＥＴ１４、１５、１６はオフし、外部端子は外付けプルアップ抵抗Ｒ１、Ｒ２、Ｒ３を介して、シーケンサＩＣ１の電源電圧より高い電圧レベルになる。また、ＦＥＴ１４、１５、１６のゲートにローレベルが入力された場合は、ＦＥＴ１４、１５、１６はオンし、外部端子はグランドレベルになる。   The FETs 14, 15, and 16 have drains connected to the external output terminal, sources connected to the ground, and gates connected to input terminals that receive signals from the sequence control circuit 13. Further, external pull-up resistors R1, R2, and R3 connected to a voltage level higher than the power supply voltage of the sequencer IC1 are connected to the drains of the FETs 14, 15, and 16. When a high level is input to the gates of the FETs 14, 15, 16, the FETs 14, 15, 16 are turned off, and the external terminals are higher than the power supply voltage of the sequencer IC 1 via the external pull-up resistors R 1, R 2, R 3. Become a level. When a low level is input to the gates of the FETs 14, 15, and 16, the FETs 14, 15, and 16 are turned on, and the external terminals are at the ground level.

そして、プルアップ抵抗Ｒ１、Ｒ２とＦＥＴ１４、１５の接続点の電圧がＤＣ／ＤＣコンバータ２、３のイネーブル端子ＥＮに入力される。一方、プルアップ抵抗Ｒ３の両端の電圧はアンド回路５に入力され、このアンド回路５の出力がＤＣ／ＤＣコンバータ４のイネーブル端子ＥＮ及びデジトラ６に入力される。   The voltage at the connection point between the pull-up resistors R1 and R2 and the FETs 14 and 15 is input to the enable terminals EN of the DC / DC converters 2 and 3. On the other hand, the voltage across the pull-up resistor R3 is input to the AND circuit 5, and the output of the AND circuit 5 is input to the enable terminal EN and the digital circuit 6 of the DC / DC converter 4.

ＤＣ／ＤＣコンバータ２、３、４は入力端子ＩＮに入力される電圧＋１２Ｖを電圧変換して降圧し、それぞれ＋３．３Ｖ、＋２．５Ｖ、＋１．２Ｖの電圧を出力する。また、出力ＦＥＴ７はデジトラ６がオンすることによりオンし、電源電圧の＋１２Ｖをそのまま出力する。   The DC / DC converters 2, 3, and 4 convert and step down the voltage + 12V input to the input terminal IN and output voltages of + 3.3V, + 2.5V, and + 1.2V, respectively. Further, the output FET 7 is turned on when the digital camera 6 is turned on, and outputs the power supply voltage + 12V as it is.

次に、図１の電源シーケンス回路の作用について、図２の動作波形図を用いて説明する。
図２（a）に示すように、起動信号ＥＮがハイレベルになったとき、比較器１１はタイミング発生回路１２にハイレベルの信号を入力する。これにより、タイミング発生回路１２は入力信号がハイレベルになってから遅延時間ｔｄ１、ｔｄ２、ｔｄ３後に順次遅延パルスｔｐ１、ｔｐ２、ｔｐ３を発生し、シーケンス制御回路１３に入力する。 Next, the operation of the power supply sequence circuit of FIG. 1 will be described using the operation waveform diagram of FIG.
As shown in FIG. 2A, when the activation signal EN becomes high level, the comparator 11 inputs a high level signal to the timing generation circuit 12. Thereby, the timing generation circuit 12 sequentially generates the delay pulses tp1, tp2, tp3 after the delay times td1, td2, td3 after the input signal becomes high level, and inputs them to the sequence control circuit 13.

タイミング発生回路１２から遅延パルスｔｐ１が入力された場合、シーケンス制御回路１３はＦＥＴ１４にハイレベルを出力するので、ＦＥＴ１４がオフとなる。これにより、図２（ｂ）に示すように、ＦＥＴ１４の出力端子ＦＬＡＧ１がハイレベルとなり、ＤＣ／ＤＣコンバータ２が駆動されるので、入力端子ＩＮに入力される電圧＋１２Ｖが電圧変換されて降圧され、＋３．３Ｖの電圧が出力される。   When the delay pulse tp1 is input from the timing generation circuit 12, the sequence control circuit 13 outputs a high level to the FET 14, so that the FET 14 is turned off. As a result, as shown in FIG. 2B, the output terminal FLAG1 of the FET 14 becomes high level and the DC / DC converter 2 is driven, so that the voltage + 12V input to the input terminal IN is converted and stepped down. , + 3.3V is output.

同様に、タイミング発生回路１２から遅延パルスｔｐ２が入力された場合、シーケンス制御回路１３はＦＥＴ１５にハイレベルを出力するので、ＦＥＴ１５がオフとなる。これにより、図２（ｃ）に示すように、ＦＥＴ１５の出力端子ＦＬＡＧ２がハイレベルとなり、ＤＣ／ＤＣコンバータ３が駆動されるので、入力端子ＩＮに入力される電圧＋１２Ｖが電圧変換されて降圧され、＋２．５Ｖの電圧が出力される。   Similarly, when the delay pulse tp2 is input from the timing generation circuit 12, the sequence control circuit 13 outputs a high level to the FET 15, so that the FET 15 is turned off. As a result, as shown in FIG. 2 (c), the output terminal FLAG2 of the FET 15 becomes high level and the DC / DC converter 3 is driven, so that the voltage + 12V input to the input terminal IN is converted and stepped down. , + 2.5V is output.

一方、ＦＥＴ１６の出力端子ＦＬＡＧ３がローレベルのとき、アンド回路５の一方の入力端子はローレベル、他方の端子はハイレベルであるので、アンド回路５の出力はローレベルであり、デジトラ６はオンしていない。そして、タイミング発生回路１２から遅延パルスｔｐ３が入力された場合、シーケンス制御回路１３はＦＥＴ１６にハイレベルを出力するので、ＦＥＴ１６がオフとなる。これにより、図２（ｄ）に示すように、ＦＥＴ１６の出力端子ＦＬＡＧ３がハイレベルとなり、アンド回路５の二つの入力端子がハイレベルとなるので、アンド回路５の出力端子がハイレベルとなる。   On the other hand, when the output terminal FLAG3 of the FET 16 is at a low level, one input terminal of the AND circuit 5 is at a low level and the other terminal is at a high level, so that the output of the AND circuit 5 is at a low level and the digital circuit 6 is turned on. Not done. When the delay pulse tp3 is input from the timing generation circuit 12, the sequence control circuit 13 outputs a high level to the FET 16, so that the FET 16 is turned off. As a result, as shown in FIG. 2D, the output terminal FLAG3 of the FET 16 becomes high level, and the two input terminals of the AND circuit 5 become high level, so that the output terminal of the AND circuit 5 becomes high level.

アンド回路５の出力端子がハイレベルとなった場合、ＤＣ／ＤＣコンバータ４が駆動されるので、上記と同様に、入力端子ＩＮに入力される電圧＋１２Ｖが電圧変換されて降圧され、＋１．２Ｖの電圧が出力される。また、アンド回路５の出力端子がハイレベルとなった場合、同時にデジトラ６がオンするので、出力ＦＥＴ７がオンし、電源電圧の＋１２Ｖがそのまま出力される。   When the output terminal of the AND circuit 5 becomes high level, the DC / DC converter 4 is driven, so that the voltage + 12V input to the input terminal IN is converted and stepped down to + 1.2V, as described above. Is output. Further, when the output terminal of the AND circuit 5 becomes high level, the digital transformer 6 is turned on at the same time, so that the output FET 7 is turned on and the power supply voltage +12 V is output as it is.

そして、起動信号ＥＮがローレベルになった場合、比較器１１はタイミング発生回路１２にローレベルの信号を入力する。これにより、タイミング発生回路１２は入力信号がローレベルになってから遅延時間ｔｄ４、ｔｄ５、ｔｄ６後に順次遅延パルスｔｐ４、ｔｐ５、ｔｐ６を発生し、シーケンス制御回路１３に入力する。   When the activation signal EN becomes low level, the comparator 11 inputs a low level signal to the timing generation circuit 12. Thereby, the timing generation circuit 12 sequentially generates the delay pulses tp4, tp5, tp6 after the delay times td4, td5, td6 after the input signal becomes low level, and inputs them to the sequence control circuit 13.

タイミング発生回路１２から遅延パルスｔｐ４が入力された場合、シーケンス制御回路１３はＦＥＴ１６にローレベルを出力するので、ＦＥＴ１６がオンする。これにより、図２（ｄ）に示すように、ＦＥＴ１６の出力端子ＦＬＡＧ３がローレベルとなり、アンド回路５の一方の入力端子がローレベルとなるので、アンド回路５の出力端子がローレベルとなる。アンド回路５の出力端子がローレベルとなった場合、ＤＣ／ＤＣコンバータ４が駆動を停止するとともに、デジトラ６がオフするので、出力ＦＥＴ７もオフする。   When the delay pulse tp4 is input from the timing generation circuit 12, the sequence control circuit 13 outputs a low level to the FET 16, so that the FET 16 is turned on. As a result, as shown in FIG. 2D, the output terminal FLAG3 of the FET 16 becomes low level, and one input terminal of the AND circuit 5 becomes low level, so that the output terminal of the AND circuit 5 becomes low level. When the output terminal of the AND circuit 5 becomes low level, the DC / DC converter 4 stops driving, and the digitr 6 is turned off, so that the output FET 7 is also turned off.

また、タイミング発生回路１２から遅延パルスｔｐ５が入力された場合、シーケンス制御回路１３はＦＥＴ１５にローレベルを出力するので、ＦＥＴ１５がオンする。これにより、図２（ｃ）に示すように、ＦＥＴ１５の出力端子ＦＬＡＧ２がローレベルとなり、ＤＣ／ＤＣコンバータ３が駆動を停止する。   When the delay pulse tp5 is input from the timing generation circuit 12, the sequence control circuit 13 outputs a low level to the FET 15, so that the FET 15 is turned on. As a result, as shown in FIG. 2C, the output terminal FLAG2 of the FET 15 becomes low level, and the DC / DC converter 3 stops driving.

同様に、タイミング発生回路１２から遅延パルスｔｐ６が入力された場合、シーケンス制御回路１３はＦＥＴ１４にローレベルを出力するので、ＦＥＴ１４がオンする。これにより、図２（ｂ）に示すように、ＦＥＴ１４の出力端子ＦＬＡＧ１がローレベルとなり、ＤＣ／ＤＣコンバータ２が駆動を停止する。   Similarly, when the delay pulse tp6 is input from the timing generation circuit 12, the sequence control circuit 13 outputs a low level to the FET 14, so that the FET 14 is turned on. As a result, as shown in FIG. 2B, the output terminal FLAG1 of the FET 14 becomes low level, and the DC / DC converter 2 stops driving.

以上のように、プルアップ抵抗Ｒ３の両端の電圧が入力されるアンド素子５の出力をデジトラ６に入力したので、ＤＣ／ＤＣコンバータ４及びデジトラ６に印加される電圧がプルアップ抵抗とデジトラの内蔵抵抗によって分圧されることを防止できる。このため、プルアップ抵抗の抵抗値を大きくすることができ、プルアップ抵抗の消費電力を少なくできるとともに、デジトラあるいはＤＣ／ＤＣコンバータを確実に動作させることができる。   As described above, since the output of the AND element 5 to which the voltage at both ends of the pull-up resistor R3 is input is input to the digital circuit 6, the voltage applied to the DC / DC converter 4 and the digital circuit 6 are It is possible to prevent voltage division by the built-in resistor. As a result, the resistance value of the pull-up resistor can be increased, the power consumption of the pull-up resistor can be reduced, and the digital or DC / DC converter can be operated reliably.

なお、上記の実施例では、電源ユニットとして、デジトラ、ＤＣ／ＤＣコンバータを使用した例について説明したが、その他の電源ユニットを備えた電源シーケンス回路にも本発明を適用できる。   In the above embodiment, an example in which a digital camera or a DC / DC converter is used as the power supply unit has been described. However, the present invention can also be applied to a power supply sequence circuit including other power supply units.

１ シーケンサＩＣ
２、３、４ ＤＣ／ＤＣコンバータ
５ アンド回路
６ デジトラ
７ ＦＥＴ
１１ 比較器
１２ タイミング信号発生器
１３ シーケンス制御回路
１４、１５、１６ 出力段ＦＥＴ 1 Sequencer IC
2, 3, 4 DC / DC converter 5 AND circuit 6 Digitra 7 FET
11 Comparator 12 Timing Signal Generator 13 Sequence Control Circuit 14, 15, 16 Output Stage FET

Claims (3)

オープンドレインのシーケンサＩＣと、前記シーケンサＩＣの出力端子をプルアップする抵抗と、前記出力端子に接続される電源ユニットとを備えた電源シーケンス回路において、
前記抵抗の両端の電圧がそれぞれ入力されるアンド素子を備え、当該アンド素子の出力が前記電源ユニットに入力されることを特徴とする電源シーケンス回路。 In a power supply sequence circuit comprising an open drain sequencer IC, a resistor for pulling up an output terminal of the sequencer IC, and a power supply unit connected to the output terminal,
A power supply sequence circuit comprising AND elements to which voltages at both ends of the resistor are respectively input, and an output of the AND element being input to the power supply unit. 請求項１に記載された電源シーケンス回路において、
前記電源ユニットが、デジタルトランジスタと、前記デジタルトランジスタに連動するスイッチング素子とからなることを特徴とする電源シーケンス回路。 The power supply sequence circuit according to claim 1,
The power supply sequence circuit, wherein the power supply unit includes a digital transistor and a switching element linked to the digital transistor. 請求項１または請求項２に記載された電源シーケンス回路において、
前記電源ユニットとしてＤＣ／ＤＣコンバータを備えていることを特徴とする電源シーケンス回路。 In the power supply sequence circuit according to claim 1 or 2,
A power supply sequence circuit comprising a DC / DC converter as the power supply unit.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9899907B2 (en) 2013-04-17 2018-02-20 Mitsubishi Electric Corporation Switching power supply circuit and control method therefor
CN109100971A (en) * 2018-08-20 2018-12-28 合肥华耀电子工业有限公司 A kind of switching on and shutting down sequential control circuit with interlock function
CN111434508A (en) * 2019-11-29 2020-07-21 蜂巢能源科技有限公司 Control circuit of contactor, power supply system and electric vehicle

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03203068A (en) * 1989-12-28 1991-09-04 Pioneer Electron Corp Spindle servo circuit
JP2001168751A (en) * 1999-10-01 2001-06-22 Sharp Corp Satellite broadcast reception system and low noise block down converter and satellite broadcast receiver used in satellite broadcast reception system
JP2005245170A (en) * 2004-02-27 2005-09-08 Casio Comput Co Ltd Charging system

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03203068A (en) * 1989-12-28 1991-09-04 Pioneer Electron Corp Spindle servo circuit
JP2001168751A (en) * 1999-10-01 2001-06-22 Sharp Corp Satellite broadcast reception system and low noise block down converter and satellite broadcast receiver used in satellite broadcast reception system
JP2005245170A (en) * 2004-02-27 2005-09-08 Casio Comput Co Ltd Charging system

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JPN6013016845; Ｍａｘｉｍ　Ｉｎｔｅｇｒａｔｅｄ　Ｐｒｏｄｕｃｔｓ，　Ｉｎｃ．: '"Ｄｕａｌ-／Ｔｒｉｐｌｅ-／Ｑｕａｄ-Ｖｏｌｔａｇｅ，　Ｃａｐａｃｉｔｏｒ-Ａｄｊｕｓｔａｂｌｅ，　Ｓｅｑｕｅｎｃｉｎｇ／Ｓｕｐｅｒｖｉｓｏｒｙ　Ｃｉｒｃｕｉｔｓ"' Ｄａｔａｓｈｅｅｔ Ｒｅｖ　３, 2007, 第１，１０，１２，１５ページ, Ｍａｘｉｍ　Ｉｎｔｅｇｒａｔｅｄ　Ｐｒｏｄｕｃｔｓ，　Ｉｎｃ． *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9899907B2 (en) 2013-04-17 2018-02-20 Mitsubishi Electric Corporation Switching power supply circuit and control method therefor
CN109100971A (en) * 2018-08-20 2018-12-28 合肥华耀电子工业有限公司 A kind of switching on and shutting down sequential control circuit with interlock function
CN109100971B (en) * 2018-08-20 2024-02-09 合肥华耀电子工业有限公司 On-off time sequence control circuit with interlocking function
CN111434508A (en) * 2019-11-29 2020-07-21 蜂巢能源科技有限公司 Control circuit of contactor, power supply system and electric vehicle

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