JP2011022930A - 集積回路 - Google Patents

Abstract

【課題】 クロックゲーテイングの同期リセット型同期FFを用いたＡＳＩＣのパワーオン時や、ASICのリセット端子を用いたスタンバイ時のローノイズ化、低昇温化、省電力に関する。
【解決手段】 同期リセットFF回路や、クロックドゲートで制御される同期リセットFF回路で設計された同期リセットFF回路で構成された回路を含むASICで、ASICの外部から外部リセット信号が入力できるリセット端子を具備し、少なくともそのリセット端子には、パワーオン時にリセットICによるパワーオンリセット信号が入力され、その外部リセット信号がアクテブ状態から非アクテブ状態に遷移するタイミングを基準として、ASIC内部の回路（リセット制御回路を除く）を初期化するためのリセット信号を生成するリセット制御回路を具備する。
【選択図】 図３

Description

本発明は、複写機、プリンタ等を制御するためのＡＳＩＣ等の集積回路に関し、特に、クロックゲーテイング制御の同期リセット型同期FF（フリップフロップ）を用いたＡＳＩＣのパワーオン時や、ASICのリセット端子を用いたスタンバイ時の省電力化に関する。

従来のASIC（Application Specific Integrated Circuit）等の集積回路は、もともと非同期リセット方式で構成された同期FF（フリップフロップ）をつかって設計してきた。その理由は、同期リセット型同期FFにたいしてチップサイズが小さくなり、コストダウン可能だったからであり、かつ、ASICの規模が小さかったからである。しかし、最近のように、ASICの規模が増大してくると（100万〜1000万ゲート）非同期リセットで構成された同期FFでは、scanによるテストで、十分な故障検出率が得られない問題が生じてきたので（せいぜい９８％程度がmax）、同期リセット型同期FFで９９％以上の故障検出率を実現しないと、量産時に不良が混じる確率が増加する問題が生じてきた。そのため最近は、同期リセットで構成された同期FFをつかって設計をするようになりつつある。しかし、そのことによって動作時やスタンバイ時の電力が増加し、ASICの昇温も問題と成ってきたので、同期FFのクロックをダイナミックに制御するクロックゲーテイング（ゲーテッドクロック）での制御が採用されつつある。

このような最近の回路構造においても、ASIC（Application Specific Integrated Circuit）等の集積回路のリセット手法は、リセット信号をアクテブ状態にして、その状態でクロックを印加する従来の非同期リセット方式で採用されてきた同期FF（フリップフロップ）に対するリセット手法を踏襲していた。（例えば、特許文献１，２参照）。

特開平５−３３３９６３号公報 特開平７−９９４３４号公報

非同期型リセット方式同期FFで構成された回路の場合、上記背景技術で説明した回路のリセット方式を用いてもリセットタイミングは非同期に分散するため、特に問題は生じなかった。しかし、
同期リセット型同期FFを用いた回路だと、同期クロックが印加した瞬間にイニシャル電流(レジスタの初期化における電流)が、集中したタイミングで流れ、かつ周囲温度、電源電圧等の物理条件で一意的に電流が決まらず異常に流れる可能性のある問題点がある。さらに、クロックドゲートを用いた同期リセット型同期FF回路だと、通常動作時には、クロックドゲートでクロックが印加されないFFにも、パワーオンリセット時にクロックが印加し、その部分のFFのリセットによるトグル動作が生じる可能性が生じて、一時的に大電流が流れたり、リセット信号がアクテブな期間中、余計な発熱が生じる可能性のある問題点が生じてきた。特に、一時的に大電流が流れる場合、その電流の時間に対する変化率が大きいとき、ノイズはその関数として生じることが多く、ノイズの生じる可能性に対する問題点も生じる。

また、最近の複写機やプリンタでは、リセット端子を、長時間のスタンバイ信号としても用いられるようになり、そのようなスタンバイ時にも常時余計な発熱が生じる可能性のある問題点が生じてきた。

そこで、本発明はそのようなことを加味し、同期リセット型同期FFや、クロックドゲート制御する同期リセット型同期FFを用いた回路で、（以下で用いるFFはデレータイプフリップフロップとする）一般的なリセットICを用いてパワーオンリセット時に瞬時電力が異常に増加せず、消費電力を平滑化する事で、安価な電源を用いて安定な動作する、かつ、スタンバイ時にも電力低減を実現することでノイズや発熱を抑える事が出きるＡＳＩＣを提供することを目的とする。

上記目的を達成するため、同期リセット型FF回路や、クロックドゲートで制御される同期リセット型FF回路で設計された同期リセット型同期FF回路で構成された回路を含む本発明に係るASICは、ASICの外部から外部リセット信号が入力できるリセット端子を具備し、
少なくともそのリセット端子には、パワーオン時にリセットICによるパワーオンリセット信号が入力され、その外部リセット信号がアクテブ状態から非アクテブ状態に遷移するタイミングを基準として、ASIC内部の回路（リセット制御回路を除く）を初期化するためのリセット信号を生成するように構成する。また、外部リセット信号がアクテブから非アクテブ状態に変化するタイミングを基準とし、モジュール別に時分割に、内部回路のリセット信号をアクテブ状態とし、モジュール毎にリセットを実現する様に構成する。

また、外部から入力されるリセット信号がアクテブ状態のときASIC内部のリセット制御回路を除く回路へクロック信号を供給する停止する様に構成する。

本発明によれば、同期リセット回路、特にそれにクロックゲーテイング(ゲーテッドクロック)技術を用いたASICで、予測不能な過剰な瞬時電流を流すことなく、かつ過剰な昇温や、異常なノイズがASICのパワーオンリセット時や、スタンバイ時に生じない複写機やプリンタに適したＡＳＩＣを提供することができる。

従来例を説明する図。 レジスタモジュールを説明するための図。 第1の実施の形態を説明するための図。 CPUのデータ書き込み時のタイムチャート例。 第1の実施の形態の回路を動作させるための手順。 細部のモジュール及び信号生成回路の図。 リセット回路を説明するためのタイミング例１。 実施の形態２を説明するための図。 リセット回路を説明するためのタイミング例２。 実施の形態３を説明するための図。 実施の形態３を説明するためのタイムチャート。 RST_CTLの回路例。 回路電流波形例１。 RST_CTLの回路例。 回路電流波形例２。 回路電流波形例３。

［実施例］
［実施の形態１］
図１に従来の集積回路のリセット方式を説明するためのブロック図を示す。又、図５にフローチャートを示す。

１がＣＰＵで、２がプリンタを駆動するためのＡＳＩＣであり、１のＣＰＵは９、１０、１１、２４の信号線で、ＣＰＵのアドレスバスＡＤの信号、データバスＤＢの信号、チップセレクトＣＳＸの信号、ライトイネーブル信号ＷＥＮの信号を、それぞれ、２のＡＳＩＣのＡｄｉｎ、ＤＢＩＮ、ＣＳＸ、ＷＥＮ端子に接続して制御信号を送出するように構成されている。

これらの信号で、ＣＰＵは２のＡＳＩＣの３のレジスタモジュール中の制御用レジスタにデータを書きこめるようになっている。

１のＣＰＵは、２２、２３、の端子間に２１の水晶振動子が接続され、２２の端子のクロック信号が、１の内部の表示していないバッファを通じて、３１のCLK端子に出力される。

また、リセット信号入力端子ＲＳＴＸ端子には、６のリセットＩＣのリセット信号出力端子が接続されている。

１のＣＰＵは電源がＯＮし、非表示の電源ラインを通じて１が動作可能な電源電圧までその電源電圧が上昇すると、まず２１の水晶振動子が動作開始する。このクロックはそのまま不図示のバッファを通じて、３１のＣＬＫ端子に出力され、３１にはＣＰＵに同期されたクロックが出力されるように動作する。

その後、１９のＲＳＴＸに接続されている信号線上のリセット信号がＬの期間で内部回路がリセットされ、その後リセット信号がＬからＨに遷移したのち、初めてCPUは１の内蔵プログラムを動作させ、ＣＰＵの内部ＲＡＭ、レジスタの初期設定を開始するように動作する。

次に２のＡＳＩＣに関して説明する。

２のＡＳＩＣは３、４、５、のレジスタモジュール、ステッピングモータ駆動回路、高圧制御回路から構成されている。４のステッピングモータ駆動回路は、３のレジスタモジュールと１２、１３の信号線で接続されており、その信号線を通じて、それを制御する３のレジスタモジュールのレジスタの値の設定を１のＣＰＵが変更することで、４のステッピングモータ駆動回路の回路の動作を制御できるように構成されている。

４のステッピングモータ駆動回路は、さらに１４、１５の信号出力端子に出力端子が接続されており、ＰＷＭ信号（パルス幅変調信号）をその端子を通じてステッピングモータのドライバ回路に送出する事が可能な構造と成っている。

５の高圧制御回路は、３のレジスタモジュールと２５、２６の信号線で接続されており、その信号線を通じて、それを制御する３のレジスタの値の設定を１のＣＰＵが変更することで、５の高圧制御回路の回路の動作を制御できるように構成されている。

５の高圧制御回路は、さらに１６、１７の信号出力端子に出力端子が接続されており、ＰＷＭ信号をその端子を通じて高圧電源回路に送出する事が可能な構造と成っている。

また、１のＣＰＵのＣＬＫ出力端子は、３のレジスタモジュール、４のステッピングモータ駆動回路、５の高圧制御回路のクロック入力端子に２０の信号線で接続されており、また、６のリセットＩＣの出力端子は、１９を通じて、１のＣＰＵ、３のレジスタモジュール、４のステッピングモータ駆動回路、５の高圧制御回路のＲＳＴＸ端子に接続されている。６のリセットＩＣのリセット制御端子１８は、他端がプルアップされている７のプルアップ抵抗の一端に接続され、同時に他端がプルダウンされている８の容量の一端に接続されている。

電源VDDがＯＮされると、６のリセットＩＣの非表示の電源端子から６に電圧が供給され立ち上がるとともに、７と８の抵抗とコンデンサで決まる時定数で８のコンデンサの電位が上昇するように動作する。（図５の５−１の手順）
８のコンデンサの電位上昇により、１８の制御端子の電圧が、６のリセットＩＣのスレッシュホールド電圧に達するまでは、６は１９の信号線にＬのリセット信号を出力し、１８の制御端子の電圧が、６のリセットＩＣのスレッシュホールド電圧に達すると、６は１９の信号線にＨの信号を送出するように動作する。このタイミングで、初めて、前述のように１の内蔵プログラムの動作がスタートし、ＣＰＵの内部ＲＡＭ、レジスタの初期設定を開始するように動作する。（図5の５−２の手順）
ＣＰＵの内部初期化後、ＣＰＵは９、１０、１１、２４の信号線を用いて、２のＡＳＩＣの３のレジスタモジュールの中のレジスタのイニシャライズを行う（図5の５−３の手順）。具体的には、デフォルトのプリント条件のための４、５の動作モードのレジスタ設定値をＣＰＵが設定する。

この後、ＣＰＵはその他のシステムの初期設定を終了後、図５の５−４手順のプリント要求信号のスタンバイ状態に入る。プリント要求信号が（図示していないプリンタ本体から）入ると、ＣＰＵは図5の５−５手順のスタートレジスタ設定モードに入る。

このモードでは、ＣＰＵは、プリント要求された紙の大きさ、プリント倍率等から必要なプリンタの設定パラメータ、例えばプリント速度、枚数、電時間等を算出し、それらを実現するためのモータパラメータや、高圧制御パラメータに変換して３のレジスタへ順次設定してゆく。

その設定後、（図5の５−６手順）ＣＰＵは、プリント開始レジスタをＯＮにする設定をする事で、４、５の回路を順次駆動する事が可能な構成となっている。

その後、ＣＰＵは、プリンタのプリント動作中には、３のレジスタの設定値を変更することなく動作し、必要であれば、複数のプリントのプリント間に必要な一部のパラメータの設定を変更することは可能である。

１のＣＰＵは、さらに内蔵のＡＤ変換器等を用いて動作状態を監視して、必要なプリントが終わったと判断した場合や、外部からのプリント停止要求に応じて（図５の５−７手順）、スタートレジスタをオフして、モータや、高圧電源の制御を停止する様に動作する。ここでは、簡単のため、４、５の２モジュールしか記述していないが、実際はこれらがそれぞれ複数高圧制御回路実装されている。（図５の５−８手順）
次に詳細に関して説明する。

まず同期リセット型同期レジスタを構成した個別レジスタの回路を図２（Ａ）に示す。

２−１がレジスタとして用いられるＤFF（Ｄタイプフリップフロップ、以降ＤFFと記す。）である。２−２がセレクタで、一方の入力端子は２−１のＱ出力端子に接続され、他方の入力端子は２−５の２入力ＮＯＲの出力端子に接続されている。２−２のセレクタの出力端子は２−１のＤFFのデータ入力端子Ｄに接続され、切り替え入力端子は、２−９のＯＲの出力端子に接続されている。

２−９のＯＲの一方の入力端子は２−３の２入力ＡＮＤゲートの出力端子に接続され、他方の入力端子は２−６のインバータの出力端子に接続されている。２−６のインバータの出力端子は同時に、２−５の２入力ＮＯＲの一方の入力端子に接続され、２−５の他方の入力端子は、２−３０のインバータの出力端子に接続され、２−３０のインバータの入力端子が２−１０のＤＢＩＮの入力端子に接続されている。

２−６のインバータの入力端子は、２−１１のＲＳＴＸの入力端子に接続されている。２−１のＤFFのクロック入力端子は２−１２のＣＬＫの入力端子に接続されている。２−３の２入力ＡＮＤゲートの一方の入力端子は、２−４のＣＳ端子に接続されている。他端は２−８のアドレスデコーダの出力端子ＡＤＳＥＬ＿Ｎに接続されている。２−８のアドレスデコーダのアドレス入力端子は、２−１３のＡｄｉｎのアドレスバスに接続されている。

つぎに、動作に関して説明する。

電源投入後、２−７（２−１のＤFF、２−２のセレクタ、２−５、２−９のゲートからなるレジスタの基本セル）、２−８のアドレスデコーダは、回路には図示していない電源回路より電圧が供給され動作可能状態へと移行する。２−１１のＲＳＴＸの入力端子には、その間６のリセットＩＣよりＬの信号が印加されているので、２−７のレジスタの基本セル、２−８のアドレスでコーダが動作可能な状態となると、２−６、２−５、２−９のゲートにより、２−２のセレクタのＤｉｎ２にＬの信号が入力され、それがそのまま２−１のＤFFのＤ入力端子に入力されるように動作し、２−１２のＣＬＫ入力端子にクロックが入力され、クロックが立ち上がったと回路が認識できた時点で２−１のＱ出力端子にＬが設定され、レジスタが同期リセットされる。その後、６のリセットＩＣの出力がＨになり、リセットが解除されたタイミングで２−１１のＲＳＴＸの入力端子がＨとなり２−６のインバータ出力がＬとなり、２−２のセレクタのｓｅｌ入力にＬが印加されることで、セレクタの入力が切り替わり、２−１の出力端子Ｑの信号が２−１のＤ入力端子に接続されるように回路が動作する。

この後、クロックがいくら入ってもこの条件のままだと、２−１のＱ出力＝２−１のＤ入力の値＝Ｌ と、ＤFFのＱ出力端子のリセット値が保持される。

このため、同期リセット型同期レジスタではクロック入力端子にクロックが常に印加されると、FFの内部で持つクロックバッファ回路で電力が消費されて、特にパワーｏｎリセット時には、プロセス条件や、電圧条件の違いでFFによって異なる動作開始タイミングを持ったり、逆に全てが同じクロックの立ち上がりタイミングで動作開始タイミングと成ったりする事で、予期できないタイミングで立ち上がりが非常に急峻な電流が流れたり、ノイズが発生したり電源が不安定と成ったりする問題がある。

次に、ゲーテッドクロックによる同期リセット型同期レジスタ回路の基本レジスタモジュールを上記同期FFと対比して説明する。

その詳細図を図２（Ｂ）に示す。図２（Ａ）との差異を説明し、同じ回路に関しては説明を省略する。図２（Ｂ）は、図２（Ａ）の回路から、２−２が削除され、２−１５のクロック制御回路が追加されている。

その結果、２−５のゲートの出力端子が直接２−１のＤ入力端子に接続され、２−９のゲートの出力端子が２−１５のｅｎ端子に接続されている。

また、図２（Ａ）のＣＬＫから２−１のＤFFのクロック端子への接続が切断され、そこに、２−１５が挿入されている。具体的には、２−１５のＣＬＫ＿ＩＮ端子に２−１１のＣＬＫ端子が接続され、２−１のＤFFのクロック入力端子に２−１５のＣＬＫ＿ＯＵＴ端子が接続されている。

また、２−１５の回路の詳細は、図６（Ａ）に示す。

６−１がローパスハイラッチ型ラッチ回路で、６−２が２入力ＡＮＤゲートである。６−２の出力端子が、２−１５のＣＬＫ＿ＯＵＴ端子に接続され、６−２の一方の入力端子が６−１のローパスハイラッチ回路のＱ出力端子に接続されている。６−１のローパスハイラッチ型ラッチ回路のＤ入力端子は、２−１５のｅｎ入力端子に接続されている。また、２−１５のＣＬＫ＿ＩＮ端子は６−１のローパスハイラッチ型ラッチ回路のＣＬＫ入力端子と６−２の２入力ＡＮＤゲートの他方の入力端子に接続されている。なお、１のCPUは簡単のために、３のレジスタに問題なく書き込み可能な、AD信号、DB信号、CSX信号、WEN信号を出力できるCPUとする。（図4に参考としてタイミング例を示す）この場合、CSの信号は、WEN信号とCSX信号をNORして出力した信号を与えればよい。(図6（Ｂ）参照)
（なおCPUの書き込みタイミングは、図2（Ａ）、図2（Ｂ）のどちらの回路でも同等である。）

次に動作について説明する。

まず、電源投入後、２−７のレジスタの基本セルの回路、２−８のアドレスデコーダ回路には図示していない電源回路より電圧が供給され動作可能状態へと移行する。２−１１のＲＳＴＸ入力端子には、その間６よりＬの信号が印加されているので、２−７、２−８が動作可能な状態となると、２−６、２−５、２−９、２−３０のゲートにより、２−１のFFのＤ入力端子に２−１１と２−１０の信号のＡＮＤされた信号が直接入力されるように動作し、２−１２のＣＬＫ入力端子にクロックが入力され、クロックが立ち上がった時点で２−１のＱ出力端子にＬが設定され、レジスタが同期リセットされる。（この場合、２−１５の回路には２−９を通じて、２−１１のＬレベルが、２−６、２−９を伝播しそのｅｎ端子にＨの信号が入力されるため、クロックがＬのときその信号は６−１のローパスハイラッチ回路をパスして、６−１のローパスハイラッチ回路のＱ出力端子に出力される。その６−１のローパスハイラッチ回路のＱ出力端子の信号はクロックがＬのとき６−２のゲートでゲートされるがそのつぎのクロックの立ち上がり動作で、Ｈが６−１のQ出力端子にラッチされ同時に６−２を通じて２−１２のクロックが２−１のFFのクロック端子に印加されるように２−１５が動作する。そのためこの条件では２−１２端子に加わるクロックが２−１のFFのクロック端子に印加されるように動作する。）
２−１１のＲＳＴＸ入力端子にＬの入力が持続されると、Ｈの信号が６−１のローパスハイラッチ回路のＤ入力端子に印加されつづけるので、それが６−１のローパスハイラッチ型ラッチ回路のQ出力端子にラッチされつづけるため、ひとたび、その条件でクロックが入った後は、６−２のゲートを通じて、２−１２のクロックが２−１、３−２、３−３のFFのクロック端子に継続的に印加するようになってしまう。

その後、６のリセットＩＣの出力がＨになり、リセットが解除されたタイミングで２−１１がＨとなり２−６の出力がＬとなり、その値が２−９を通じて（レジスタが非選択状態で２−４のCS端子がLのため）、２−１５のｅｎ端子にＬの信号として入力されるため、クロックがＬのときその信号は６−１のローパスハイラッチ型ラッチ回路は、そのＱ出力端子にLを出力し、それが６−２のゲートの一方の端子に出力される。

そのつぎのクロックの立ち上がり動作で、そのＬの値が６−１のローパスハイラッチ型ラッチ回路にラッチされるのと同時にＬの信号が６−２のゲートにあらかじめ印加されているので、６−２の出力端子は、Ｌのままとなり、この状態だと、６−１のローパスハイラッチ回路のラッチと６−２のゲートで２−１１のクロック入力端子に入力されるクロックが２−１のＤFFのクロック入力端子に加わらぬように回路が遮断され、２−１のDFFにクロックが入力されないので、イニシャルリセット状態が２−１のＤFFに維持されるように動作する。

通常の同期レジスタ回路のリセット動作及び、クロックドゲート制御によるレジスタ回路のリセット動作は上述のとおりであるが、例えば３〜５のモジュールが複数個のこのようなFF回路を含んで構成されているとすると、これらのブロックをリセットする場合、上記従来のリセット手法を用いると、次のような問題が生じてしまう。

１：パワーオンリセット時にすべての同期FFのクロック入力端子にクロックが印加され、リセット時の論理反転のタイミングがクロックの立ち上がりに集中するため、かつ、数多くのFFは互いに、プロセス条件、電圧条件で、FFによって動作開始タイミングが不確定のため場合によっては、予期せぬ電流集中が生じるおそれがある。

２：パワーオンリセット時クロックを印加しながらリセット信号をアクテブにする事で、その期間クロックゲーテイングされた同期リセット型同期FFは、FFへのクロック印加禁止動作を解除してしまうため、実動作条件より多い電流が持続して流れる可能性がある。

そのような、パワーオンリセット後の従来リセットシーケンスにおける電流電圧特性を、非同期リセット同期FF、同期リセット同期FF、クロックドゲート制御による同期リセット同期FFによるレジスタ回路３に流れる電流波形例を図1３に示す。

例えば、図１の３〜５を構成するFFが非同期リセット型同期FFの場合、電源電圧がASICの個別ゲートが動作開始できる電圧以上となり、動作保証電圧に達する電圧までにDFFがクロックにかかわらずイニシャライズされ、そのために余計に流れる電流は平均として非常に小さい電流ですむが、(図１３の電流（非同期リセット時）参照)
例えば、図１の３〜５を構成するFFが同期リセット型同期FFの場合、電源電圧がASICの個別ゲートが動作開始できる電圧以上となり、動作保証電圧に達する電圧ぐらいでDFFがクロックに同期してリセットされ、クロックの立ち上がり信号で重畳して流れる電流に重畳して、余計なイニシャル電流が流れる様に動作する。(図１３の電流 同期リセット時)参照)又、 例えば、図１の３〜５を構成するFFが一部クロックゲート制御同期リセット型同期FFの場合、電源電圧がASICの個別ゲートが動作開始できる電圧以上となり、動作保証電圧に達する電圧ぐらいでDFFがクロックに同期してリセットされ、クロックの立ち上がり信号で重畳して流れる電流に重畳して、余計なイニシャル電流が流れる様に動作するのは通常の同期リセットと同じであるが、リセットIC出力信号がLからHになると、本来クロックドゲートで流さないようにするFFに関しては電流が流れぬようになり、その他クロックドゲート制御されていない回路での電流のみが流れるようになる。クロックに同期した(図１３の電流クロックドゲート制御同期リセット時)

このことを解決するための実施の形態を次に示す。

図３に第１の実施の形態を説明するためのブロック図を示す。従来例に対して、２７のリセット制御回路がＡＳＩＣ内部に追加されている。それ以外は、同じ構造なので、追加、変更されたモジュール及び配線に関して、説明する。

なお、図３における４，５のモジュールも同期リセット型同期FF又は、ゲーテッドクロックによる同期リセット型同期レジスタ回路で構成されているものとする。（一部でも全部でもよい）
追加されたモジュールは、２７のＲＳＴ＿ＣＴＬというリセット制御回路のモジュールが、実施の形態１に対して挿入されており、１９から、３，４，５、への配線が削除されており、６のリセットICのリセット信号の出力端子が１９を通じて２７のＲＳＴＸ＿ＩＮの入力端子に接続され、２７のＲＳＴＸ＿ＯＵＴ１の出力端子が３−１のインバータの入力端子に接続され、３−１のインバータの出力端子が５のＲＳＴＸ端子入力端子に接続され、２７のＲＳＴＸ＿ＯＵＴ２の出力端子が３−２のインバータの入力端子に接続され、３−２のインバータの出力端子が４のＲＳＴＸ端子入力端子に接続され、２７のＲＳＴＸ＿ＯＵＴ３の出力端子が３−３のインバータの入力端子に接続され、３−３のインバータの出力端子が３のＲＳＴＸ端子入力端子に接続されている。

次に動作に関して説明する。又、１のCPUIのCLK出力端子からCLK信号がRST_CTLモジュールのCLK端子にも入力されるように、２０の信号線がそのCLK端子に接続されている。

次に動作に関して説明する。

図７にタイミングチャートを示すので、それを用いて説明する。

ＲＳＴＸには、電源ＯＮから１〜１００ｍｓｅｃ程度の間、Ｌの信号が出力され、ＣＰＵのクロック発振スタート後のＣＰＵ動作は従来どおりであり、説明を省略する。

ＲＳＴＸがＬからＨに立ち上がった後の最初のクロックの立下りでＲＳＴＸ＿ＯＵＴ３の出力端子は、Hレベルの出力が出力され、そのつぎのクロックの立下りまでの１クロック間Hが持続するように動作する。ＲＳＴＸ＿ＯＵＴ２はそこからさらに１クロック遅延してHパルスが１クロック分出力されるようになっており、ＲＳＴＸ＿ＯＵＴ１は、２クロック遅延してHパルスが１クロック分出力されるようになっている。そのほかのタイミングでは、これら３つの信号端子には、Lの信号が出力されている。

この様にリセット信号のタイミングが分割され、異なったタイミングでかつ、１クロックでリセット信号が各モジュール毎にかかるので、リセット時の消費電力を分散させ、瞬時電流を、平均化させ、削減する効果が生じる。

このようにＲＳＴＸ＿ＯＵＴ１、ＲＳＴＸ＿ＯＵＴ２、ＲＳＴＸ＿ＯＵＴ３に出力された信号がHのあいだのクロックの立ち上がりタイミングで、３、４、５の各モジュールが同期リセットされる。そして、そのつぎのＣＬＫ立ち上がりのタイミングでは、３、４、５の各モジュールは、全てイニシャライズされて動作可能な状態となっている。このように、ＲＳＴ＿ＣＴＬというモジュールが、ＲＳＴＸに、Ｌの信号が出力されている間、内部のモジュール３，４，５へのリセット信号をアクテブにしないので、３，４，５を構成しているFF回路はリセットされず、当然、クロックドゲーテイング回路で構成されているFF回路のリセット端子リセットが入らないので、パワーオンリセットICが、アクテブなリセット信号を送出しているときに、３，４，５のモジュール中を制御されないリセット電流が流れる事を防止できる。そして、３、４、５の各モジュールに１クロック分のリセット信号を送出し各モジュールがＣＬＫの１クロックでリセットするようにする事で、リセット時に消費する消費電力を最小限におさえることが可能となる。ただし、この場合、各モジュールを構成する同期FF回路は全て、リセット回路を持っている必要がある。逆にいえば、従来回路を小さくするためにリリセット回路を削除するようにした回路で構成すると、リセットのないFFから不定が伝播して、１クロックでモジュールがリセットできないことになる。

本実施形の場合、リセットICがリセットのアクテブ信号を出力しているとき、クロックがASICに入力されるが、クロックゲーテイングで制御されるFF全てに、同時にクロックがかかる状態にはならないので、（モジュール３を構成する２−７のモジュールは、イニシャル状態でAdinデータが一意的に定まるので）、モジュール３を構成する２−７のモジュール中のクロックゲーテイングで制御された同期リセット型同期FFの全てがリセットされた状態のようにクロックがかかりっぱなしにはならないので、確実に、従来のリセット手法より、リセットICがアクテブなリセット信号を出力しているときでも、消費電力を低下させる事が可能となる。

次に、図３のリセット制御回路の詳細に関して説明する。

図１４（Ａ）にＲＳＴ＿ＣＴＬの内部回路例を示す。

１４−１〜１４−８がＤFFで、１４−１２〜１４−１５がゲート回路である。
１４−１，１４−６，１４−７，１４−８は、非同期リセット型同期FFであり、１４−２，１４−３，１４−４はリセットなし同期FFで構成されている。１４−６，１４−７，１４−８のリセット端子は、RSTX_IN入力端子に接続され、その信号がLのときリセットされる構造となっている。１４−１は、そのリセット端子がHのときリセットされる構造となっている。

１４−１のＤ入力端子がVDDにプルアップされており、そのＤFFのリセット端子には、ｒｓｔｘ＿INの信号が、１４−１５のインバータで反転され入力されている。

１４−１〜１４−８のＤFFのクロック入力端子は、すべてCLK入力端子に接続されている。１４−１〜１４−４のＤFFは、そのCLKに入力されるクロックの立ち上がりでそれぞれのD入力端子の信号をQ出力にラッチし、１４−６〜１４−８は、そのCLKに入力されるクロックの立ち下がりでそれぞれのD入力端子の信号をQ出力にラッチするように動作する。

１４−１のQ出力端子が、１４−２のＤFFのD入力端子に接続され、１４−２のＤFFのQ出力端子が、１４−３のＤFFのD入力端子に接続され、１４−３のＤFFのQ出力端子が、１４−４のＤFFのD入力端子に接続されている。１４−６のＤFFのD入力端子は、１４−１２のゲート回路の出力端子に接続され、１４−７のＤFFのD入力端子は、１４−１３のゲート回路の出力端子に接続され、１４−８のＤFFのD入力端子は、１４−１４のゲート回路の出力端子に接続されている。

１４−１２のゲート回路の一端の入力端子は１４−１のＤFFのQ出力端子に接続され、１４−１２のゲート回路の他方の一端の入力端子は１４−２のＤFFのQ出力端子に接続されている。

１４−１３のゲート回路の一端の入力端子は１４−３のＤFFのQ出力端子に接続され、１４−１３のゲート回路の他方の一端の入力端子は１４−２のＤFFのQ出力端子に接続されている。

１４−１４のゲート回路の一端の入力端子は１４−３のＤFFのQ出力端子に接続され、１４−１４のゲート回路の他方の一端の入力端子は１４−４のＤFFのQ出力端子に接続されている。

なお、１４−１２のゲートの論理は、（１４−２のDFFのQ出力の反転信号）AND（１４−１のDFFのQ出力の信号）で、なお、１４−１３のゲートの論理は、（１４−３のDFFのQ出力の反転信号）AND（１４−２のDFFのQ出力の信号）で、なお、１４−１４のゲートの論理は、（１４−４のDFFのQ出力の反転信号）AND（１４−３のDFFのQ出力の信号）である。

つぎに動作について、説明する。

パワーオンリセット時、RST_IN端子にL信号が印加すると、その信号が、直接１４−６，１４−７，１４−８のDFFの非同期リセット端子に即座に加わる。

これらのDFFはリセット優先DFFであり、リセット信号がアクテブになり、回路に動作可能な電圧が印加されると、即座にそれぞれのQ出力端子をLにリセットするように動作する。

また１４−１の非同期リセット端子にも１４−５のバッファを通じてHの１４−１のリセット信号が印加され１４−１のQ出力端子がLにリセットされる。

RST_IN端子にL信号が印加されながら、CLKにクロックが印加されると、（通常最低10MHZ程度の周波数）DFFが動作できる電圧になると１４−１のQ出力端子のL信号が、順次、１４−２，１４−３、１４−４のDFFのQ出力端子にシフトされ１４−２〜４のDFFが初期化される。

これらの動作が、RST_IN端子にL信号が印加されている時間に実行され、RST_IN端子にH信号が印加されると、１４−１，１４−６，１４−７，１４−８のDFFのリセット状態が解除され、動作可能となる。

その結果、１４−１のD入力端子のH信号が、クロックの立ち上がり毎に１４，２，１４−３，１４−４のDFFのQ出力端子にシフトされる。

これらの１４−１，１４−２，１４−３，１４−４のDFFのQ出力端子の値を、
それぞれ１４−１２、１４−１３，１４−１４のゲートでデコードして、それぞれ１４−６，１４，７，１４−８のFFがCLKの立下りでラッチする事で、図７の信号を生成できる様になっている。

このような制御時に、簡単のためにモジュール３が全て同期リセット制御同期FF又は、クロックドゲート制御同期リセット制御同期FFのときにモジュール３に流れる電流例を図１５に示す。モジュール３が全て同期リセット制御同期FFのときは、リセット信号がLのときは、クロックの立ち上がり、立下りに同期した電流が流れる。リセット信号がHとなり、RSTX_OUT3がHになったときのみ、DFFがイニシャル化し、イニシャル化電流が余計に流れる。同様に、クロックドゲート制御同期リセット制御同期FFのときには、リセット信号がLのときは、電流は理想的には、流れない。リセット信号がHとなり、RSTX_OUT3がHになったときのみ、DFFがイニシャル化し、クロックの立ち上がり時、イニシャル化電流とクロックがFFに加わる時の電流が重畳され流れる。

RSTX_OUT3がHになったそのタイミングのクロックの立ち下がり時クロックがFFに加わる時の電流のみが流れる。それ以降動作がスタートするまでは、電流が流れなくなる。

［実施の形態２］
図８に第2の実施の形態を示す図を示す。

この図は、実施の形態１の回路、図3に対して、１０−１〜１０−４の３ステートバッファが追加され、さらに２７にＯＵＴ＿ＣＮＴ端子が追加され、１０−２７に変更になっているだけで、他の回路は同じである。

変更されている部分に関して、説明する。

１０−１〜１０−４の３ステートバッファは、実施の形態１の図3では、非表示で存在していた出力バッファを３ステートバッファに置き換えたもので、１０−１が１４のＯＵＴＳ１を出力端子とする３ステートの出力バッファ、１０−２が１５のＯＵＴＳ２を出力端子とする３ステートの出力バッファ、１０−３が１６のＯＵＴＶ１を出力端子とする３ステートの出力バッファ、１０−４が１７のＯＵＴＶ２を出力端子とする３ステートの出力バッファであり、そのコントロール端子が、すべて１０−５の信号線を通じて１０−２７のＯＵＴ＿ＣＮＴ端子に接続されている。

次に動作に関して説明する。図９に動作の説明に必要なリセット系のタイムチャートを示す。実施の形態１の動作のタイムチャート図７に対してＯＵＴ＿ＣＮＴの信号の追加が変更部分である。それ以外の信号は図７と同じで、その信号で駆動される図１０の回路図も同じ動作をするので、同じ動作部分の説明は省略し、異なっている部分に関して説明する。

１０−１〜１０−４の３ステートバッファはその制御端子がＬのときは、出力がＨインピーダンスになるように動作し、Ｈのときは、それぞれの３ステートバッファの入力に加わる論理を出力するように動作する。

図９によれば、電源ＯＮ後ＲＳＴＸ＿ＩＮの入力がＬ（すなわちＲＳＴＸがＬのアクテブ期間で、これは通常1msから100ms程度であるが、必要であれば1secぐらいに伸ばす事も可能である）の期間、ＯＵＴ＿ＣＮＴの出力信号はＬ信号が出力され、１０−１〜１０−４の３ステートバッファの出力がＨインピーダンス状態となる。

次に、ＲＳＴＸ＿ＩＮの入力がＨに変化後、まずＲＳＴＸ＿ＯＵＴ３の信号が１クロックの期間Hに変化し、次にＲＳＴＸ＿ＯＵＴ２の信号が１クロックの期間Hに変化し、さらにＲＳＴＸ＿ＯＵＴ３の信号が１クロックの期間Hに変化し立ち上がり、３，４，５の各モジュールがイニシャライズされるタイミングまで、OUT_CNTの出力信号はＬが持続するように信号が出力される。

そして、その後、ＲＳＴＸ＿ＯＵＴ１のリセット信号がHからLに立ち下がったつぎのクロックのたちあがりタイミングで、１０−２７のＯＵＴ＿ＣＮＴ信号がＬからＨに立ち上がることで、１０−１〜１０−４の３ステートバッファの出力がＨインピーダンス状態から、通常のバッファ動作可能な状態に変化する。このように、各モジュールのリセット実行期間中、ASICの出力端子、又は双方向端子をＨインピダンスとし、それを持続する事で、イニシャル時に複写機のシステムをフェ−ルセーフな論理状態に設定可能となる。即ちASICの出力端子（3ステート制御可能な）、又は双方向端子にプルダウン抵抗、プルアップ抵抗をその出力端子に付加することで、リセット時のシステムの不安定状態を避ける事が可能となる。

つぎに、１０−２７の詳細回路ついて説明する。図１４（Ｂ）にその１０−２７のＲＳＴ＿ＣＴＬブロックの内部回路例を示す。

これは、第1の実施の形態の２７の詳細回路 図１４（Ａ）とほぼ同等の回路なので、同じ部分に関しては説明を省略し、異なる部分に関して説明する。

図１４（Ｂ）は、図１４（Ａ）に対して、１４−１６が付け加わり、そのQ出力端子の信号が、OUT_CNT信号として出力されるように変更されているので、その部分に関して説明する。

１４−１６は、非同期リセット型同期DFFであり、そのクロック端子にCLK入力端子からの接続線が接続され、Q出力端子が、OUT_CNT 出力端子に接続されている。

D入力端子は、１４−４のDFFのQ出力端子に接続されリセット端子は、RST_IN入力端子に接続されている。なお、１４−１６のDFFは、そのリセット端子にLの信号が印加されたときリセットする構造と成っている。

つぎに動作に関して説明する。

動作もほぼ第1の実施の形態の２７の詳細回路 図１４（Ａ）の動作と同じなので、異なる部分に関して説明する。

パワーON後、Lのリセット信号がRST_INに印加されているときは、１４−１６は、１４−６〜８のDFFと同等に、そのQ出力がLに初期化され、OUT_CNTにもL信号が出力される。

RST_IN信号がHになり、CLKの立ち上がり毎に順次、H信号が１４−１のDFFのQ出力端子、１４−２のDFFのQ出力端子、１４−３のDFFのQ出力端子、１４−４のDFFのQ出力端子、１４−１６のDFFのQ出力端子にシフトされる事で、図９のOUT_CNT信号が図１４（Ｂ）の回路で生成される。

［実施の形態３］
図１０に第３の実施の形態を示す図を示す。

実施の形態２の図８の１０−２７のモジュールが、図1０で１０−２７７のモジュールに変更されている。

他のブロックとの接続が変わっているので、変更点に関して説明する。

実施の形態２に対して、図10の１０−２７７のモジュールは、クロック制御回路を有しており、２０のCLKからの信号ラインをCLKINに入力し、そのクロックを制御して出力するCLK1,CLK2,CLK3を１０−２７７は具備し、 実施の形態２では、２０のCLKラインに直接接続されていた３，４，５のモジュールのCLK端子がそれぞれ、１０−２７７のCLK3,CLK2,CLK1の出力端子に接続されている。

また、１０−２７７のモジュールは、レジスタ書き込み制御回路を有しており、１のCPUの９，１０，１１，２４の信号ラインをそれぞれ、ADI,DBI,CSX,WENの入力端子に入力し、制御結果を、それぞれADO,DBO,CSXO,WENOの出力端子に出力できるように構成され、実施の形態２では、それぞれ９，１０，１１，２４の信号線に接続されていた３のモジュールのAdin,DBIN,CSX,WENの入力端子がそれぞれADO,DBO,CSXO、WENOに接続されているように構成されている。つぎに、この回路を使った場合の動作について、実施の形態２と異なった部分に関して説明する。

一番の変更点は、２０の信号線から入力されるクロック信号が、１０−２２７中で制御されて、５のモジュールには、CLK1から制御されたクロック信号がそのCLK入力端子に供給され、４のモジュールには、CLK２から制御されたクロック信号がそのCLK入力端子に供給され、３のモジュールには、CLK３から制御されたクロック信号がそのCLK入力端子に供給されるようになっている。又、１０−２２７は、実施の形態２と同じCPUの信号AD、DB,CSX,WENを、１のCPUから一度DFFに受けてから３のモジュールのそれぞれAdin、DBIN,CSX,WEN端子に出力するように動作し、３のモジュールにデータをかきこめるような信号を３に送出する。同時に、１０−２２７内に内蔵する複数のレジスタにもデータを書き込めるように１０−２２７は制御する。

パワーON後、Lのリセット信号がRST_INに印加されているときは、１０−２２７はCLK1,CLK2,CLK3、RSTX1,RSTX2,RSTX3、OUT_CNTの出力端子にLの信号を出力する。リセット信号のLからHの遷移がRST_INに伝達されるタイミングで、CPUは、その内蔵ソフトがスタートし、まずCLK３にクロックがスタートするように10-227中のCLK３のクロック制御レジスタにスタート信号を書き込む。

CLK３にクロックが送出後、CPUは、RSTX_OUT3の信号がHに遷移するように10-227中のRSTX_OUT3の信号制御レジスタにH信号を書き込む。

その後RSTX_OUT3の信号をLにするには、1クロックで自動的にハードで信号が制御されるようにしてもよいし、上記RSTX_OUT3の信号制御レジスタにさらにCPUがL信号を書き込むことでも実現できる。

次にCPUは、CLK２にクロックがスタートするように10-227中のCLK２のクロック制御レジスタにスタート信号を書き込む。

CLK２にクロックが送出後、CPUは、RSTX_OUT２の信号がHに遷移するように10-227中のRSTX_OUT２の信号制御レジスタにH信号を書き込む。

その後RSTX_OUT２の信号をLにするには、1クロックで自動的にハードで信号が制御されるようにしてもよいし、上記RSTX_OU２の信号制御レジスタにさらにCPUがL信号を書き込むことでも実現できる。

次にCPUは、CLK１にクロックがスタートするように10-227中のCLK１のクロック制御レジスタにスタート信号を書き込む。

CLK１にクロックが送出後、CPUは、RSTX_OUT１の信号がHに遷移するように10-227中のRSTX_OUT１の信号制御レジスタにH信号を書き込む。

その後RSTX_OUT１の信号をLにするには、1クロックで自動的にハードで信号が制御されるようにしてもよいし、上記RSTX_OU１の信号制御レジスタにさらにCPUがL信号を書き込むことでも実現できる。

そのようにCPUで制御する事で、図11のような信号がモジュール３，４，５に加わり、それらのモジュールがイニシャライズされる。

図１１（Ａ）が、1ショットのリセット信号がRSTX_OUT１、RSTX_OUT２、RSTX_OUT３に送出される場合のタイムチャートで、図１１（Ｂ）がレジスタで、RSTX_OUT１、RSTX_OUT２、RSTX_OUT３のリセット信号の立ち上がり、立下りとも制御する場合のタイムチャートである。

RSTX_OUT１、RSTX_OUT２、RSTX_OUT３が、一度Hになり、次にLとなり、各モジュールがイニシャライズされた後、（基本としては、３のモジュールが最初にイニシャライズする事で、他のモジュールも４，５のモジュールも確実にイニシャライズすることが可能となる。）１のCPUは、OUT_CNT端子の信号がLからHになるように10-227中のOUT_CNTの信号制御レジスタにH信号を書き込むことで、システム制御を開始する事ができるようになる。

このように、図10の回路が動作する事で６のリセットICのリセット信号がLのときには、２のASICの３，４，５のモジュールのクロック端子に加わるクロックがとまっているため、２のASICの消費電力は、１０−２２７のモジュール内で消費する電力程度に納まる。

そのため、パワーオンリセット時の不確定な電流がリセットICのリセット信号がLのときに流れなくできるような効果がある。同時に、２のASICの消費電力を、６のリセットICのリセット信号がLのときには、１０−２２７のモジュール内で消費する電力程度という最小限の電力に抑える事が、可能となる。

［実施の形態４］
次に、図１２に１０−２２７のモジュール内の回路図の一例を示す。

この例は、RST_OUT1〜３のリセット信号を1ショット信号ではなく、レベル信号として出力する例を示す。1ショット信号を出すためには、この例のRST_OUT1〜３のリセット信号をCLKINのクロックでデジタル微分して出力すれば容易に構成できる。

ADIの入力端子は、１０２−１０のラッチのデータ入力端子に接続され、そのQ出力端子がADOに接続されている。同時に２−８のデコーダの入力端子に接続されている。

DBIの入力端子は、１０２−１１のラッチのデータ入力端子に接続され、そのQ出力端子がDBOに接続されている。同時に２−１０のデータバスに接続されている。

CSXIとWENIの入力端子は、１０２−１２の2入力NORの入力端子にそれぞれ接続され、１０２−１２の出力端子は１０２−１３のDFFのD入力端子に接続されている。１０２−１３のQ出力端子は１０−２２７に内蔵しているレジスタ回路のCS入力端子に接続されている。また、１０２−１３のQバー出力端子はWENOとCSXOの出力端子に接続されている。

１０−２２７に内蔵しているレジスタ回路は、全部で７ビット分あり、２−７のレジスタ1個とそれを同じアドレスで３ビット分に拡張した３ビットレジスタ１０２−１、１０３−１で構成されている。１０２−１，１０３−１の3ビットレジスタは、バスが3ビット分に拡張され２−１に対応するレジスタが、１０２−２，１０２−３と2ビットそれぞれ追加されており、入力側のD入力端子にも、３−４，３−５のゲート及び２−３３，２−３２，１０３−３３，１０３−３２のインバータを用いて拡張した物であり、基本動作は図2（Ｂ）のレジスタと同等に動作するので、ここでは詳細の説明を省略する。

これらのレジスタは、２−８のデコーダから２−２のレジスタ回路の２−３のゲートに相当する入力端子にそれぞれ、１０２−１のレジスタ群には、ADSEL_Nのアドレス出力端子が接続され、１０３−１のレジスタ群には、ADSEL_１のアドレス出力端子が接続され、同様に２−７のレジスタにはADSEL_0のアドレス出力端子が接続されており、それぞれ異なったアドレスでCPUがレジスタにデータを書き込める形式になっている。（N>2）又、１０２−１の各レジスタは、そのQ出力端子の信号を一度DFFでラッチできるように、１０２−１４〜１０２−１６のDFFのラッチのD入力端子に接続され、それぞれのDFFのQ出力端子がRST＿OUT3、RST_OUT2,RST_OUT1に接続されている。

２−７のレジスタも、そのQ出力端子の信号を一度DFFでラッチできるように、１０２−２０のDFFのラッチのD入力端子に接続され、そのDFFのQ出力端子がOUT_CNTに接続されている。

又、１０３−１の各レジスタは、そのQ出力端子の信号が一端がCLKに接続された2入力端子のANDゲート102-17,102-18,102-19の他端の入力端子にそれぞれ接続され、それらのゲートの出力端子がそれぞれ、CLK3,CLK2,CLK1の出力端子に接続されている。

同時に、１０２−１０，１０２−１１のラッチ、１０２−１３のDFF、102-14〜１６のDFF、１０２−２０のDFFのクロック入力端子は全て、CLKINのクロックが接続され、リセット端子は、それぞれ負論理でリセットされる非同期リセット型同期クロック型DFFで構成されており、すべてRSTX_IN端子に接続されている。

つぎに動作に関して説明する。

パワーON後、Lのリセット信号がRST_INに印加されていると、 １０２−１０，１０２−１１のラッチ、１０２−１３のDFF、102-14〜１６のDFF、１０２−２０のDFFのリセット端子は、それぞれ負論理でリセットされる非同期リセット型同期クロック型DFFで構成されており、その出力はすべてLに リセットされるので、１０−２２７はCLK1,CLK2,CLK3、RSTX1,RSTX2,RSTX3、OUT_CNTの出力端子にLの信号を出力する。

リセット信号がLからHの遷移がRST_INに伝達されるタイミングで、CPUは、その内蔵ソフトがスタートし、まずCLK３にクロックがスタートするように10-227中のCLK３のクロック制御レジスタ１０３−１の１０２−３のレジスタにスタート信号Hを書き込む。その結果、１０２−１７のゲートが解除し、CLK3出力端子にCLKINのクロック信号が出力される。

CLK３にクロックが送出後、CPUは、RSTX_OUT3の信号がHに遷移するように10-227中の１０２−１の１０２−３のRSTX_OUT3の信号制御レジスタにH信号を書き込む。

書き込んだ次のclkの立ち上がりでRSTX_OUT3の信号がHとなる。

その後RSTX_OUT3の信号をLにするには上記、RSTX_OUT3の信号制御レジスタにL信号を書き込むことで実現できる。10-227中の１０２−１の１０２−３のRSTX_OUT3の信号制御レジスタにL信号を書き込み、書き込んだ次のclkの立ち上がりでRSTX_OUT3の信号がLとなる。

次にCPUは、CLK２にクロックがスタートするように10-227中のCLK２のクロック制御レジスタ１０３−１の１０２−２のレジスタにスタート信号Hを書き込む。その結果、１０２−１８のゲートが解除し、CLK２出力端子にCLKINのクロック信号が出力される。

CLK２にクロックが送出後、CPUは、RSTX_OUT２の信号がHに遷移するように10-227中の１０２−１の１０２−２のRSTX_OUT２の信号制御レジスタにH信号を書き込む。

書き込んだ次のclkの立ち上がりでRSTX_OUT２の信号がHとなる。

その後RSTX_OUT２の信号をLにするには上記、RSTX_OUT２の信号制御レジスタにCPUがL信号を書き込むことで実現できる。10-227中の１０２−１の１０２−２のRSTX_OUT２の信号制御レジスタにL信号を書き込むと、書き込んだ次のclkの立ち上がりでRSTX_OUT２の信号がLとなる。

次にCPUは、CLK１にクロックがスタートするように10-227中のCLK１のクロック制御レジスタ１０３−１の２−１のレジスタにスタート信号Hを書き込む。その結果、１０２−１９のゲートが解除し、CLK１出力端子にCLKINのクロック信号が出力される。

CLK１にクロックが送出後、CPUは、RSTX_OUT１の信号がHに遷移するように10-227中の１０２−１の２−１のRSTX_OUT１の信号制御レジスタにH信号を書き込む。

書き込んだ次のclkの立ち上がりでRSTX_OUT１の信号がHとなる。

その後RSTX_OUT１の信号をLにするには上記、RSTX_OUT１の信号制御レジスタにCPUがL信号を書き込むことで実現できる。10-227中の１０２−１の２−１のRSTX_OUT１の信号制御レジスタにL信号を書き込むと、書き込んだ次のclkの立ち上がりでRSTX_OUT１の信号がLとなる。

その後OUT_CNTの信号をHにするには、 CPUがRSTX_OU１の信号制御レジスタ２−７の２−１にH信号を書き込むことでシステムの動作を実現できる。

なお、１０２−１０、１０２−１１、１０２−１３のラッチやレジスタをリセットすることで、Adin、DBIN、CSXを確定させる事が出来、例えば３のレジスタジュール内のアドレスにこの初期化Adinの値以外のアドレスを割り振っておけば３のモジュールのパワーオンリセットが、より確実に低消費電力で実行できる。

このような制御時に、簡単のためにモジュール３が全て同期リセット制御同期FF又は、クロックドゲート制御同期リセット制御同期FFのときにモジュール３に流れる電流例を図16に示す。但し、図15の例と対比可能なように、RSTX_OUT3のリセット信号は図15と同じタイミングの1ショットパルスとした例で示す。

モジュール３が全て同期リセット制御同期FFのときは、リセット信号がLのときは、クロックが加わらないので電流は理想的には流れない。リセット信号がHとなり、モジュール３にクロックが加わるようになると、クロックの立ち上がり、立下りに同期したFFのバッファに流れる貫通電流が流れる。なお、RSTX_OUT3がHになった後の最初のクロックの立ち上がりのときに、DFFがイニシャル化し、イニシャル化電流が余計に流れ、イニシャル化電流とクロックがFFに加わる時の通常流れる貫通電流とが重畳され流れる。同様に、クロックドゲート制御同期リセット制御同期FFのときにもリセット信号がLのときは、電流は理想的には流れない。リセット信号がHとなり、RSTX_OUT3がHになった後の最初のクロックの立ち上がりのときのみ、DFFがイニシャル化し、クロックの立ち上がり時、イニシャル化電流とクロックがFFに加わる時の貫通電流が重畳され流れる。RSTX_OUT3がHの間は、クロックの立ち上がり、立ち下がり信号に同期してFFのバッファに流れる貫通電流が流れるが、 RSTX_OUT3がLになった時点で電流は流れなくなる。そしてそれ以降動作がスタートするまで電流が流れなくなる。

［実施の形態５］
次に、図3、図10を用いて第５の実施の形態を説明する。

図３、図10のリセットICはそれぞれ、外部信号によるリセット端子R2を有しており、その信号をLに制御すると、そのリセット出力にリセット信号Lを送出するように動作する。

図３の場合には、１のCPUのワッチドッグタイマの割り込み信号出力端子STBからリセットIC のR2の入力端子が接続されているので、CPUが暴走し、ワッチドッグがそれを抽出した時点で、ワッチドッグ割り込み信号として、R2にリセット信号を送出するように動作する。

同様に、図10では、図示していない、外部システムのスタンバイ制御信号端子に接続され、この信号がLに制御されることで、この１，２の回路をスタンバイ状態に数秒から数時間に渡り制御できるようになっている。

このような制御状態でも、パワーオンリセット時でも、本特許のような制御を実現する事で、予期せぬノイズや、不要な電力消費を抑える事が可能となる。

複写機に用いるASICに利用できる事は勿論、省電力用のASICに応用可能である。

１ ＣＰＵ
２ プリンタを駆動するためのＡＳＩＣ

Claims (9)

1. 少なくとも同期リセットFF（フリップフロップ）回路で構成された回路を含むASICにおいて、
   ASICの外部から外部リセット信号が入力できるリセット端子を具備し、
   そのリセット端子には、少なくともパワーオン時にリセットICによるパワーオンリセット信号が入力され、その外部リセット信号がアクテブ状態から非アクテブ状態に遷移するタイミングを基準として、ASIC内部の回路（リセット制御回路を除く）を初期化するためのリセット信号を生成するリセット制御回路を有する事を特徴としたASIC。
2. 請求項１のASICは、リセット信号がアクテブから非アクテブ状態に変化するタイミングを基準とし、モジュール別に時分割に、ASIC内部の回路（リセット制御回路を除く）をリセットする信号をアクテブ状態とし、モジュール別にリセットを実現するリセット制御回路を具備する事を特徴としたASIC。
3. 請求項１のASICは、ASIC外部から入力されるリセット信号がアクテブ状態のときASIC内部のリセット制御回路を除く全ての回路へクロック信号を供給する停止し、外部リセット信号がアクテブから非アクテブ状態に変化するタイミングを基準とし、クロックをASIC内部の回路（リセット制御回路を除く）に供給する事を特徴とした請求項１、２のASIC。
4. リセット端子には、電源ON以外に、ASICの動作を初期化又はスタンバイするための信号が印加されることを特徴とした請求項１、２、３のASIC。
5. 請求項３のASICは、ASIC外部から入力されるリセット信号がアクテブから非アクテブ状態に変化するタイミングを基準とし、クロックをASIC内部の回路（リセット制御回路を除く）にモジュール別に互いに異なったタイミングでクロックを供給し、モジュール毎にリセットを実現する事を特徴とする請求項３、４のASIC。
6. 請求項１、２、３、４、５のASICは、ASIC外部から入力されるリセット信号がアクテブ状態のとき当該ASICが具備する出力、または入出力端子を全てHインピーダンス状態に設定し、モジュールのリセット実現後、当該ASICが具備する出力、または入出力端子のHインピーダンス状態を解除してASICを動作に供するようにする事が可能である事を特徴としたASIC。
7. 請求項１の同期リセットFF回路は、初期化するときにFFのクロック端子にクロックが伝播されるように構成されたゲーテッドクロック方式でクロック制御される同期リセットFF回路を含むことことを特徴とする特許請求範囲1〜６のASIC。
8. 請求項７のゲーテッドクロックでクロック制御される同期リセットFF回路は少なくとも、その同期制御における基本クロックの２クロックに一回以下の割合でトグル動作で制御を実現するフリップフロップ（以下FFと記す）回路を有する制御回路を含み、そのFF回路がトグル動作可能とするタイミングのクロック直前までに当該クロックが当該FF回路に伝播可能にする様に動作し、当該FF回路が動作しないタイミングには、当該クロックが当該FF回路に伝播不能にする様にダイナミックに動作するクロック制御回路で構成されていて、初期化するときに当該FFのクロック端子にクロックが伝播されるように構成されていることを特徴とした請求項７のASIC。
9. 前記ASICを構成する回路は、各モジュールをそれぞれ1クロックで初期化できることを特徴とした請求項１〜８のASIC。

Images