JP2011004227A - 光信号受信装置 - Google Patents
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Abstract
【課題】フレーム同期確立を確実に行い、また同期確立に至るまでの時間を短縮する。
【解決手段】各論理演算回路（３６ａ〜ｐ）に簡易的な同期検出回路（３７ａ〜ｐ）を具備し、同期検出を並列的に行う手法を採る。セレクタ制御部（３９）は、並列化された簡易同期検出回路（３７ａ〜ｐ）の状態を監視し、同期確立を検出した適正な論理演算回路（３６ａ〜ｐ）からの出力を、後段のフレーム同期・終端回路等に供給する。また全同期検出回路（３７ａ〜ｐ）での同期確立が検出されない場合に、同期判定条件を緩和する機能を設け、伝送路中の負荷に応じて適正な論理演算回路（３６ａ〜ｐ）からの出力を選択できるようにする。
【選択図】図７
【解決手段】各論理演算回路（３６ａ〜ｐ）に簡易的な同期検出回路（３７ａ〜ｐ）を具備し、同期検出を並列的に行う手法を採る。セレクタ制御部（３９）は、並列化された簡易同期検出回路（３７ａ〜ｐ）の状態を監視し、同期確立を検出した適正な論理演算回路（３６ａ〜ｐ）からの出力を、後段のフレーム同期・終端回路等に供給する。また全同期検出回路（３７ａ〜ｐ）での同期確立が検出されない場合に、同期判定条件を緩和する機能を設け、伝送路中の負荷に応じて適正な論理演算回路（３６ａ〜ｐ）からの出力を選択できるようにする。
【選択図】図７
Description
本発明は、光信号受信装置に係り、特に、短時間で適正な電気信号配列に復号することができる、光の位相を多値に変調する多値位相変調方式の光信号受信装置に関する。
近年、アクセス網は急速に光化が進行し、こうした大容量アクセス網を用いた種々の情報通信サービスも増加の一途を辿っている。このようなハード・ソフト両面での大容量データ通信への需要の増加により、光ファイバ通信のビットレート向上の要求が高まっている。
しかしながら、光ファイバ通信のビットレートの向上においては様々な課題が浮上している。まず、光ファイバ通信のビットレートの向上に伴い、送受信器における電気デバイス及び光デバイスの動作速度を追従して向上する必要がある。現在、光ファイバ通信の主流であるＩＭ−ＤＤ方式（Ｉｎｔｅｎｓｉｔｙ Ｍｏｄｕｌａｔｉｏｎ−Ｄｉｒｅｃｔ Ｄｅｔｅｃｔｉｏｎ：強度変調−直接検波）は、送信器において電気信号の‘０’‘１’をそのまま光のＯＦＦ、ＯＮに置き換え、受信器において再び電気信号の‘０’‘１’を再生する手法である。従って、現在主流の１０Ｇビット毎秒の信号を、例えば４０Ｇビット毎秒等の高速伝送に向上しようとした場合には、レーザやフォトダイオード等の光デバイス、あるいは、これらを駆動する電気アンプや識別器等の電気デバイスの動作速度を４倍にする必要がある。４０Ｇビット毎秒で動作する電気・光デバイスは技術的な課題に加え、その材料や製造コストも大きな課題である。
しかしながら、光ファイバ通信のビットレートの向上においては様々な課題が浮上している。まず、光ファイバ通信のビットレートの向上に伴い、送受信器における電気デバイス及び光デバイスの動作速度を追従して向上する必要がある。現在、光ファイバ通信の主流であるＩＭ−ＤＤ方式（Ｉｎｔｅｎｓｉｔｙ Ｍｏｄｕｌａｔｉｏｎ−Ｄｉｒｅｃｔ Ｄｅｔｅｃｔｉｏｎ：強度変調−直接検波）は、送信器において電気信号の‘０’‘１’をそのまま光のＯＦＦ、ＯＮに置き換え、受信器において再び電気信号の‘０’‘１’を再生する手法である。従って、現在主流の１０Ｇビット毎秒の信号を、例えば４０Ｇビット毎秒等の高速伝送に向上しようとした場合には、レーザやフォトダイオード等の光デバイス、あるいは、これらを駆動する電気アンプや識別器等の電気デバイスの動作速度を４倍にする必要がある。４０Ｇビット毎秒で動作する電気・光デバイスは技術的な課題に加え、その材料や製造コストも大きな課題である。
また、光ファイバ通信のビットレートの向上に伴い、光ファイバ中の波長分散・偏波分散特性によって、光波形は劣化し、伝送速度や伝送距離が制限されてしまう。波長分散限界の伝送距離は伝送帯域の２乗に反比例し、例えば１０Ｇビット毎秒の信号を４０Ｇ化しようとすると、距離は１６分の１に縮小されてしまう。一方、偏波分散限界での伝送距離は伝送帯域に反比例し、同様に１０Ｇビット毎秒の信号を４０Ｇ化しようとすると距離は１／４に縮小されてしまう。
更に、ビットレートの上昇は、占有する信号帯域の増加をももたらす。例えばビットレートを４倍化しようとした場合には、占有する信号帯域、つまり占有する光スペクトル幅も４倍となる。波長多重伝送（ＷＤＭ）のように光信号を波長方向にマルチチャネル化して大容量伝送を実現しようとした場合、この波長多重信号を一括増幅する光増幅器の増幅帯域によって帯域は制限される。つまり各波長多重信号が重ならないように波長を設定することを考えると、占有スペクトル幅と波長数の積が、この光増幅器の増幅帯域である必要がある。増幅帯域が一定である以上、占有スペクトル幅を増加させた場合には、波長数を減少させる必要があるので、ビットレートを向上してもその分だけスペクトル幅が拡大し、波長数が減少し、結局全容量は変わらないままということになり、大容量化が制限されてしまう。
更に、ビットレートの上昇は、占有する信号帯域の増加をももたらす。例えばビットレートを４倍化しようとした場合には、占有する信号帯域、つまり占有する光スペクトル幅も４倍となる。波長多重伝送（ＷＤＭ）のように光信号を波長方向にマルチチャネル化して大容量伝送を実現しようとした場合、この波長多重信号を一括増幅する光増幅器の増幅帯域によって帯域は制限される。つまり各波長多重信号が重ならないように波長を設定することを考えると、占有スペクトル幅と波長数の積が、この光増幅器の増幅帯域である必要がある。増幅帯域が一定である以上、占有スペクトル幅を増加させた場合には、波長数を減少させる必要があるので、ビットレートを向上してもその分だけスペクトル幅が拡大し、波長数が減少し、結局全容量は変わらないままということになり、大容量化が制限されてしまう。
こうしたデバイス応答速度の限界、波長分散や偏波分散による制限、そしてスペクトル幅増大による制限を打破して、ビットレート向上を実現する手法として、光多値変調が注目されている。光多値変調は、光強度、あるいは光位相、あるいはその双方をＭ値（Ｍ＞２）変調することにより、変調駆動信号のビットレートを高めることなしに、総伝送容量をｌｏｇＭ倍（但し対数の底は２である）に向上させる技術である。具体的には、例えば４０Ｇビット毎秒の信号を形成する場合を考えると、従来の２値伝送では、４０Ｇビット毎秒の駆動信号が必要である。一方、４値伝送では伝送容量をｌｏｇ４＝２倍に高めることができ、２０Ｇビット毎秒の駆動信号を２系統有することで、４０Ｇビット毎秒の伝送が実現できる。同様に８値伝送では伝送容量を３倍に高めることができるので約１３Ｇビット毎秒の信号３系統により、１６値伝送では伝送容量を４倍に高めることができるので１０Ｇビット毎秒の信号４系統により、それぞれ４０Ｇビット毎秒の伝送が実現できる。
また、こうした光多値変調信号を用いた伝送では、これらの駆動信号のレートによって波長分散、偏波分散、そして占有スペクトル幅の制限されることになるので、前述の２０Ｇビット毎秒の信号２系統によって形成された４０Ｇビット毎秒の信号は、従来の２値伝送の４０Ｇビット毎秒の信号と比べて、波長分散限界距離を４倍に、偏波分散限界距離を２倍にそれぞれ伸長可能であり、さらに占有スペクトル幅を２分の１に縮小することが可能となる。
光多値変調のなかでも特に、光の位相を４値に変調した４値位相変調（ＤＱＰＳＫ：Ｄｉｆｆｅｒｅｎｔｉａｌ Ｑｕａｔｅｒｎａｒｙ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）はその各レベルの間隔を一定に管理することの容易さ、位相変調とすることによる感度の向上等の利点により、注目を集めている。
また、こうした光多値変調信号を用いた伝送では、これらの駆動信号のレートによって波長分散、偏波分散、そして占有スペクトル幅の制限されることになるので、前述の２０Ｇビット毎秒の信号２系統によって形成された４０Ｇビット毎秒の信号は、従来の２値伝送の４０Ｇビット毎秒の信号と比べて、波長分散限界距離を４倍に、偏波分散限界距離を２倍にそれぞれ伸長可能であり、さらに占有スペクトル幅を２分の１に縮小することが可能となる。
光多値変調のなかでも特に、光の位相を４値に変調した４値位相変調（ＤＱＰＳＫ：Ｄｉｆｆｅｒｅｎｔｉａｌ Ｑｕａｔｅｒｎａｒｙ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）はその各レベルの間隔を一定に管理することの容易さ、位相変調とすることによる感度の向上等の利点により、注目を集めている。
図１に、４値位相変調送信器の構成図を示す。図２に、ＭＺ型変調器の消光特性の説明図を示す。図３に、ＭＺ型変調器での位相変調の例の説明図を示す。
４値位相変調信号の一般的な形成手法について図１を用いてその原理を説明する。光源（１）から出力した信号光は、分波器（２）において２分される。２分された信号光はそれぞれ位相変調器Ａ、Ｂ（３Ａ、３Ｂ）に達する。位相変調器Ａには、データ信号Ａ（７Ａ）にバイアス電圧１Ａ（６Ａ）をバイアス重畳器（８Ａ）にて重畳した電気信号が印加されている。この電気信号によって位相変調器Ａ（３Ａ）に入力した光信号は２値位相変調されて出力される。
この様子を図２、図３を用いて説明する。この位相変調器には一般的にマッハツエンダ（ＭＺ）型干渉計が用いられる。ＭＺ型変調器の出力特性（消光特性）を図２に示す。ＭＺ型変調器の印加電圧（横軸）を変化させた場合、変調器からの出力（縦軸）は図２のように正弦波に似た軌跡をトレースする。消光特性が谷から山まで変化するのに要する電圧はＶπとして定義され、変調器の特性を表す主要パラメータである。
ここに図３に示すように、消光特性の谷を中心とした（消光特性の谷にバイアス電圧を一致させた）振幅２Ｖπの２値電気波形を、この変調器に印加する場合を考える。消光特性の山から山へ変調するので、変調器の出力は山から一旦、谷におちて再び山となる波形となる。つまり、ビットの中心では常に出力が山の位置にあり、振幅は一定となる。しかしながら、ＭＺ型変調器の消光特性の隣りあう山では出力光の位相が互いにπだけ異なるという特性がある。この特性を考慮すると、入力電気波形の‘０’は振幅‘１’位相‘０’の出力光に、入力電気波形の‘１’は振幅‘１’位相‘π’の出力光にそれぞれ変換されることになる。つまり、振幅は一定で、かつ位相が‘１’、‘π’の２値位相変調信号が形成される。
４値位相変調信号の一般的な形成手法について図１を用いてその原理を説明する。光源（１）から出力した信号光は、分波器（２）において２分される。２分された信号光はそれぞれ位相変調器Ａ、Ｂ（３Ａ、３Ｂ）に達する。位相変調器Ａには、データ信号Ａ（７Ａ）にバイアス電圧１Ａ（６Ａ）をバイアス重畳器（８Ａ）にて重畳した電気信号が印加されている。この電気信号によって位相変調器Ａ（３Ａ）に入力した光信号は２値位相変調されて出力される。
この様子を図２、図３を用いて説明する。この位相変調器には一般的にマッハツエンダ（ＭＺ）型干渉計が用いられる。ＭＺ型変調器の出力特性（消光特性）を図２に示す。ＭＺ型変調器の印加電圧（横軸）を変化させた場合、変調器からの出力（縦軸）は図２のように正弦波に似た軌跡をトレースする。消光特性が谷から山まで変化するのに要する電圧はＶπとして定義され、変調器の特性を表す主要パラメータである。
ここに図３に示すように、消光特性の谷を中心とした（消光特性の谷にバイアス電圧を一致させた）振幅２Ｖπの２値電気波形を、この変調器に印加する場合を考える。消光特性の山から山へ変調するので、変調器の出力は山から一旦、谷におちて再び山となる波形となる。つまり、ビットの中心では常に出力が山の位置にあり、振幅は一定となる。しかしながら、ＭＺ型変調器の消光特性の隣りあう山では出力光の位相が互いにπだけ異なるという特性がある。この特性を考慮すると、入力電気波形の‘０’は振幅‘１’位相‘０’の出力光に、入力電気波形の‘１’は振幅‘１’位相‘π’の出力光にそれぞれ変換されることになる。つまり、振幅は一定で、かつ位相が‘１’、‘π’の２値位相変調信号が形成される。
図４に、４値位相変調器中の位相状態の例の説明図を示す。
図１点Ａ、つまり位相変調器Ａ（３Ａ）の出力における位相状態を図４に示す。図４の各グラフは位相をＩ軸とＱ軸を用いた複素平面上に表した図であり、Ｉ軸は同相成分の量を、Ｑ軸は直交成分の量を示している。また、座標軸上の任意の信号点を配置した場合、原点から信号点の距離がその信号の振幅を表している。また、原点から信号点を接続した線と、原点からＩ軸正方向を接続した線との角度がその信号の位相を表している。点Ａでの位相状態は、原点を対称としてＩ軸上に配置された２点に配置されるといえる。つまり、振幅‘０’、‘１’のデータ信号が位相‘０’と位相‘π’の２点にそれぞれ変換されるといえる。
同様に、位相変調器Ｂには、データ信号Ｂ（７Ｂ）にバイアス電圧１Ｂ（６Ｂ）をバイアス重畳器（８Ｂ）にて重畳した電気信号が印加されている。この電気信号によって位相変調器Ｂ（３Ｂ）に入力した光信号は２値位相変調されて出力される。図１点Ｂ、つまり位相変調器Ｂ（３Ｂ）の出力における位相状態は、図４に示すように、点Ａと同様に原点を対称としてＩ軸上に配置された２点に配置されるといえる。つまり、振幅‘０’‘１’のデータ信号が位相‘０’‘π’の２点にそれぞれ変換されるといえる。
図１点Ａ、つまり位相変調器Ａ（３Ａ）の出力における位相状態を図４に示す。図４の各グラフは位相をＩ軸とＱ軸を用いた複素平面上に表した図であり、Ｉ軸は同相成分の量を、Ｑ軸は直交成分の量を示している。また、座標軸上の任意の信号点を配置した場合、原点から信号点の距離がその信号の振幅を表している。また、原点から信号点を接続した線と、原点からＩ軸正方向を接続した線との角度がその信号の位相を表している。点Ａでの位相状態は、原点を対称としてＩ軸上に配置された２点に配置されるといえる。つまり、振幅‘０’、‘１’のデータ信号が位相‘０’と位相‘π’の２点にそれぞれ変換されるといえる。
同様に、位相変調器Ｂには、データ信号Ｂ（７Ｂ）にバイアス電圧１Ｂ（６Ｂ）をバイアス重畳器（８Ｂ）にて重畳した電気信号が印加されている。この電気信号によって位相変調器Ｂ（３Ｂ）に入力した光信号は２値位相変調されて出力される。図１点Ｂ、つまり位相変調器Ｂ（３Ｂ）の出力における位相状態は、図４に示すように、点Ａと同様に原点を対称としてＩ軸上に配置された２点に配置されるといえる。つまり、振幅‘０’‘１’のデータ信号が位相‘０’‘π’の２点にそれぞれ変換されるといえる。
さらに２つの位相変調器の一方、位相変調器Ｂ（３Ｂ）の出力には位相器（４）が設置されており、一定のバイアス電圧２を印加することにより、位相がπ／２だけシフトするように調整される。その結果、点Ｃ、点Ｄでの位相状態は図４に示すように、互いに異なる結果となる。点Ｄでの位相状態は、各信号点がπ／２だけ回転した結果、原点を対称としてＱ軸上に配置された２点に移動する。
位相変調器Ａ（３Ａ）の出力、及び位相器（４）の出力は合波器（５）で合波される。合波器（５）の出力、つまり点Ｅでの信号点の位相状態を図４に示す。それぞれの信号点は合波前の時点では図中の破線の小さな円で示した４点に相当するが、合波器（５）で合波された結果、これらの４点を電界合成、幾何学的にはベクトル合成した信号点が出力となる。つまり、データＡの状態と、データＢの状態をそれぞれ‘ｘ’、‘ｙ’で示すものとし、データＡが‘０’、データＢが‘１’の場合、つまり“０１”の場合の信号点は座標中の第４象限の点に配置される。同様に“００”、“１０”、そして“１１”の点はそれぞれ第１、第２、そして第３象限に配置される。このようにして、位相が＋π／４、＋３π／４、−３π／４、そして−π／４と、４つの位相レベルを持つ、４値位相変調信号が形成される。
位相変調器Ａ（３Ａ）の出力、及び位相器（４）の出力は合波器（５）で合波される。合波器（５）の出力、つまり点Ｅでの信号点の位相状態を図４に示す。それぞれの信号点は合波前の時点では図中の破線の小さな円で示した４点に相当するが、合波器（５）で合波された結果、これらの４点を電界合成、幾何学的にはベクトル合成した信号点が出力となる。つまり、データＡの状態と、データＢの状態をそれぞれ‘ｘ’、‘ｙ’で示すものとし、データＡが‘０’、データＢが‘１’の場合、つまり“０１”の場合の信号点は座標中の第４象限の点に配置される。同様に“００”、“１０”、そして“１１”の点はそれぞれ第１、第２、そして第３象限に配置される。このようにして、位相が＋π／４、＋３π／４、−３π／４、そして−π／４と、４つの位相レベルを持つ、４値位相変調信号が形成される。
以上の手法により、４０Ｇビット毎秒の信号を４値位相変調する場合、２０Ｇビット毎秒の信号２系統をデータ信号Ｘ・Ｙに分配し、それら２系統のデータ信号Ｘ・Ｙの組み合わせを上述の“０１”、“００”、“１０”、“１１”に対応した位相レベルを印加することで実現される。実際には、後述する光受信部において復号する際に、検出した２系統の信号が所望のＡ・Ｂのデータとなるよう、送信側プリコーダ（９）においてＡ・Ｂ→Ｘ・Ｙに変換するプリコード処理が行われる。
図５に、４値位相変調受信器の構成図を示す。
次に、前記のように４値位相変調された信号を復調する光受信部図５について説明する。受信した光信号（１０）は分波器（１１）により１：２分岐され、分岐後の光信号はそれぞれ１ビット遅延干渉計Ａ、Ｂ（１２Ａ、１２Ｂ）に入力する。ここで干渉計Ａ、Ｂ（１２Ａ、１２Ｂ）は一般的にＭＺ型干渉計で構成される。遅延干渉計ＡとＢ（１２Ａ、１２Ｂ）とは、π／２の位相差を持った干渉特性を有することで、それぞれ図４中の直交し合う位相成分の抽出に使用する。１ビット遅延干渉計Ａ、Ｂ（１２Ａ、１２Ｂ）は１ビット遅延素子を有しており、各入力信号は１ビット前の信号と干渉する。たとえば１ビット前の信号との位相差が‘０’であった場合は、干渉により強度‘１’の光信号となる。一方１ビット前の信号との位相差が‘π’であった場合は、干渉により強度‘０’の光信号となる。このように光信号に印加された位相成分は、１ビット遅延干渉計Ａ、Ｂ（１２Ａ、１２Ｂ）により‘０’‘１’の強度変調された信号となり、後段の二系統のバランス型フォトダイオード（１３Ａ、１３Ｂ）にて電気信号に変換される。前述の送信側のプリコード処理により、二系統のバランス型フォトダイオード（１３Ａ、１３Ｂ）から抽出した信号は、互いに前後し合う２０Ｇビット毎秒の信号Ａ・Ｂとして復号される。
それぞれのバランス型フォトダイオードで電気信号に変換された信号は、クロック＆データリカバリ（ＣＤＲ）回路（１４Ａ、Ｂ）による復号を経て多重部（１５）にて多重され、直列化された４０Ｇビット毎秒の電気信号に復号される。その後、直列−並列変換部（１６）により電気信号は後段回路の演算速度に応じて並列化され、後段のＯＴＮフレーマ（１７）にてＯＴＮフレームの終端、誤り訂正及び、ペイロード領域（伝送される信号情報）の抽出が行われる。ここでは信号情報を固定長フレームにマッピングする手法としてＩＴＵ−Ｔ Ｇ．７０９に規定されているＯＴＮ（Ｏｐｔｉｃａｌ Ｔｒａｎｓｐｏｒｔ Ｎｅｔｗｏｒｋ）フレームを例とするが、マッピングする手法は固定長フレームを有するものであればＯＴＮフレームに限るものではない。
次に、前記のように４値位相変調された信号を復調する光受信部図５について説明する。受信した光信号（１０）は分波器（１１）により１：２分岐され、分岐後の光信号はそれぞれ１ビット遅延干渉計Ａ、Ｂ（１２Ａ、１２Ｂ）に入力する。ここで干渉計Ａ、Ｂ（１２Ａ、１２Ｂ）は一般的にＭＺ型干渉計で構成される。遅延干渉計ＡとＢ（１２Ａ、１２Ｂ）とは、π／２の位相差を持った干渉特性を有することで、それぞれ図４中の直交し合う位相成分の抽出に使用する。１ビット遅延干渉計Ａ、Ｂ（１２Ａ、１２Ｂ）は１ビット遅延素子を有しており、各入力信号は１ビット前の信号と干渉する。たとえば１ビット前の信号との位相差が‘０’であった場合は、干渉により強度‘１’の光信号となる。一方１ビット前の信号との位相差が‘π’であった場合は、干渉により強度‘０’の光信号となる。このように光信号に印加された位相成分は、１ビット遅延干渉計Ａ、Ｂ（１２Ａ、１２Ｂ）により‘０’‘１’の強度変調された信号となり、後段の二系統のバランス型フォトダイオード（１３Ａ、１３Ｂ）にて電気信号に変換される。前述の送信側のプリコード処理により、二系統のバランス型フォトダイオード（１３Ａ、１３Ｂ）から抽出した信号は、互いに前後し合う２０Ｇビット毎秒の信号Ａ・Ｂとして復号される。
それぞれのバランス型フォトダイオードで電気信号に変換された信号は、クロック＆データリカバリ（ＣＤＲ）回路（１４Ａ、Ｂ）による復号を経て多重部（１５）にて多重され、直列化された４０Ｇビット毎秒の電気信号に復号される。その後、直列−並列変換部（１６）により電気信号は後段回路の演算速度に応じて並列化され、後段のＯＴＮフレーマ（１７）にてＯＴＮフレームの終端、誤り訂正及び、ペイロード領域（伝送される信号情報）の抽出が行われる。ここでは信号情報を固定長フレームにマッピングする手法としてＩＴＵ−Ｔ Ｇ．７０９に規定されているＯＴＮ（Ｏｐｔｉｃａｌ Ｔｒａｎｓｐｏｒｔ Ｎｅｔｗｏｒｋ）フレームを例とするが、マッピングする手法は固定長フレームを有するものであればＯＴＮフレームに限るものではない。
また、従来技術として、特許文献１及び２には、ＤＱＰＳＫ光信号を入力して、多重化信号を並列化する並列化部に於ける並列化タイミングによる受信状態に対応して、論理反転処理、ビット遅延処理、ビットスワップ処理を行う論理処理回路とを含む、ＤＱＰＳＫ変調された光信号を受信復調処理する光信号受信装置が記載されている。
ＩＴＵ−Ｔ Ｇ．７０９ Ｉｎｔｅｒｆａｃｅｓ ｆｏｒ ｔｈｅ Ｏｐｔｉｃａｌ Ｔｒａｎｓｐｏｒｔ Ｎｅｔｗｏｒｋ （ＯＴＮ）
前述のように、二系統のバランス型フォトダイオード（１３Ａ、１３Ｂ）から復号された電気信号は、１ビット前の信号との位相差により抽出されるものであるため、該当信号の強度そのものを示すものではなく、前ビットと同一値であるか反転値であるかの相対的な値となる。
また、バランス型フォトダイオード（１３Ａ、１３Ｂ）により復号された電気信号を直列化する際に、バランス型フォトダイオードＡ（１３Ａ）から復号される電気信号Ａとバランス型フォトダイオードＢ（１３Ｂ）から復号される電気信号Ｂとの間の前後関係を、多重部（１５）にて直列化される時点で識別する手段はない。
したがって、一般的な手法としては多重部（１５）及び直列−並列変換部（１６）で並列化された電気信号から、特定の信号パタンとの照合を行い、一致する条件を選択する処理によりフレーム同期確立を行う。
しかしながら、従来技術では、特にＯＴＮフレームにマッピングされる信号がＳＯＮＥＴ／ＳＤＨのように運用・予備系の切り替え時間に制約があるときに、同期確立までに掛かる遅延が障害となる場合がある。
本発明の目的は、以上の点に鑑み、フレーム同期確立を確実に行い、また同期確立に至るまでの時間を短縮することにある。
また、バランス型フォトダイオード（１３Ａ、１３Ｂ）により復号された電気信号を直列化する際に、バランス型フォトダイオードＡ（１３Ａ）から復号される電気信号Ａとバランス型フォトダイオードＢ（１３Ｂ）から復号される電気信号Ｂとの間の前後関係を、多重部（１５）にて直列化される時点で識別する手段はない。
したがって、一般的な手法としては多重部（１５）及び直列−並列変換部（１６）で並列化された電気信号から、特定の信号パタンとの照合を行い、一致する条件を選択する処理によりフレーム同期確立を行う。
しかしながら、従来技術では、特にＯＴＮフレームにマッピングされる信号がＳＯＮＥＴ／ＳＤＨのように運用・予備系の切り替え時間に制約があるときに、同期確立までに掛かる遅延が障害となる場合がある。
本発明の目的は、以上の点に鑑み、フレーム同期確立を確実に行い、また同期確立に至るまでの時間を短縮することにある。
ＤＱＰＳＫ方式のような多値変調方式における上記課題を解決するために、本発明では前述の複数（例、４又は１６）通りある各論理演算回路に簡易的な同期検出回路を具備し、同期検出を並列的に行う手法を採ることとした。
本発明の第１の解決手段によると、
受信した多値位相変調された光信号から生成された電気信号列を並列化する直列並列変換部と、
前記直列並列変換部により並列化された電気信号列を奇数部と偶数部に分離するビット分離回路と、
前記ビット分離回路から出力された奇数部及び偶数部のそれぞれを更に複数に分岐する分岐部と、
前記分岐部から出力された分岐後の奇数部及び偶数部に、奇数部の論理反転の有効又は無効、偶数部の論理反転の有効又は無効、１ビット遅延の有効又は無効、奇数部と偶数部のビットスワップの有効又は無効の、少なくとも１６通りの組み合わせの複数の論理演算回路と、
前記複数の論理演算回路のそれぞれの出力と、受信した光信号から抽出されたフレーム同期用の固定パタンとを比較して、該固定パタンの検出状態を通知するための複数の同期検出回路と、
前記複数の同期検出回路の何れかの出力を選択するセレクタと、
前記複数の同期検出回路により同期検出を並列的に行うことで、ひとつのみの前記同期検出回路からの該固定パタンの検出状態の通知を検出したら、前記セレクタを切り替えて、該同期検出回路から出力された信号列を出力するためのセレクタ制御部と
を備えた光信号受信装置が提供される。
受信した多値位相変調された光信号から生成された電気信号列を並列化する直列並列変換部と、
前記直列並列変換部により並列化された電気信号列を奇数部と偶数部に分離するビット分離回路と、
前記ビット分離回路から出力された奇数部及び偶数部のそれぞれを更に複数に分岐する分岐部と、
前記分岐部から出力された分岐後の奇数部及び偶数部に、奇数部の論理反転の有効又は無効、偶数部の論理反転の有効又は無効、１ビット遅延の有効又は無効、奇数部と偶数部のビットスワップの有効又は無効の、少なくとも１６通りの組み合わせの複数の論理演算回路と、
前記複数の論理演算回路のそれぞれの出力と、受信した光信号から抽出されたフレーム同期用の固定パタンとを比較して、該固定パタンの検出状態を通知するための複数の同期検出回路と、
前記複数の同期検出回路の何れかの出力を選択するセレクタと、
前記複数の同期検出回路により同期検出を並列的に行うことで、ひとつのみの前記同期検出回路からの該固定パタンの検出状態の通知を検出したら、前記セレクタを切り替えて、該同期検出回路から出力された信号列を出力するためのセレクタ制御部と
を備えた光信号受信装置が提供される。
本発明の第２の解決手段によると、
受信した多値位相変調された光信号から生成された電気信号列を並列化する直列並列変換部と、
前記直列並列変換部により並列化された電気信号列を奇数部と偶数部に分離するビット分離回路と、
前記ビット分離回路で分離された、奇数部及び偶数部の各々に設けられた、奇数部及び偶数部それぞれの論理反転の有効又は無効、１ビット遅延の有効又は無効、奇数部と偶数部のビットスワップの有効又は無効のうち、いずれかひとつの有効又は無効を設定するための論理制御回路と、
前記論理制御回路から出力された奇数部及び偶数部のそれぞれを更に複数に分岐する分岐部と、
前記分岐部から出力された分岐後の奇数部及び偶数部に対して、奇数部及び偶数部それぞれの論理反転の有効又は無効、１ビット遅延の有効又は無効、奇数部と偶数部のビットスワップの有効又は無効のうち、前記論理制御回路で有効又は無効を設定した以外の、有効又は無効の少なくとも４通りの組み合わせの複数の論理演算回路と、
前記複数の論理演算回路のそれぞれの出力と、受信した光信号から抽出されたフレーム同期用の固定パタンとを比較して、該固定パタンの検出状態を通知するための複数の同期検出回路と、
前記複数の同期検出回路の何れかの出力を選択するセレクタと、
前記論理制御回路の有効又は無効を制御し、前記複数の同期検出回路により同期検出を並列的に行うことで、ひとつのみの前記同期検出回路からの該固定パタンの検出状態の通知を検出したら、前記セレクタを切り替えて、該同期検出回路から検出された信号列を出力するためのセレクタ制御部と
を備えた光信号受信装置が提供される。
受信した多値位相変調された光信号から生成された電気信号列を並列化する直列並列変換部と、
前記直列並列変換部により並列化された電気信号列を奇数部と偶数部に分離するビット分離回路と、
前記ビット分離回路で分離された、奇数部及び偶数部の各々に設けられた、奇数部及び偶数部それぞれの論理反転の有効又は無効、１ビット遅延の有効又は無効、奇数部と偶数部のビットスワップの有効又は無効のうち、いずれかひとつの有効又は無効を設定するための論理制御回路と、
前記論理制御回路から出力された奇数部及び偶数部のそれぞれを更に複数に分岐する分岐部と、
前記分岐部から出力された分岐後の奇数部及び偶数部に対して、奇数部及び偶数部それぞれの論理反転の有効又は無効、１ビット遅延の有効又は無効、奇数部と偶数部のビットスワップの有効又は無効のうち、前記論理制御回路で有効又は無効を設定した以外の、有効又は無効の少なくとも４通りの組み合わせの複数の論理演算回路と、
前記複数の論理演算回路のそれぞれの出力と、受信した光信号から抽出されたフレーム同期用の固定パタンとを比較して、該固定パタンの検出状態を通知するための複数の同期検出回路と、
前記複数の同期検出回路の何れかの出力を選択するセレクタと、
前記論理制御回路の有効又は無効を制御し、前記複数の同期検出回路により同期検出を並列的に行うことで、ひとつのみの前記同期検出回路からの該固定パタンの検出状態の通知を検出したら、前記セレクタを切り替えて、該同期検出回路から検出された信号列を出力するためのセレクタ制御部と
を備えた光信号受信装置が提供される。
本発明を用い、一度復号された電気信号を並列化された各論理演算回路、簡易同期検出回路にて適切なビット配列を検出することにより、多値変調の復号時でも、２値変調時と同等の早さと精度でパタン同期状態を確立することが可能となる。また、本発明により簡易同期確立条件を可変とすることで、光伝送路の負荷（伝送路長に応じた損失・波長分散・偏波分散等）による信号劣化の程度に応じた適切な復号処理が可能となる。更に、本発明により、光伝送路負荷の過渡的な変化に応じてフォトダイオードにて復号したビット配列が変化した場合でも、簡易同期検出回路にて適切なビット配列を再検出し、後段同期検出回路においてフレーム同期外れを起こすことなく復号することが可能となる。
Ａ．第一の実施の形態
１．関連技術
図６に、本実施の形態に関連するＯＴＮフレーマの構成図を示す。
ＯＴＮフレーマでは、具体的には図６に示すように、ビット分離回路（２０）にて並列化された信号列の奇数部と偶数部を分離し、奇数部・偶数部それぞれに論理反転回路（２１、２２）を設け、また奇数部と偶数部の前後状態を適正化するために、奇数部に対し１ビット遅延回路（２３）、及び奇数部・偶数部とのビットスワップ回路（２４）を設ける。各回路の有効・無効設定は論理制御部（２７）にて行う。これらの各論理演算回路（２１〜２４）の有効・無効の組み合わせ（２４＝１６通り）によりビット多重回路（２５）で再多重後の後段の同期検出回路（２６）において所望のパタンを得られる組み合わせを特定する。ここで、同期パタンには、ＯＴＮフレームの例で言えばＦＡＳ（Ｆｒａｍｅ Ａｌｉｇｎｍｅｎｔ Ｓｉｇｎａｌ）バイト（ＯＡ１＝０ｘＦ６、ＯＡ２＝０ｘ２８、ＦＡＳ＝［ＯＡ１］［ＯＡ１］［ＯＡ１］［ＯＡ２］［ＯＡ２］［ＯＡ２］）のように、送信側において固定的に挿入される、フレーム同期信号等の固定パタンを用いる。なお、このＦＡＳバイトのパタンは、規格に基づき定義されている。
ＤＱＰＳＫ方式のような多値変調の光信号の復号において、通常の方式では、上述の同期パタン検出回路は単一であり、各論理演算回路（２１〜２４）を順次切り替え、１６通りの組み合わせの中から同期検出回路（２６）にて所望の同期パタンを得られる組み合わせを特定する処理を行う。この場合、上述のような論理演算を必要としない２値の変調方式の復号に比べ、同期パタンの抽出、即ちフレーム同期を確立するまでに時間を要する。更に、４０Ｇビット毎秒以上の高速信号では、一般的にＯＴＮフレーマによるＦＥＣ（Ｆｏｒｗａｒｄ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）誤り訂正が前提となることが想定されるが、ＯＴＮフレームの同期検出に用いるＦＡＳバイトはＦＥＣ演算の対象外である（通常、ＦＥＣ演算では、フレーム内のＦＡＳバイトを除くビット列が演算の対象とされる）。したがって上述の１６通りの演算処理と連動した同期検出判定には、ＦＡＳバイト中の誤りによって同期確立の遅延や同期の誤検出の可能性が伴う。特にＯＴＮフレームにマッピングされる信号がＳＯＮＥＴ／ＳＤＨのように運用・予備系の切り替え時間に制約があるときに、同期確立までに掛かる遅延が障害となる場合がある。
１．関連技術
図６に、本実施の形態に関連するＯＴＮフレーマの構成図を示す。
ＯＴＮフレーマでは、具体的には図６に示すように、ビット分離回路（２０）にて並列化された信号列の奇数部と偶数部を分離し、奇数部・偶数部それぞれに論理反転回路（２１、２２）を設け、また奇数部と偶数部の前後状態を適正化するために、奇数部に対し１ビット遅延回路（２３）、及び奇数部・偶数部とのビットスワップ回路（２４）を設ける。各回路の有効・無効設定は論理制御部（２７）にて行う。これらの各論理演算回路（２１〜２４）の有効・無効の組み合わせ（２４＝１６通り）によりビット多重回路（２５）で再多重後の後段の同期検出回路（２６）において所望のパタンを得られる組み合わせを特定する。ここで、同期パタンには、ＯＴＮフレームの例で言えばＦＡＳ（Ｆｒａｍｅ Ａｌｉｇｎｍｅｎｔ Ｓｉｇｎａｌ）バイト（ＯＡ１＝０ｘＦ６、ＯＡ２＝０ｘ２８、ＦＡＳ＝［ＯＡ１］［ＯＡ１］［ＯＡ１］［ＯＡ２］［ＯＡ２］［ＯＡ２］）のように、送信側において固定的に挿入される、フレーム同期信号等の固定パタンを用いる。なお、このＦＡＳバイトのパタンは、規格に基づき定義されている。
ＤＱＰＳＫ方式のような多値変調の光信号の復号において、通常の方式では、上述の同期パタン検出回路は単一であり、各論理演算回路（２１〜２４）を順次切り替え、１６通りの組み合わせの中から同期検出回路（２６）にて所望の同期パタンを得られる組み合わせを特定する処理を行う。この場合、上述のような論理演算を必要としない２値の変調方式の復号に比べ、同期パタンの抽出、即ちフレーム同期を確立するまでに時間を要する。更に、４０Ｇビット毎秒以上の高速信号では、一般的にＯＴＮフレーマによるＦＥＣ（Ｆｏｒｗａｒｄ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）誤り訂正が前提となることが想定されるが、ＯＴＮフレームの同期検出に用いるＦＡＳバイトはＦＥＣ演算の対象外である（通常、ＦＥＣ演算では、フレーム内のＦＡＳバイトを除くビット列が演算の対象とされる）。したがって上述の１６通りの演算処理と連動した同期検出判定には、ＦＡＳバイト中の誤りによって同期確立の遅延や同期の誤検出の可能性が伴う。特にＯＴＮフレームにマッピングされる信号がＳＯＮＥＴ／ＳＤＨのように運用・予備系の切り替え時間に制約があるときに、同期確立までに掛かる遅延が障害となる場合がある。
２．ネットワーク
図８は、第一の実施の形態のネットワーク構成を説明する図である。
図８（ａ）は、ポイントツーポイントのネットワーク構成であり、各光ノード（１０１）は光ファイバ（１０２）で接続されている。各光ノード（１０１）はルーター等に代表される複数の外部の通信装置（１０３）と接続されている。つまりルーター等に代表される複数の外部の通信装置は、この光ネットワークを介して、遠隔地の離れた通信装置間の通信を実現している。両端の光ノード（１０１）では複数の電気信号が複数の光信号に変換されて送信されるとともに、複数の光信号が受信されて複数の電気信号に変換される。つまり、光ノードは複数の波長の異なる信号を合分波して送受信を行うＷＤＭ装置によって構成されている。また、中間の光ノード（１０１）においても、一部の複数の光信号が送信（アッド）あるいは受信（ドロップ）されることもある。つまり、光ノード（１０１）はいわゆる光アドドロップ装置（ＯＡＤＭ）によって構成されることもある。
図８（ｂ）は、冗長構成を持ったリング型ネットワーク構成の例である。各光ノード（１０１）は同様にＷＤＭ装置、あるいはＯＡＤＭ装置を備え、二つの光ファイバの経路（１０２ａ、ｂ）により運用系・予備系の冗長構成が組まれている。ここで運用系の光ファイバ経路中に障害が発生した場合には、予備系への切り替えが行われる。
図９は、図８における光ノード（１０１）を構成するＷＤＭ装置の構成を説明する図である。ＷＤＭ装置は主に、トランスポンダ（１１１）、ＷＤＭ送受信装置（１１２）、光ファイバ（１１３）、そしてＷＤＭ中継装置（１１４）とを備える。ルーター等の外部通信装置はトランスポンダ（１１１）に接続される。以下信号の流れを説明する。外部通信装置からの信号はトランスポンダ（１１１）の内部のローカル側受信機（１２１ａ）で受信され、ここでＷＤＭ側の仕様に応じたフレーム変換、誤り訂正符号化、光変調を実施され、ＷＤＭ側の適切なｇｒｉｄ上の波長にてＷＤＭ側送信機（１２２ａ）から出力される。これらの信号が複数集約されて合波器（１２３ａ）によって波長多重されてＷＤＭ信号が形成され、光アンプ（１２４ａ）を経て、光ファイバ（１１３ａ）に入射される。光ファイバ（１１３ａ）が長い場合には、適時、ＷＤＭ中継装置（１１４）が挿入され、低下した光パワーが復元される。対向するＷＤＭ送受信装置（１１２）に達したＷＤＭ信号は、分波器（１２５ａ）によって個々の波長毎に分波されてトランスポンダ（１１１）の内部のＷＤＭ側受信機（１２６ａ）に達する。各ＷＤＭ信号は、伝送路中の劣化要因に応じて、分波器（１２５ａ）前段または後段で可変分散補償器（１２７ａ）による分散補正、及び光アンプ（１２８ａ）による光レベルの補正を行う。
図８は、第一の実施の形態のネットワーク構成を説明する図である。
図８（ａ）は、ポイントツーポイントのネットワーク構成であり、各光ノード（１０１）は光ファイバ（１０２）で接続されている。各光ノード（１０１）はルーター等に代表される複数の外部の通信装置（１０３）と接続されている。つまりルーター等に代表される複数の外部の通信装置は、この光ネットワークを介して、遠隔地の離れた通信装置間の通信を実現している。両端の光ノード（１０１）では複数の電気信号が複数の光信号に変換されて送信されるとともに、複数の光信号が受信されて複数の電気信号に変換される。つまり、光ノードは複数の波長の異なる信号を合分波して送受信を行うＷＤＭ装置によって構成されている。また、中間の光ノード（１０１）においても、一部の複数の光信号が送信（アッド）あるいは受信（ドロップ）されることもある。つまり、光ノード（１０１）はいわゆる光アドドロップ装置（ＯＡＤＭ）によって構成されることもある。
図８（ｂ）は、冗長構成を持ったリング型ネットワーク構成の例である。各光ノード（１０１）は同様にＷＤＭ装置、あるいはＯＡＤＭ装置を備え、二つの光ファイバの経路（１０２ａ、ｂ）により運用系・予備系の冗長構成が組まれている。ここで運用系の光ファイバ経路中に障害が発生した場合には、予備系への切り替えが行われる。
図９は、図８における光ノード（１０１）を構成するＷＤＭ装置の構成を説明する図である。ＷＤＭ装置は主に、トランスポンダ（１１１）、ＷＤＭ送受信装置（１１２）、光ファイバ（１１３）、そしてＷＤＭ中継装置（１１４）とを備える。ルーター等の外部通信装置はトランスポンダ（１１１）に接続される。以下信号の流れを説明する。外部通信装置からの信号はトランスポンダ（１１１）の内部のローカル側受信機（１２１ａ）で受信され、ここでＷＤＭ側の仕様に応じたフレーム変換、誤り訂正符号化、光変調を実施され、ＷＤＭ側の適切なｇｒｉｄ上の波長にてＷＤＭ側送信機（１２２ａ）から出力される。これらの信号が複数集約されて合波器（１２３ａ）によって波長多重されてＷＤＭ信号が形成され、光アンプ（１２４ａ）を経て、光ファイバ（１１３ａ）に入射される。光ファイバ（１１３ａ）が長い場合には、適時、ＷＤＭ中継装置（１１４）が挿入され、低下した光パワーが復元される。対向するＷＤＭ送受信装置（１１２）に達したＷＤＭ信号は、分波器（１２５ａ）によって個々の波長毎に分波されてトランスポンダ（１１１）の内部のＷＤＭ側受信機（１２６ａ）に達する。各ＷＤＭ信号は、伝送路中の劣化要因に応じて、分波器（１２５ａ）前段または後段で可変分散補償器（１２７ａ）による分散補正、及び光アンプ（１２８ａ）による光レベルの補正を行う。
また、図８（ｂ）のように冗長構成が組まれている場合には、分波器（１２５ａ）、トランスポンダ（１０５）の間に光セレクタ（１２９ａ）を設置し、運用系・予備系の切り替えを行うことが可能である。ＷＤＭ側受信機（１２６ａ）において、変調方式に応じた光復調（電気信号への変換）、誤り訂正符号の複号化、外部機器に適したフレーム化が実施され、ローカル側送信機（１３０ａ）から出力されて外部通信装置に達する。同様に図中右から左への対向信号（１２１ｂから１３０ｂに至る信号）の流れも同様である。
ＤＱＰＳＫ変調方式を用いた場合のトランスポンダ（１１１）の内部のＷＤＭ側光受信機（１２６ａ）の動作を図５にて再度説明する。ＷＤＭ光受信機に達した光信号（１０）は、分波器（１１）により１：２分岐され、分岐後の光信号はそれぞれ二つの遅延干渉計Ａ、Ｂ（１２Ａ、Ｂ）、バランス型フォトダイオード（１３Ａ、Ｂ）により二本の電気アナログ信号に変換される。この電気アナログ信号より、クロックの抽出、及び識別器によってアナログデータの復元（ディジタルデータ化）を行うのが、ＣＤＲ回路（１４Ａ、Ｂ）である。ＣＤＲ回路（１４Ａ、Ｂ）から出力された二本のディジタル信号は、多重部（１５）にてＣＤＲ回路Ａ（１４Ａ）出力とＣＤＲ回路Ｂ（１４Ｂ）出力とを交互に多重（インタリーブ）され、直列化された４０Ｇビット毎秒の電気信号に復号される。その後、直列−並列変換部（１６）により電気信号は後段回路の演算速度に応じて並列化され、ＯＴＮフレーマ（１７）にてＯＴＮフレームの終端、誤り訂正及び、ペイロード領域（伝送される信号情報）の抽出が行われる。この時点で復号された電気信号において、各ＣＤＲで抽出したビットの極性、及び各ＣＤＲ回路（１４Ａ、Ｂ）出力の前後関係は不明のままである。
ＤＱＰＳＫ変調方式を用いた場合のトランスポンダ（１１１）の内部のＷＤＭ側光受信機（１２６ａ）の動作を図５にて再度説明する。ＷＤＭ光受信機に達した光信号（１０）は、分波器（１１）により１：２分岐され、分岐後の光信号はそれぞれ二つの遅延干渉計Ａ、Ｂ（１２Ａ、Ｂ）、バランス型フォトダイオード（１３Ａ、Ｂ）により二本の電気アナログ信号に変換される。この電気アナログ信号より、クロックの抽出、及び識別器によってアナログデータの復元（ディジタルデータ化）を行うのが、ＣＤＲ回路（１４Ａ、Ｂ）である。ＣＤＲ回路（１４Ａ、Ｂ）から出力された二本のディジタル信号は、多重部（１５）にてＣＤＲ回路Ａ（１４Ａ）出力とＣＤＲ回路Ｂ（１４Ｂ）出力とを交互に多重（インタリーブ）され、直列化された４０Ｇビット毎秒の電気信号に復号される。その後、直列−並列変換部（１６）により電気信号は後段回路の演算速度に応じて並列化され、ＯＴＮフレーマ（１７）にてＯＴＮフレームの終端、誤り訂正及び、ペイロード領域（伝送される信号情報）の抽出が行われる。この時点で復号された電気信号において、各ＣＤＲで抽出したビットの極性、及び各ＣＤＲ回路（１４Ａ、Ｂ）出力の前後関係は不明のままである。
３．受信装置
図７は、第一の実施の形態の回路構成例の図である。
図７に示すように、ＯＴＮフレーマ１７は、ビット分離回路（３０）により、並列化された電気信号を奇数部・偶数部に分離後、１：１６分岐部（３１）により、更に１：１６分岐し、分岐後の１６回路それぞれに、奇数部・偶数部の論理反転（３２、３３）、１ビット遅延（３４）、ビットスワップ（３５）、ビット多重回路（４０）の組み合わせの異なる論理演算回路（３６ａ〜ｐ）を具備し、その後段に簡易同期検出回路（３７ａ〜ｐ）、更に１６個の簡易同期検出回路（３７ａ〜ｐ）の何れかの出力を選択するセレクタ（３８）を設ける。簡易同期検出回路（３７ａ〜ｐ）の同期確立状態は、セレクタ制御部（３９）に通知され、セレクタ制御部（３９）において唯一同期が確立した回路からの出力にセレクタ（３８）を制御し、後段のフレーム同期・終端回路に出力する。
図７は、第一の実施の形態の回路構成例の図である。
図７に示すように、ＯＴＮフレーマ１７は、ビット分離回路（３０）により、並列化された電気信号を奇数部・偶数部に分離後、１：１６分岐部（３１）により、更に１：１６分岐し、分岐後の１６回路それぞれに、奇数部・偶数部の論理反転（３２、３３）、１ビット遅延（３４）、ビットスワップ（３５）、ビット多重回路（４０）の組み合わせの異なる論理演算回路（３６ａ〜ｐ）を具備し、その後段に簡易同期検出回路（３７ａ〜ｐ）、更に１６個の簡易同期検出回路（３７ａ〜ｐ）の何れかの出力を選択するセレクタ（３８）を設ける。簡易同期検出回路（３７ａ〜ｐ）の同期確立状態は、セレクタ制御部（３９）に通知され、セレクタ制御部（３９）において唯一同期が確立した回路からの出力にセレクタ（３８）を制御し、後段のフレーム同期・終端回路に出力する。
また、伝送信号が高速であり、伝送経路が伸張するほど、伝送信号は劣化し誤りが発生しやすくなる。その誤りを訂正するためにＦＥＣを用いるが、前述の通りＦＡＳバイトはＦＥＣ訂正が行われる前に検出する必要のある信号列であるため、ＦＡＳバイトに誤りが含まれる前提で同期検出を行う必要がある。そのため、簡易同期検出回路（３７ａ〜ｐ）には、１６回路一括で同期判定条件を緩和・規制する機能を設ける。受信部への光入力が検出されている状態で、かつ全簡易同期検出回路（３７ａ〜ｐ）での同期確立が検出されない場合に、同期判定条件を［ＯＡ１］［ＯＡ１］［ＯＡ１］［ＯＡ２］［ＯＡ２］［ＯＡ２］の６バイト照合から［ＯＡ１］［ＯＡ２］の２バイト照合、或いは、同期照合パタン中のビット誤りを許容する回路に緩和する機能を設ける。一方で、複数の簡易同期検出回路で同期検出状態が重複する場合は、同期判定条件を規制し何れか１回路のみで同期検出を摘出できるようにする。
図７に示すように、各ＣＤＲ回路で抽出したビットの極性、及び各ＣＤＲ回路Ａ、Ｂ出力の前後関係を判定するための回路が設置される。ビット分離回路（３０）、１：１６分岐回路（３１）、及び論理演算回路（３６ａ〜ｐ）と簡易同期検出回路（３７ａ〜ｐ）、セレクタ（３８）、セレクタ制御部（３９）が、図５の直列−並列変換部（１６）とＯＴＮフレーマ（１７）間に設置される。即ち上記回路は直列−並列変換部（１６）、ＯＴＮフレーマ（１７）、或いは単独の電子デバイスの何れに具備しても良い。また、多重部（１５）にて処理することも可能であり、その場合は図７のビット分離回路（３０）の具備も不要となる。以下はＯＴＮフレーマに該当回路を具備した場合について記す。
ビット分離回路（３０）にて、信号を奇数部・偶数部に分離する。分離されたそれぞれの信号列は、図５の二つのＣＤＲ回路（１４Ａ、Ｂ）それぞれの出力信号に相当する。分離した信号列を（Ａ）（Ｂ）とし、（Ａ）（Ｂ）各信号を１：１６分岐回路（３１）にて分岐し、並列する１６個の論理演算回路（３６ａ〜ｐ）に入力する。
図１０は、論理演算回路（３６ａ〜ｐ）の内部構成を示す説明図である。論理演算回路（３６ａ〜ｐ）は、（Ａ）に対する論理反転（３２）、（Ｂ）に対する論理反転（３３）、（Ａ）に対する１ビット遅延（３４）、（Ａ）と（Ｂ）の値の順番の入れ替え（スワップ）（３５）の４つの論理の有無で構成される。例えば（３６ａ）では（Ａ）に対する論理反転＝無し、（Ｂ）に対する論理反転＝無し、（Ａ）に対する１ビット遅延＝無し、（Ａ）と（Ｂ）のスワップ＝無し、の組み合わせとし、（３６ｐ）では（Ａ）に対する論理反転＝有り、（Ｂ）に対する論理反転＝有り、（Ａ）に対する１ビット遅延＝有り、（Ａ）と（Ｂ）のスワップ＝有り、の組み合わせとする。ＤＱＰＳＫ方式の場合は、前述の４論理の組み合わせにより適正なビット極性、前後関係を摘出できる。次に論理演算回路（３６ａ〜ｐ）の各出力に対し簡易同期検出回路（３７ａ〜ｐ）を設置し、１６通りの論理演算後の信号に対して所望の同期照合パタン検出を行う。本例ではＯＴＮフレームのＦＡＳバイトを同期照合用のパタンとして用いる。なお、各簡易同期検出回路（３７ａ〜３７ｐ）は、同期照合用のパタンとして、１６通りのパタンを予め記憶していてもよいし、予め記憶されたひとつのパタンに基づいて前述の４論理の組み合わせにより１６通りのパタンを、起動時等の適宜のタイミングで求めてもよい。
図１１に、各論理演算回路の４論理の有効及び無効の組み合わせによる演算後パタンの説明図を示す。
図１７に、簡易同期検出回路（３７ａ〜ｐ）における同期検出（照合）パタン例の説明図を示す。また、図１８に、同期検出のフローチャートを示す。
本回路では、並列化された入力信号中の任意の箇所でＦＡＳバイトを検出できる構成とし、以降所定のＯＴＮフレーム周期（例、１６３２０ｂｙｔｅ／ｆｒａｍｅ）でＦＡＳバイトを検出することを監視する。一旦ＦＡＳバイトを検出後は、ｍ回のＯＴＮフレーム周期でＦＡＳバイトを検出することで同期照合パタン検出状態に遷移する（Ｓ３０１〜Ｓ３１１：ｎ段後方保護）。また、同期照合パタン検出状態から、同一ＯＴＮフレーム周期でｎ回連続してＦＡＳバイトを検出出来ない場合に、同期照合パタン非検出状態に遷移する（Ｓ３１１〜Ｓ３１９：ｍ段前方保護）。前方・後方保護段数ｍ、ｎは任意であるが、簡易同期検出回路（３７ａ〜ｐ）全てに同一設定されるようにする。簡易同期検出回路（３７ａ〜ｐ）は同期照合パタン検出・非検出状態をセレクタ制御部（３９）に通知する。セレクタ制御部（３９）は１６個の簡易同期検出回路（３７ａ〜ｐ）からの同期照合パタン検出状態を監視し、所定の条件にてセレクタ（３８）を適正な論理に切り替える。
図１０は、論理演算回路（３６ａ〜ｐ）の内部構成を示す説明図である。論理演算回路（３６ａ〜ｐ）は、（Ａ）に対する論理反転（３２）、（Ｂ）に対する論理反転（３３）、（Ａ）に対する１ビット遅延（３４）、（Ａ）と（Ｂ）の値の順番の入れ替え（スワップ）（３５）の４つの論理の有無で構成される。例えば（３６ａ）では（Ａ）に対する論理反転＝無し、（Ｂ）に対する論理反転＝無し、（Ａ）に対する１ビット遅延＝無し、（Ａ）と（Ｂ）のスワップ＝無し、の組み合わせとし、（３６ｐ）では（Ａ）に対する論理反転＝有り、（Ｂ）に対する論理反転＝有り、（Ａ）に対する１ビット遅延＝有り、（Ａ）と（Ｂ）のスワップ＝有り、の組み合わせとする。ＤＱＰＳＫ方式の場合は、前述の４論理の組み合わせにより適正なビット極性、前後関係を摘出できる。次に論理演算回路（３６ａ〜ｐ）の各出力に対し簡易同期検出回路（３７ａ〜ｐ）を設置し、１６通りの論理演算後の信号に対して所望の同期照合パタン検出を行う。本例ではＯＴＮフレームのＦＡＳバイトを同期照合用のパタンとして用いる。なお、各簡易同期検出回路（３７ａ〜３７ｐ）は、同期照合用のパタンとして、１６通りのパタンを予め記憶していてもよいし、予め記憶されたひとつのパタンに基づいて前述の４論理の組み合わせにより１６通りのパタンを、起動時等の適宜のタイミングで求めてもよい。
図１１に、各論理演算回路の４論理の有効及び無効の組み合わせによる演算後パタンの説明図を示す。
図１７に、簡易同期検出回路（３７ａ〜ｐ）における同期検出（照合）パタン例の説明図を示す。また、図１８に、同期検出のフローチャートを示す。
本回路では、並列化された入力信号中の任意の箇所でＦＡＳバイトを検出できる構成とし、以降所定のＯＴＮフレーム周期（例、１６３２０ｂｙｔｅ／ｆｒａｍｅ）でＦＡＳバイトを検出することを監視する。一旦ＦＡＳバイトを検出後は、ｍ回のＯＴＮフレーム周期でＦＡＳバイトを検出することで同期照合パタン検出状態に遷移する（Ｓ３０１〜Ｓ３１１：ｎ段後方保護）。また、同期照合パタン検出状態から、同一ＯＴＮフレーム周期でｎ回連続してＦＡＳバイトを検出出来ない場合に、同期照合パタン非検出状態に遷移する（Ｓ３１１〜Ｓ３１９：ｍ段前方保護）。前方・後方保護段数ｍ、ｎは任意であるが、簡易同期検出回路（３７ａ〜ｐ）全てに同一設定されるようにする。簡易同期検出回路（３７ａ〜ｐ）は同期照合パタン検出・非検出状態をセレクタ制御部（３９）に通知する。セレクタ制御部（３９）は１６個の簡易同期検出回路（３７ａ〜ｐ）からの同期照合パタン検出状態を監視し、所定の条件にてセレクタ（３８）を適正な論理に切り替える。
図１２は、セレクタ制御部（３９）の制御内容を示すフローチャートである。
セレクタ制御部（３９）は、全ての簡易同期検出回路（３７ａ〜ｐ）で同期照合パタン非検出状態の場合、セレクタ（３８）の前状態（Ｓ１０１〜１０２）を保持する。また、セレクタ制御部（３９）は、複数の簡易同期検出回路で同期照合パタン検出状態を検出している状態（Ｓ１０３）でもセレクタ（３８）の切り替えは行わない。セレクタ制御部（３９）は、所定の保護段数を経て同期検出状態にあるブロックが１ブロックのみとなる状態を以って、該当のブロックを選択するようセレクタ（３８）を操作する（Ｓ１０４）。また、セレクタ制御部（３９）は、一旦セレクタ（３８）を制御した後に各簡易同期検出回路（３７ａ〜ｐ）をリセットすることで、セレクタ（３８）のバタつきを防止する（Ｓ１０５）。
セレクタ（３８）で選択された信号は、本来ＯＴＮフレーマで処理されるべき、適正なビット配列の信号となる。選択された信号は、正規のＦＡＳ同期検出回路によりＯＴＮフレームを判別後、ＯＴＵ（Ｏｐｔｉｃａｌ Ｃｈａｎｎｅｌ Ｔｒａｎｓｐｏｒｔ Ｕｎｉｔ）、ＯＤＵ（Ｏｐｔｉｃａｌ Ｃｈａｎｎｅｌ Ｄａｔａ Ｕｎｉｔ）各オーバヘッド終端、ＦＥＣによる誤り訂正を経て、外部に伝送すべき信号（データ）として再生される。
セレクタ制御部（３９）は、全ての簡易同期検出回路（３７ａ〜ｐ）で同期照合パタン非検出状態の場合、セレクタ（３８）の前状態（Ｓ１０１〜１０２）を保持する。また、セレクタ制御部（３９）は、複数の簡易同期検出回路で同期照合パタン検出状態を検出している状態（Ｓ１０３）でもセレクタ（３８）の切り替えは行わない。セレクタ制御部（３９）は、所定の保護段数を経て同期検出状態にあるブロックが１ブロックのみとなる状態を以って、該当のブロックを選択するようセレクタ（３８）を操作する（Ｓ１０４）。また、セレクタ制御部（３９）は、一旦セレクタ（３８）を制御した後に各簡易同期検出回路（３７ａ〜ｐ）をリセットすることで、セレクタ（３８）のバタつきを防止する（Ｓ１０５）。
セレクタ（３８）で選択された信号は、本来ＯＴＮフレーマで処理されるべき、適正なビット配列の信号となる。選択された信号は、正規のＦＡＳ同期検出回路によりＯＴＮフレームを判別後、ＯＴＵ（Ｏｐｔｉｃａｌ Ｃｈａｎｎｅｌ Ｔｒａｎｓｐｏｒｔ Ｕｎｉｔ）、ＯＤＵ（Ｏｐｔｉｃａｌ Ｃｈａｎｎｅｌ Ｄａｔａ Ｕｎｉｔ）各オーバヘッド終端、ＦＥＣによる誤り訂正を経て、外部に伝送すべき信号（データ）として再生される。
以上の論理により、ＤＱＰＳＫ方式のような多値変調方式を用いた場合でも、適正な信号配列を遅延なく抽出することが可能である。本論理は、図８（ｂ）のような冗長構成が組まれている場合において、図９の光セレクタ（１２９ａ）切り替え後の信号復旧時間に対しても効果が期待できる。
Ｂ．第二の実施の形態
本発明の第二の実施の形態を説明する。全体構成や回路構成は前述の図５〜図１１を用いる。図５における入力光信号（１０）は、伝送路の負荷によっては多くのビット誤りを含んでいることが想定される。これらのビット誤りは、フレーム同期確立後はＦＥＣによる誤り訂正を期待できるが、同期検出に用いるＦＡＳバイトは誤り訂正の対象外である。したがって同期確立する前の段階においては、図７における論理演算回路（３６ａ〜ｐ）の適否により所望の照合パタンを検出できないのか、信号劣化により所望の照合パタンを検出できないのか、を判別できない。よって図７におけるセレクタ制御部（３９）において、簡易同期検出回路（３７ａ〜ｐ）での同期照合パタンの条件を緩和する機能を設ける。
本発明の第二の実施の形態を説明する。全体構成や回路構成は前述の図５〜図１１を用いる。図５における入力光信号（１０）は、伝送路の負荷によっては多くのビット誤りを含んでいることが想定される。これらのビット誤りは、フレーム同期確立後はＦＥＣによる誤り訂正を期待できるが、同期検出に用いるＦＡＳバイトは誤り訂正の対象外である。したがって同期確立する前の段階においては、図７における論理演算回路（３６ａ〜ｐ）の適否により所望の照合パタンを検出できないのか、信号劣化により所望の照合パタンを検出できないのか、を判別できない。よって図７におけるセレクタ制御部（３９）において、簡易同期検出回路（３７ａ〜ｐ）での同期照合パタンの条件を緩和する機能を設ける。
図１３に、第二の実施の形態におけるセレクタ制御部の制御フローチャートを示す。
図７中のセレクタ制御部（３９）において、簡易同期検出回路（３７ａ〜ｐ）からの何れのブロックからも同期検出状態を検知できない場合（Ｓ２０１〜２０２）、図１３に示すように、セレクタ制御部（３９）は、簡易同期検出回路（３７ａ〜ｐ）の同期判定条件を緩和する機能を設ける（Ｓ２１１〜２１２）。ここでは、例えば、簡易同期検出回路（３７ａ〜ｐ）を、［ＯＡ１］［ＯＡ１］［ＯＡ１］［ＯＡ２］［ＯＡ２］［ＯＡ２］の６バイト照合から［ＯＡ１］［ＯＡ２］の２バイト照合、或いは、同期照合パタン中のビット誤りを許容するように、条件を緩和する。このように、条件を緩和することで、簡易同期検出回路（３７ａ〜ｐ）の何れか１回路のみで同期を検出できた場合は（Ｓ２０３〜Ｓ２０４）、セレクタ制御部（３９）は、本条件を以って図７中のセレクタ（３８）を制御する。一方で、複数の簡易同期検出回路で同期検出状態が重複する場合（Ｓ２０３〜２０４）は、セレクタ制御部（３９）は、同期判定条件を規制し何れか１回路のみで同期を検出できるようにする（Ｓ２２１〜２２２）。例えば、簡易同期検出回路（３７ａ〜ｐ）を、［ＯＡ１］［ＯＡ２］の２バイト照合から［ＯＡ１］［ＯＡ１］［ＯＡ１］［ＯＡ２］［ＯＡ２］［ＯＡ２］の６バイト照合、或いは、同期照合パタン中のビット誤りを許容しないように、条件を規制する。
図７中のセレクタ制御部（３９）において、簡易同期検出回路（３７ａ〜ｐ）からの何れのブロックからも同期検出状態を検知できない場合（Ｓ２０１〜２０２）、図１３に示すように、セレクタ制御部（３９）は、簡易同期検出回路（３７ａ〜ｐ）の同期判定条件を緩和する機能を設ける（Ｓ２１１〜２１２）。ここでは、例えば、簡易同期検出回路（３７ａ〜ｐ）を、［ＯＡ１］［ＯＡ１］［ＯＡ１］［ＯＡ２］［ＯＡ２］［ＯＡ２］の６バイト照合から［ＯＡ１］［ＯＡ２］の２バイト照合、或いは、同期照合パタン中のビット誤りを許容するように、条件を緩和する。このように、条件を緩和することで、簡易同期検出回路（３７ａ〜ｐ）の何れか１回路のみで同期を検出できた場合は（Ｓ２０３〜Ｓ２０４）、セレクタ制御部（３９）は、本条件を以って図７中のセレクタ（３８）を制御する。一方で、複数の簡易同期検出回路で同期検出状態が重複する場合（Ｓ２０３〜２０４）は、セレクタ制御部（３９）は、同期判定条件を規制し何れか１回路のみで同期を検出できるようにする（Ｓ２２１〜２２２）。例えば、簡易同期検出回路（３７ａ〜ｐ）を、［ＯＡ１］［ＯＡ２］の２バイト照合から［ＯＡ１］［ＯＡ１］［ＯＡ１］［ＯＡ２］［ＯＡ２］［ＯＡ２］の６バイト照合、或いは、同期照合パタン中のビット誤りを許容しないように、条件を規制する。
なお、セレクタ制御部（３９）は、複数の簡易同期検出回路（３７ａ〜ｐ）において、予め定められた時間内に何れの簡易同期検出回路（３７ａ〜ｐ）でもフレーム同期を取得できなかった場合、フレーム同期を取得するための比較信号列である固定パタンを短縮し、該固定パタンの検出状態を通知するためのフレーム同期取得条件を緩和するようにしてもよい。
また、セレクタ制御部（３９）は、複数の簡易同期検出回路（３７ａ〜ｐ）において、何れの簡易同期検出回路（３７ａ〜ｐ）でもフレーム同期を取得できなかった場合に、フレーム同期を取得するための比較信号列との一致ビット数を監視し、各簡易同期検出回路（３７ａ〜ｐ）のフレーム一致ビット数の多寡により正常な電気信号配列を検出するようにしてもよい。
Ｃ．第三の実施の形態
図１４は、第三の実施の形態のＷＤＭ光受信機の構成を説明する図である。
本発明の第三の実施の形態を図１４を用いて説明する。図１４に示すように一旦簡易同期検出回路（３７ａ〜ｐ）において特定の回路（３７ｘ）で同期検出され、セレクタ制御部（３９）が、セレクタ（３８）の制御を行った後、選択されている回路（３７ｘ）での同期検出が解除され、他の簡易同期検出回路（３７ａ〜ｐ）において同期検出された場合に、フレーム同期外れを検出したとき、又は、前方保護中に、セレクタ制御部（３９）が、後から同期検出した回路（３７ｙ）へとセレクタの切り替えを行う機能を具備する。図１２、図１３の制御により、セレクタ制御部（３９）は、一度セレクタを制御した後、セレクタ（３８）を制御可能な状態であり、上述の所望の論理への切り替えが可能である。本制御を設けることにより、一旦同期検出を行った後での状態変化、図９の光セレクタ（１２９ａ）切り替え後の適正な論理抽出が可能となる。
図１４は、第三の実施の形態のＷＤＭ光受信機の構成を説明する図である。
本発明の第三の実施の形態を図１４を用いて説明する。図１４に示すように一旦簡易同期検出回路（３７ａ〜ｐ）において特定の回路（３７ｘ）で同期検出され、セレクタ制御部（３９）が、セレクタ（３８）の制御を行った後、選択されている回路（３７ｘ）での同期検出が解除され、他の簡易同期検出回路（３７ａ〜ｐ）において同期検出された場合に、フレーム同期外れを検出したとき、又は、前方保護中に、セレクタ制御部（３９）が、後から同期検出した回路（３７ｙ）へとセレクタの切り替えを行う機能を具備する。図１２、図１３の制御により、セレクタ制御部（３９）は、一度セレクタを制御した後、セレクタ（３８）を制御可能な状態であり、上述の所望の論理への切り替えが可能である。本制御を設けることにより、一旦同期検出を行った後での状態変化、図９の光セレクタ（１２９ａ）切り替え後の適正な論理抽出が可能となる。
Ｄ．第四の実施の形態
図１５に、第四の実施の形態の回路構成図を示す。
本発明の第四の実施の形態を図１５を用いて説明する。図７では１：１６分岐回路（３１）を用いて、発生しうる全ての論理組み合わせを並列で行っているが、１６分岐された信号は全て所定のビット幅（一般的には、例えば５１２ビットで処理される）を持っているため、本実施の形態に係る演算を行うための論理回路規模が肥大する場合がある。よって図１５に示すように、分岐回路は１：４分岐部（４０）とし、並列化された４論理の論理演算回路（３６ａ〜ｄ）は、例として「ビット遅延」と「ビットスワップ」の有無の組み合わせとする。後段の簡易同期検出回路（３７ａ〜ｄ）の何れでも同期検出が出来ない場合は、セレクタ制御部（３９）にて「奇数ビット反転」（４１ａ）、「偶数ビット反転」（４１ｂ）を順次制御し、簡易同期検出回路（３７ａ〜ｄ）にて同期を検出できる、適正なビット演算を特定する。
上述は一例であるが、並列化する分岐数と、一括で行うビット演算の数（種類）を組み合わせることで、論理回路規模の低減と、同期確立の早期化を両立させることが可能である。例えば、論理演算回路として、上述ではビット遅延とビットスワップのそれぞれの有効及び無効の４通りの回路を設けたが、これに限らず、奇数及び偶数ビット反転、ビット遅延、ビットスワップのいずれか２つを選択して４種類の論理演算回路を設け、残りのひとつをビット分離回路（３０）と１：４分岐部（４０）の間に設けるようにしてもよい。
図１５に、第四の実施の形態の回路構成図を示す。
本発明の第四の実施の形態を図１５を用いて説明する。図７では１：１６分岐回路（３１）を用いて、発生しうる全ての論理組み合わせを並列で行っているが、１６分岐された信号は全て所定のビット幅（一般的には、例えば５１２ビットで処理される）を持っているため、本実施の形態に係る演算を行うための論理回路規模が肥大する場合がある。よって図１５に示すように、分岐回路は１：４分岐部（４０）とし、並列化された４論理の論理演算回路（３６ａ〜ｄ）は、例として「ビット遅延」と「ビットスワップ」の有無の組み合わせとする。後段の簡易同期検出回路（３７ａ〜ｄ）の何れでも同期検出が出来ない場合は、セレクタ制御部（３９）にて「奇数ビット反転」（４１ａ）、「偶数ビット反転」（４１ｂ）を順次制御し、簡易同期検出回路（３７ａ〜ｄ）にて同期を検出できる、適正なビット演算を特定する。
上述は一例であるが、並列化する分岐数と、一括で行うビット演算の数（種類）を組み合わせることで、論理回路規模の低減と、同期確立の早期化を両立させることが可能である。例えば、論理演算回路として、上述ではビット遅延とビットスワップのそれぞれの有効及び無効の４通りの回路を設けたが、これに限らず、奇数及び偶数ビット反転、ビット遅延、ビットスワップのいずれか２つを選択して４種類の論理演算回路を設け、残りのひとつをビット分離回路（３０）と１：４分岐部（４０）の間に設けるようにしてもよい。
Ｅ．第五の実施の形態
図１６に、第五の実施の形態の簡易同期検出回路における同期検出（照合）パタン例の説明図を示す。
本発明の第五の実施の形態を図１６を用いて説明する。図１１に示した簡易同期検出回路は、入力信号中に所望の同期（ＦＡＳ）パタンが存在するか否か、のみを判定するが、この簡易同期検出回路中、又は、簡易同期検出回路とセレクタの間等に、同期パタンをビット列の先頭にシフトする並び替え（Ａｌｉｇｎ）回路を設ける。各簡易同期検出回路でＦＡＳパタンを先頭としたビット配列への並び替えを行うことで、セレクタ切り替え前後で同期パタン位置が変わらないようにすることが可能である。即ち、セレクタ切り替えを行ってもその過渡状態でフレーム同期外れを起こすことなく、適正な論理への切り替えが可能となる。
図１６に、第五の実施の形態の簡易同期検出回路における同期検出（照合）パタン例の説明図を示す。
本発明の第五の実施の形態を図１６を用いて説明する。図１１に示した簡易同期検出回路は、入力信号中に所望の同期（ＦＡＳ）パタンが存在するか否か、のみを判定するが、この簡易同期検出回路中、又は、簡易同期検出回路とセレクタの間等に、同期パタンをビット列の先頭にシフトする並び替え（Ａｌｉｇｎ）回路を設ける。各簡易同期検出回路でＦＡＳパタンを先頭としたビット配列への並び替えを行うことで、セレクタ切り替え前後で同期パタン位置が変わらないようにすることが可能である。即ち、セレクタ切り替えを行ってもその過渡状態でフレーム同期外れを起こすことなく、適正な論理への切り替えが可能となる。
本発明は、ＤＱＰＳＫ方式以外にも、様々な多値変調方式に適用することができる。
１：光源
２：分波器
３：位相変調器
４：位相器
５：合波器
６：バイアス電圧
７：データ信号
８：バイアス重畳器
９：プリコーダ
１０：光信号
１１：分波器
１２：１ビット遅延干渉計
１３：バランス型フォトダイオード
１４：クロック＆データリカバリ（ＣＤＲ）回路
１５：多重部
１６：直列−並列変換部
１７：ＯＴＮフレーマ
２０：ビット分離回路
２１：（Ａ）に対する論理反転
２２：（Ｂ）に対する論理反転
２３：１ビット遅延回路
２４：ビットスワップ回路
２５：ビット多重回路
２６：同期パタン照合回路
２７：論理制御部
３０：ビット分離回路
３１：１：１６分岐回路
３２：（Ａ）に対する論理反転
３３：（Ｂ）に対する論理反転
３４：（Ａ）に対する１ビット遅延
３５：（Ａ）と（Ｂ）の値の順番の入れ替え（スワップ）
３６：論理演算回路
３７：簡易同期検出回路
３８：セレクタ
３９：セレクタ制御部
４０：１：４分岐回路
４１：論理反転
１０１：光ノード
１０２：光ファイバ
１０３：外部通信装置
１１１：トランスポンダ
１１２：ＷＤＭ送受信装置
１１３：光ファイバ
１１４：ＷＤＭ中継装置
１２１：ローカル側受信機
１２２：ＷＤＭ側送信機
１２３：合波器
１２４：光アンプ
１２５：分波器
１２６：ＷＤＭ側受信機
１２７：可変分散補償器
１２８：光アンプ
１２９：光セレクタ
１３０：ローカル側送信機
２：分波器
３：位相変調器
４：位相器
５：合波器
６：バイアス電圧
７：データ信号
８：バイアス重畳器
９：プリコーダ
１０：光信号
１１：分波器
１２：１ビット遅延干渉計
１３：バランス型フォトダイオード
１４：クロック＆データリカバリ（ＣＤＲ）回路
１５：多重部
１６：直列−並列変換部
１７：ＯＴＮフレーマ
２０：ビット分離回路
２１：（Ａ）に対する論理反転
２２：（Ｂ）に対する論理反転
２３：１ビット遅延回路
２４：ビットスワップ回路
２５：ビット多重回路
２６：同期パタン照合回路
２７：論理制御部
３０：ビット分離回路
３１：１：１６分岐回路
３２：（Ａ）に対する論理反転
３３：（Ｂ）に対する論理反転
３４：（Ａ）に対する１ビット遅延
３５：（Ａ）と（Ｂ）の値の順番の入れ替え（スワップ）
３６：論理演算回路
３７：簡易同期検出回路
３８：セレクタ
３９：セレクタ制御部
４０：１：４分岐回路
４１：論理反転
１０１：光ノード
１０２：光ファイバ
１０３：外部通信装置
１１１：トランスポンダ
１１２：ＷＤＭ送受信装置
１１３：光ファイバ
１１４：ＷＤＭ中継装置
１２１：ローカル側受信機
１２２：ＷＤＭ側送信機
１２３：合波器
１２４：光アンプ
１２５：分波器
１２６：ＷＤＭ側受信機
１２７：可変分散補償器
１２８：光アンプ
１２９：光セレクタ
１３０：ローカル側送信機
Claims (10)
- 受信した多値位相変調された光信号から生成された電気信号列を並列化する直列並列変換部と、
前記直列並列変換部により並列化された電気信号列を奇数部と偶数部に分離するビット分離回路と、
前記ビット分離回路から出力された奇数部及び偶数部のそれぞれを更に複数に分岐する分岐部と、
前記分岐部から出力された分岐後の奇数部及び偶数部に、奇数部の論理反転の有効又は無効、偶数部の論理反転の有効又は無効、１ビット遅延の有効又は無効、奇数部と偶数部のビットスワップの有効又は無効の、少なくとも１６通りの組み合わせの複数の論理演算回路と、
前記複数の論理演算回路のそれぞれの出力と、受信した光信号から抽出されたフレーム同期用の固定パタンとを比較して、該固定パタンの検出状態を通知するための複数の同期検出回路と、
前記複数の同期検出回路の何れかの出力を選択するセレクタと、
前記複数の同期検出回路により同期検出を並列的に行うことで、ひとつのみの前記同期検出回路からの該固定パタンの検出状態の通知を検出したら、前記セレクタを切り替えて、該同期検出回路から出力された信号列を出力するためのセレクタ制御部と
を備えた光信号受信装置。
- 受信した多値位相変調された光信号から生成された電気信号列を並列化する直列並列変換部と、
前記直列並列変換部により並列化された電気信号列を奇数部と偶数部に分離するビット分離回路と、
前記ビット分離回路で分離された、奇数部及び偶数部の各々に設けられた、奇数部及び偶数部それぞれの論理反転の有効又は無効、１ビット遅延の有効又は無効、奇数部と偶数部のビットスワップの有効又は無効のうち、いずれかひとつの有効又は無効を設定するための論理制御回路と、
前記論理制御回路から出力された奇数部及び偶数部のそれぞれを更に複数に分岐する分岐部と、
前記分岐部から出力された分岐後の奇数部及び偶数部に対して、奇数部及び偶数部それぞれの論理反転の有効又は無効、１ビット遅延の有効又は無効、奇数部と偶数部のビットスワップの有効又は無効のうち、前記論理制御回路で有効又は無効を設定した以外の、有効又は無効の少なくとも４通りの組み合わせの複数の論理演算回路と、
前記複数の論理演算回路のそれぞれの出力と、受信した光信号から抽出されたフレーム同期用の固定パタンとを比較して、該固定パタンの検出状態を通知するための複数の同期検出回路と、
前記複数の同期検出回路の何れかの出力を選択するセレクタと、
前記論理制御回路の有効又は無効を制御し、前記複数の同期検出回路により同期検出を並列的に行うことで、ひとつのみの前記同期検出回路からの該固定パタンの検出状態の通知を検出したら、前記セレクタを切り替えて、該同期検出回路から検出された信号列を出力するためのセレクタ制御部と
を備えた光信号受信装置。
- 各前記同期検出回路の同期確立状態は、前記セレクタ制御部に通知され、前記セレクタ制御部において同期が確立した同期検出回路からの出力のひとつに前記セレクタを制御し、後段のフレーム同期回路及び／又は終端回路に出力することを特徴とする請求項１又は２に記載の光信号受信装置。
- 前記セレクタ制御部は、前記複数の同期検出回路において、予め定められた時間内に何れの同期検出回路でもフレーム同期を取得できなかった場合、フレーム同期を取得するための比較信号列である前記固定パタンを短縮し、該固定パタンの検出状態を通知するためのフレーム同期取得条件を緩和することを特徴とする請求項１又は２に記載の光信号受信装置。
- 前記セレクタ制御部は、前記複数の同期検出回路において、複数の同期検出回路でフレーム同期を取得した場合、フレーム同期を取得するための比較信号列である前記固定パタンを拡張し、該固定パタンの検出状態を通知するためのフレーム同期取得条件を規制することを特徴とする請求項１又は２に記載の光信号受信装置。
- 前記セレクタ制御部は、前記複数の同期検出回路において、何れの同期検出回路でもフレーム同期を取得できなかった場合に、フレーム同期を取得するための比較信号列との一致ビット数を監視し、各同期検出回路のフレーム一致ビット数の多寡により正常な電気信号配列を検出することを特徴とする請求項１又は２に記載の光信号受信装置。
- 前記セレクタ制御部は、前記複数の同期検出回路にて任意の同期検出回路で前記固定パタンと一致する電気信号配列を検出した場合において、他の同期検出回路の同期検出処理をリセットすることを特徴とする請求項１又は２に記載の光信号受信装置。
- 前記セレクタ制御部は、前記セレクタにて正常な電気信号配列を選択後、選択された同期検出回路においてフレーム同期外れを検出し、他の同期検出回路においてフレーム同期を検出した場合に、前記他の同期検出回路に前記セレクタの切り替えを行うことを特徴とする請求項１又は２に記載の光信号受信装置。
- ひとつ又は複数の前記同期検出回路は、並列化された入力電気信号列中の任意の箇所でＦＡＳバイトを検出し、以降所定のフレーム周期で前記固定パタンを検出することを監視し、一旦前記固定パタンを検出後は、ｍ回のフレーム周期で前記固定パタンを検出することで同期照合パタン検出状態に遷移するｍ段後方保護、及び／又は、同期照合パタン検出状態から、同一フレーム周期でｎ回連続して前記固定パタンを検出出来ない場合に、同期照合パタン非検出状態に遷移するｎ段前方保護を行うことを特徴とする請求項１又は２に記載の光信号受信装置。
- 前記同期検出回路と前記セレクタ間に、又は、前記同期検出回路内に、並び替え回路をさらに設け、前記固定パタンを先頭としたビット配列への並び替えを行うことを特徴とする請求項１又は２に記載の光信号受信装置。
Priority Applications (2)
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