JP2011004104A5 - - Google Patents

Claims (11)

1. クロックに従って、入力されたデータの保持及び出力を行うラッチ回路と、
   前記複数のラッチ回路に前記クロックを供給するクロック分配部と、
   を備え、
   前記ラッチ回路は、ソフトエラーに対する耐性の異なる複数のラッチ回路を含み、
   前記クロック分配部は、前記複数のラッチ回路の前記耐性に応じてデューティの異なるクロックを前記複数のラッチ回路に送信することを特徴とするフリップフロップ。
2. 請求項１記載のフリップフロップであって、
   前記複数のラッチ回路は、第一のラッチ回路と、前記第一のラッチ回路よりもソフトエラーに対する耐性の低い第二のラッチ回路とを含み、
   前記クロック分配部は、前記第一のラッチ回路がHighとなる時間が前記第二のラッチ回路がHighとなる時間よりも長くなるように前記クロックを送信することを特徴とするフリップフロップ。
3. 請求項２記載のフリップフロップであって、
   前記第一のラッチ回路及び前記第二のラッチ回路は、インバータとトランスミッションゲートの組合せ回路を有し、
   前記第一のラッチ回路は、前記第二のラッチ回路よりも多く前記組合せ回路を有することを特徴とするフリップフロップ。
4. 請求項１乃至３のいずれかに記載のフリップフロップであって、
   さらに、任意の遅延時間量遅延させたクロックを前記クロック分配部に出力するクロックデューティ可変部を有し、
   前記クロック分配部は、前記クロック可変部から入力されたクロックを、前記複数のラッチ回路に分配供給することを特徴とするフリップフロップ。
5. 請求項４記載のフリップフロップであって、
   前記クロックデューティ可変部は、任意の遅延時間量を設定する遅延設定部と、前記遅延時間量に基づきマスタクロックを遅延させる可変遅延部と、前記マスタクロックと前記可変遅延部により遅延されたクロックとの論理和をとる論理和素子と、を有することを特徴とするフリップフロップ。
6. 請求項２または３に記載のフリップフロップであって、
   前記第一のラッチ回路がマスタラッチで、前記第二のラッチ回路がスレーブラッチであることを特徴とするフリップフロップ。
7. 請求項２または３に記載のフリップフロップであって、
   前記第一のラッチ回路がスレーブラッチで、前記第二のラッチ回路がマスタラッチであることを特徴とするフリップフロップ。
8. 請求項４または５に記載のフリップフロップであって、
   前記クロックデューティ可変部は、複数の異なる周波数のクロックを出力することを特徴とするフリップフロップ。
9. 請求項１乃至８のいずれかに記載のフリップフロップを搭載した半導体集積回路。
10. 請求項９記載の半導体集積回路を搭載した半導体デバイス。
11. 請求項１乃至８のいずれかに記載のフリップフロップが複数搭載されたブレードサーバ。