JP2010529534A - マイクロコードエミュレーションメモリのキャッシング - Google Patents
マイクロコードエミュレーションメモリのキャッシング Download PDFInfo
- Publication number
- JP2010529534A JP2010529534A JP2010510322A JP2010510322A JP2010529534A JP 2010529534 A JP2010529534 A JP 2010529534A JP 2010510322 A JP2010510322 A JP 2010510322A JP 2010510322 A JP2010510322 A JP 2010510322A JP 2010529534 A JP2010529534 A JP 2010529534A
- Authority
- JP
- Japan
- Prior art keywords
- cache
- microcode
- processor
- level cache
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 claims description 22
- 238000013507 mapping Methods 0.000 claims description 10
- 238000013519 translation Methods 0.000 claims description 10
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 230000000903 blocking effect Effects 0.000 claims 3
- 230000002401 inhibitory effect Effects 0.000 claims 1
- 230000008569 process Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0875—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with dedicated cache, e.g. instruction or stack
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
- G06F12/0897—Caches characterised by their organisation or structure with two or more cache hierarchy levels
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1458—Protection against unauthorised use of memory or access to memory by checking the subject access rights
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/3017—Runtime instruction translation, e.g. macros
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Computer Security & Cryptography (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
Claims (20)
- 少なくとも第1の1次キャッシュおよび高次キャッシュを含むキャッシュ階層を有するプロセッサであって、前記プロセッサは、
物理メモリ空間の第1の部分を前記高次キャッシュの第1の部分にマップし、
少なくとも一部がマイクロコードを含む命令を実行し、
マイクロコードが、前記高次キャッシュの前記第1の部分にアクセスするのを許可し、
マイクロコードを含まない命令が、前記高次キャッシュの前記第1の部分にアクセスするのを阻止するように構成されているプロセッサ。 - 前記高次キャッシュは2次キャッシュである請求項1に記載のプロセッサ。
- 前記物理メモリ空間の前記第1の部分は、マイクロコードが使用するために恒久的に割り当てられる請求項1に記載のプロセッサ。
- 前記プロセッサは、
前記高次キャッシュの前記第1の部分の1つ以上のキャッシュラインを、前記高次キャッシュから前記第1の1次キャッシュの第1の部分に移動させ、
マイクロコードが、前記第1の1次キャッシュの前記第1の部分にアクセスするのを許可し、
マイクロコードを含まない命令が、前記第1の1次キャッシュの前記第1の部分にアクセスするのを阻止するように更に構成されている請求項1に記載のプロセッサ。 - 前記プロセッサは、
マイクロコードアクセス信号を検出し、
前記マイクロコードアクセス信号がアサートされていない場合、命令が前記物理メモリ空間の前記第1の部分にアクセスするのを阻止し、
前記マイクロコードアクセス信号がアサートされている場合、命令が前記物理メモリ空間の前記第1の部分にアクセスするのを許可するように更に構成されている請求項1に記載のプロセッサ。 - 変換ルックアサイドバッファ(TLB)を更に有し、前記プロセッサは、マイクロコードを含まない命令が、前記物理メモリ空間の前記第1の部分にアクセスするのを阻止するために、前記物理メモリ空間の前記第1の部分へのTLBリフィルを禁止するように更に構成されている請求項5に記載のプロセッサ。
- 少なくとも第1のコアおよび第2のコアを更に有し、前記第2のコアは、
前記物理メモリ空間の第2の部分を前記高次キャッシュの第2の部分にマップし、
少なくとも一部がマイクロコードを含む命令を実行し、
マイクロコードが、前記高次キャッシュの前記第2の部分にアクセスするのを許可し、
マイクロコードを含まない命令が、前記高次キャッシュの前記第2の部分にアクセスするのを阻止するように構成されている請求項1に記載のプロセッサ。 - 前記第1のコアは前記第1の1次キャッシュを有し、前記第2のコアは第2の1次キャッシュを有し、
前記第1のコアは、
前記高次キャッシュの前記第1の部分にマップされている1つ以上のキャッシュラインを、前記高次キャッシュから前記第1の1次キャッシュの一部に移動させ、
マイクロコードが、前記第1の1次キャッシュの前記一部にアクセスするのを許可し、
マイクロコードを含まない命令が、前記第1の1次キャッシュの前記一部にアクセスするのを阻止するように更に構成され、
前記第2のコアは、
前記高次キャッシュの前記第2の部分にマップされている1つ以上のキャッシュラインを、前記高次キャッシュから前記第2の1次キャッシュの一部に移動させ、
マイクロコードが、前記第2の1次キャッシュの前記一部にアクセスするのを許可し、
マイクロコードを含まない命令が、前記第2の1次キャッシュの前記一部にアクセスするのを阻止するように構成されている請求項7に記載のプロセッサ。 - プロセッサのキャッシュ階層において、物理メモリ空間の第1の部分を高次キャッシュの第1の部分にマップするステップと、
第1のプロセッサコアにより、少なくとも一部がマイクロコードを含む命令を実行するステップと、
前記第1のプロセッサコアにより、マイクロコードが、前記高次キャッシュの前記第1の部分にアクセスするのを許可するステップと、
前記第1のプロセッサコアにより、マイクロコードを含まない命令が、前記高次キャッシュの前記第1の部分にアクセスするのを阻止するステップと、を含む方法。 - 前記高次キャッシュは2次キャッシュである、請求項9に記載の方法。
- 前記物理メモリ空間の前記第1の部分をマイクロコードが使用するために恒久的に割り当てるステップを更に含む、請求項9に記載の方法。
- 前記高次キャッシュの前記第1の部分の1つ以上のキャッシュラインを、前記高次キャッシュから、前記プロセッサの第1の1次キャッシュの第1の部分に移動させるステップと、
マイクロコードが、前記第1の1次キャッシュの前記第1の部分にアクセスするのを許可するステップと、
マイクロコードを含まない命令が、前記第1の1次キャッシュの前記第1の部分にアクセスするのを阻止するステップとを更に含む、請求項9に記載の方法。 - マイクロコードアクセス信号を検出するステップと、
前記マイクロコードアクセス信号がアサートされていない場合、命令が前記物理メモリ空間の前記第1の部分にアクセスするのを阻止するステップと、
前記マイクロコードアクセス信号がアサートされている場合、命令が前記物理メモリ空間の前記第1の部分にアクセスするのを許可するステップとを更に含む、請求項9に記載の方法。 - 前記マイクロコードアクセス信号がアサートされていない場合、命令が前記物理メモリ空間の前記第1の部分にアクセスするのを阻止する前記ステップは、変換ルックアサイドバッファ(TLB)からの前記物理メモリ空間の前記第1の部分へのリフィルを禁止するステップを更に含む、請求項13に記載の方法。
- 前記物理メモリ空間の第2の部分を前記高次キャッシュの第2の部分にマップするステップと、
第2のプロセッサコアにより、少なくとも一部がマイクロコードを含む命令を実行するステップと、
前記第2のプロセッサコアにより、マイクロコードが、前記高次キャッシュの前記第2の部分にアクセスするのを許可するステップと、
前記第2のプロセッサコアにより、マイクロコードを含まない命令が、前記高次キャッシュの前記第2の部分にアクセスするのを阻止するステップとを更に含む、請求項9に記載の方法。 - 前記高次キャッシュの前記第1の部分にマップされている1つ以上のキャッシュラインを、前記高次キャッシュから第1の1次キャッシュの一部に移動させるステップと、
前記高次キャッシュの前記第2の部分にマップされている1つ以上のキャッシュラインを、前記高次キャッシュから第2の1次キャッシュの一部に移動させるステップと、
マイクロコードが、前記第1の1次キャッシュの前記一部および/または前記第2の1次キャッシュの前記一部にアクセスするのを許可するステップと、
マイクロコードを含まない命令が、前記第1の1次キャッシュの前記一部にアクセスするのを阻止するステップと、
マイクロコードを含まない命令が、前記第2の1次キャッシュの前記一部にアクセスするのを阻止するステップと、を更に有する請求項15に記載の方法。 - コンピュータシステムであって、メモリおよび1つ以上の周辺デバイスに接続された少なくとも1つのプロセッサを有し、
前記少なくとも1つのプロセッサは、少なくとも第1の1次キャッシュおよび高次キャッシュを含むキャッシュ階層を有し、前記少なくとも1つのプロセッサは、
物理メモリ空間の第1の部分を前記高次キャッシュの第1の部分にマップし、
少なくとも一部がマイクロコードを含む命令を実行し、
マイクロコードが、前記高次キャッシュの前記第1の部分にアクセスするのを許可し、
マイクロコードを含まない命令が、前記高次キャッシュの前記第1の部分にアクセスするのを阻止するように構成されているコンピュータシステム。 - 前記少なくとも1つのプロセッサは、
前記高次キャッシュの前記第1の部分の1つ以上のキャッシュラインを、前記高次キャッシュから前記第1の1次キャッシュの第1の部分に移動させ、
マイクロコードが、前記第1の1次キャッシュの前記第1の部分にアクセスするのを許可し、
マイクロコードを含まない命令が、前記第1の1次キャッシュの前記第1の部分にアクセスするのを阻止するように更に構成されている請求項17に記載のコンピュータシステム。 - 前記少なくとも1つのプロセッサは、
マイクロコードアクセス信号を検出し、
前記マイクロコードアクセス信号がアサートされていない場合、命令が前記物理メモリ空間の前記第1の部分にアクセスするのを阻止し、
前記マイクロコードアクセス信号がアサートされている場合、命令が前記物理メモリ空間の前記第1の部分にアクセスするのを許可するように更に構成されている請求項17に記載のコンピュータシステム。 - 前記少なくとも1つのプロセッサは、変換ルックアサイドバッファ(TLB)を更に有し、前記少なくとも1つのプロセッサは、マイクロコードを含まない命令が、前記物理メモリ空間の前記第1の部分にアクセスするのを阻止するために、前記物理メモリ空間の前記第1の部分へのTLBリフィルを禁止するように更に構成されている請求項17に記載のコンピュータシステム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/754,589 US7734873B2 (en) | 2007-05-29 | 2007-05-29 | Caching of microcode emulation memory |
US11/754,589 | 2007-05-29 | ||
PCT/US2008/006746 WO2008153799A1 (en) | 2007-05-29 | 2008-05-28 | Caching of microcode emulation memory |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2010529534A true JP2010529534A (ja) | 2010-08-26 |
JP2010529534A5 JP2010529534A5 (ja) | 2011-07-28 |
JP5496085B2 JP5496085B2 (ja) | 2014-05-21 |
Family
ID=39708011
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010510322A Active JP5496085B2 (ja) | 2007-05-29 | 2008-05-28 | マイクロコードエミュレーションメモリのキャッシング |
Country Status (8)
Country | Link |
---|---|
US (1) | US7734873B2 (ja) |
JP (1) | JP5496085B2 (ja) |
KR (1) | KR101503865B1 (ja) |
CN (1) | CN101707881B (ja) |
DE (1) | DE112008001473B4 (ja) |
GB (1) | GB2462556B (ja) |
TW (1) | TWI457826B (ja) |
WO (1) | WO2008153799A1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8296528B2 (en) * | 2008-11-03 | 2012-10-23 | Intel Corporation | Methods and systems for microcode patching |
US20120017039A1 (en) * | 2010-07-16 | 2012-01-19 | Plx Technology, Inc. | Caching using virtual memory |
US9529729B2 (en) * | 2010-11-16 | 2016-12-27 | International Business Machines Corporation | Location of memory management translations in an emulated processor |
WO2012156850A1 (en) * | 2011-05-19 | 2012-11-22 | International Business Machines Corporation | Managing the translation look-aside buffer (tlb) of an emulated machine |
CN106469020B (zh) * | 2015-08-19 | 2019-08-09 | 旺宏电子股份有限公司 | 高速缓存元件与控制方法及其应用系统 |
US10884751B2 (en) | 2018-07-13 | 2021-01-05 | Advanced Micro Devices, Inc. | Method and apparatus for virtualizing the micro-op cache |
US11016763B2 (en) | 2019-03-08 | 2021-05-25 | Advanced Micro Devices, Inc. | Implementing a micro-operation cache with compaction |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01106244A (ja) * | 1987-10-20 | 1989-04-24 | Fujitsu Ltd | 仮想記憶装置のデータ保護検査方法 |
US5826052A (en) * | 1994-04-29 | 1998-10-20 | Advanced Micro Devices, Inc. | Method and apparatus for concurrent access to multiple physical caches |
JP2000194602A (ja) * | 1998-12-28 | 2000-07-14 | Nec Corp | 情報処理装置、マイクロプロセッサ及び外部キャッシュメモリの制御方法 |
JP2001147903A (ja) * | 1999-09-15 | 2001-05-29 | Internatl Business Mach Corp <Ibm> | 効率的なバス機構及びコヒーレンス制御を有する繰り返しチップ構造を有するスケーラブル共用メモリ・マルチプロセッサ・コンピュータ・システム |
Family Cites Families (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4901235A (en) * | 1983-10-28 | 1990-02-13 | Data General Corporation | Data processing system having unique multilevel microcode architecture |
US5278973A (en) * | 1989-03-27 | 1994-01-11 | Unisys Corporation | Dual operating system computer |
US5132927A (en) * | 1990-10-09 | 1992-07-21 | Tandem Computers Incorporated | System for cache space allocation using selective addressing |
WO1993006549A1 (en) * | 1991-09-19 | 1993-04-01 | Chips And Technologies, Inc. | A system for performing input and output operations to and from a processor |
US5905997A (en) | 1994-04-29 | 1999-05-18 | Amd Inc. | Set-associative cache memory utilizing a single bank of physical memory |
JPH07311752A (ja) * | 1994-05-11 | 1995-11-28 | Internatl Business Mach Corp <Ibm> | 分散データ処理システム及び初期プログラムロード方法 |
JP3177117B2 (ja) * | 1994-05-11 | 2001-06-18 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | 複数のノード内の制御コードを更新する方法および装置 |
US5926642A (en) | 1995-10-06 | 1999-07-20 | Advanced Micro Devices, Inc. | RISC86 instruction set |
US5864689A (en) * | 1995-12-05 | 1999-01-26 | Advanced Micro Devices, Inc. | Microprocessor configured to selectively invoke a microcode DSP function or a program subroutine in response to a target address value of branch instruction |
US5950012A (en) * | 1996-03-08 | 1999-09-07 | Texas Instruments Incorporated | Single chip microprocessor circuits, systems, and methods for self-loading patch micro-operation codes and patch microinstruction codes |
US5796972A (en) * | 1997-01-14 | 1998-08-18 | Unisys Corporation | Method and apparatus for performing microcode paging during instruction execution in an instruction processor |
US6141740A (en) * | 1997-03-03 | 2000-10-31 | Advanced Micro Devices, Inc. | Apparatus and method for microcode patching for generating a next address |
US5889978A (en) * | 1997-04-18 | 1999-03-30 | Intel Corporation | Emulation of interrupt control mechanism in a multiprocessor system |
WO1999060480A1 (en) | 1998-05-15 | 1999-11-25 | Richard Rubinstein | Shared, reconfigurable cache memory execution subsystem |
US6745306B1 (en) * | 1999-07-29 | 2004-06-01 | Microsoft Corporation | Method and system for restricting the load of physical address translations of virtual addresses |
US6397301B1 (en) * | 1999-12-29 | 2002-05-28 | Intel Corporation | Preventing access to secure area of a cache |
US6643800B1 (en) * | 2000-02-02 | 2003-11-04 | Hewlett-Packard Development Company, L.P. | Method and apparatus for testing microarchitectural features by using tests written in microcode |
US6804772B2 (en) * | 2000-06-12 | 2004-10-12 | Broadcom Corporation | Dynamic field patchable microarchitecture |
EP1182570A3 (en) * | 2000-08-21 | 2004-08-04 | Texas Instruments Incorporated | TLB with resource ID field |
US6754765B1 (en) * | 2001-05-14 | 2004-06-22 | Integrated Memory Logic, Inc. | Flash memory controller with updateable microcode |
US7346757B2 (en) * | 2002-10-08 | 2008-03-18 | Rmi Corporation | Advanced processor translation lookaside buffer management in a multithreaded system |
US7797492B2 (en) * | 2004-02-20 | 2010-09-14 | Anoop Mukker | Method and apparatus for dedicating cache entries to certain streams for performance optimization |
US7370243B1 (en) * | 2004-06-30 | 2008-05-06 | Sun Microsystems, Inc. | Precise error handling in a fine grain multithreaded multicore processor |
US7437581B2 (en) * | 2004-09-28 | 2008-10-14 | Intel Corporation | Method and apparatus for varying energy per instruction according to the amount of available parallelism |
JP2006209527A (ja) * | 2005-01-28 | 2006-08-10 | Nokia Corp | コンピュータシステム |
US7095342B1 (en) * | 2005-03-31 | 2006-08-22 | Intel Corporation | Compressing microcode |
US7827390B2 (en) * | 2007-04-10 | 2010-11-02 | Via Technologies, Inc. | Microprocessor with private microcode RAM |
US7681020B2 (en) * | 2007-04-18 | 2010-03-16 | International Business Machines Corporation | Context switching and synchronization |
-
2007
- 2007-05-29 US US11/754,589 patent/US7734873B2/en active Active
-
2008
- 2008-05-28 WO PCT/US2008/006746 patent/WO2008153799A1/en active Application Filing
- 2008-05-28 DE DE112008001473.6T patent/DE112008001473B4/de active Active
- 2008-05-28 TW TW097119629A patent/TWI457826B/zh active
- 2008-05-28 JP JP2010510322A patent/JP5496085B2/ja active Active
- 2008-05-28 CN CN200880018278.4A patent/CN101707881B/zh active Active
- 2008-05-28 GB GB0920954.5A patent/GB2462556B/en active Active
- 2008-05-28 KR KR1020097026820A patent/KR101503865B1/ko not_active IP Right Cessation
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01106244A (ja) * | 1987-10-20 | 1989-04-24 | Fujitsu Ltd | 仮想記憶装置のデータ保護検査方法 |
US5826052A (en) * | 1994-04-29 | 1998-10-20 | Advanced Micro Devices, Inc. | Method and apparatus for concurrent access to multiple physical caches |
JP2000194602A (ja) * | 1998-12-28 | 2000-07-14 | Nec Corp | 情報処理装置、マイクロプロセッサ及び外部キャッシュメモリの制御方法 |
JP2001147903A (ja) * | 1999-09-15 | 2001-05-29 | Internatl Business Mach Corp <Ibm> | 効率的なバス機構及びコヒーレンス制御を有する繰り返しチップ構造を有するスケーラブル共用メモリ・マルチプロセッサ・コンピュータ・システム |
Also Published As
Publication number | Publication date |
---|---|
GB0920954D0 (en) | 2010-01-13 |
KR101503865B1 (ko) | 2015-03-24 |
TWI457826B (zh) | 2014-10-21 |
JP5496085B2 (ja) | 2014-05-21 |
CN101707881A (zh) | 2010-05-12 |
CN101707881B (zh) | 2016-06-15 |
TW200905555A (en) | 2009-02-01 |
DE112008001473T5 (de) | 2010-07-01 |
GB2462556B (en) | 2012-05-30 |
US7734873B2 (en) | 2010-06-08 |
WO2008153799A1 (en) | 2008-12-18 |
DE112008001473B4 (de) | 2021-08-26 |
KR20100022483A (ko) | 2010-03-02 |
US20080301364A1 (en) | 2008-12-04 |
GB2462556A (en) | 2010-02-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5496085B2 (ja) | マイクロコードエミュレーションメモリのキャッシング | |
JP5090047B2 (ja) | ロックされたキャッシュ内のセットの置換を管理するための方法、コンピュータ・プログラム、キャッシング・システムおよびプロセッサ | |
US20080086599A1 (en) | Method to retain critical data in a cache in order to increase application performance | |
CN109582214B (zh) | 数据访问方法以及计算机系统 | |
EP2472412B1 (en) | Explicitly regioned memory organization in a network element | |
WO2010035425A1 (ja) | キャッシュメモリ、メモリシステム及びその制御方法 | |
GB2509755A (en) | Partitioning a shared cache using masks associated with threads to avoiding thrashing | |
JP7359837B2 (ja) | メモリ・システム内に記憶されているメモリ保護テーブルを使用するメモリ保護ユニット | |
US9740636B2 (en) | Information processing apparatus | |
US7861041B2 (en) | Second chance replacement mechanism for a highly associative cache memory of a processor | |
JP6088951B2 (ja) | キャッシュメモリシステムおよびプロセッサシステム | |
US9003130B2 (en) | Multi-core processing device with invalidation cache tags and methods | |
GB2493192A (en) | An exclusive cache arrangement | |
JP7449694B2 (ja) | 変換索引バッファにおける構成可能なスキューアソシエイティビティ | |
JP7160792B2 (ja) | キャッシュエントリ転送のためにキャッシュ位置情報を記憶するシステム及び方法 | |
JP7397057B2 (ja) | メモリ・システム内に記憶されている制御テーブルのための二分探索手順 | |
CN110196819B (zh) | 内存访问方法与硬件 | |
US11755497B2 (en) | Memory management | |
EP4020238B1 (en) | Method and apparatus for run-time memory isolation across different execution realms | |
US11003591B2 (en) | Arithmetic processor, information processing device and control method of arithmetic processor | |
US8495303B2 (en) | Processor and computer system with buffer memory | |
US20240111425A1 (en) | Tag and data configuration for fine-grained cache memory | |
JP7311959B2 (ja) | 複数のデータ・タイプのためのデータ・ストレージ | |
JP7142289B2 (ja) | プロセッサ、多階層キャッシュメモリの制御方法、及び多階層キャッシュメモリの制御プログラム | |
JP2019521410A (ja) | 別のキャッシュレベルからのヒントに基づくキャッシュエントリエイジの設定 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20100902 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110527 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110527 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121019 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121024 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130123 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20130130 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130225 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20130304 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130424 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130723 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20130730 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130823 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140205 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140304 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5496085 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |