JP2010522987A - 3次元クロスバーアレイシステム、並びに3次元クロスバーアレイ接合部に情報を書き込む方法及び3次元クロスバーアレイ接合部に格納された情報を読み出す方法 - Google Patents
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Links
- 238000000034 method Methods 0.000 title description 28
- 239000002070 nanowire Substances 0.000 claims abstract description 261
- 238000003491 array Methods 0.000 claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 10
- 230000002427 irreversible effect Effects 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 claims description 3
- 238000004891 communication Methods 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims description 2
- 230000005669 field effect Effects 0.000 claims description 2
- 229910044991 metal oxide Inorganic materials 0.000 claims description 2
- 150000004706 metal oxides Chemical class 0.000 claims description 2
- 230000008859 change Effects 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 230000007704 transition Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000006399 behavior Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 229910052596 spinel Inorganic materials 0.000 description 2
- 239000011029 spinel Substances 0.000 description 2
- 229910052566 spinel group Inorganic materials 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000002918 waste heat Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82B—NANOSTRUCTURES FORMED BY MANIPULATION OF INDIVIDUAL ATOMS, MOLECULES, OR LIMITED COLLECTIONS OF ATOMS OR MOLECULES AS DISCRETE UNITS; MANUFACTURE OR TREATMENT THEREOF
- B82B1/00—Nanostructures formed by manipulation of individual atoms or molecules, or limited collections of atoms or molecules as discrete units
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0023—Address circuits or decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y40/00—Manufacture or treatment of nanostructures
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/71—Three dimensional array
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/79—Array wherein the access device being a transistor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/81—Array wherein the array conductors, e.g. word lines, bit lines, are made of nanowires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S977/00—Nanotechnology
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- Engineering & Computer Science (AREA)
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Abstract
【選択図】図11
Description
過去50年間、トランジスタ及び信号線等の基本的な電子部品のサイズを小さくし続けることによって、及びそれに応じて、プロセッサ及び電子メモリチップを含む集積回路の部品密度を高め続けることによって、電子工学産業及びコンピューティング産業は絶えず前に推進されてきた。しかしながら、結局は、フォトリソグラフィ法に基づく半導体回路製造技術において、根本的な部品サイズの限界に達することが予想されている。部品のサイズが、例えば、紫外線光の解像限界未満に小さくなると、フォトリソグラフィ技術を使用してさらに小さな部品を作成するには、技術的要求がはるかに厳しく且つはるかに費用のかかるより高いエネルギーの放射線に基づく技術を用いる必要がある。この新しい技術を使用するには、高価な半導体製造設備を作り直すことが必要となる可能性がある。また、多くの新しい障害に直面することも予想される。例えば、初期の半導体の表面上に既に製造されている部品に対して各工程で使用されるマスクを正確に位置合わせしながら、一連のフォトリソグラフィ工程を通じて半導体デバイスを製造することが必要である。部品サイズが小さくなるにつれて、正確な位置合わせがますます困難になり且つ費用を要するようになる。別の例として、半導体表面上に製造される部品のサイズが小さくなるにつれて、半導体表面にランダムに分布した特定のタイプの欠陥によって不良な半導体デバイスを結果として生じる確率が高くなる可能性があり、その結果、製造中の欠陥デバイスの割合が高くなり、それに対応して有用な製品の歩留まりが低下する。最終的には、分子スケールの距離でしか生じない様々な量子効果が、半導体の部品製造に対する現在の手法を完全に圧倒する可能性がある。
本発明の様々な実施形態は、3次元クロスバーアレイシステムを対象とする。本発明の一態様では、3次元クロスバーアレイシステムは、複数のクロスバーアレイと、第1のデマルチプレクサと、第2のデマルチプレクサと、第3のデマルチプレクサとを含む。各クロスバーアレイは、ナノワイヤの第1の層、ナノワイヤの第1の層に重なるナノワイヤの第2の層、及びナノワイヤの第2の層に重なるナノワイヤの第3の層を含む。第1のデマルチプレクサは、各クロスバーアレイのナノワイヤの第1の層におけるナノワイヤをアドレス指定するように構成され、第2のデマルチプレクサは、各クロスバーアレイのナノワイヤの第2の層におけるナノワイヤをアドレス指定するように構成され、第3のデマルチプレクサは、各クロスバーアレイのナノワイヤの第3の層におけるナノワイヤに信号を供給するように構成される。
本発明の様々な実施形態は、3次元クロスバーアレイシステムを対象とする。この3次元クロスバーアレイシステムは、情報の記憶及び処理を行うように構成され得る。本発明の特定の3次元クロスバーアレイシステムの実施形態は、複数の2層ナノワイヤクロスバーに基づいており、これらの実施形態は、第1のサブセクションで説明される。本発明の他の3次元クロスバーアレイシステムの実施形態は、複数の3層ナノワイヤクロスバーに基づいており、これらの実施形態は、第2のサブセクションで説明される。一般に、本発明の3次元クロスバーアレイシステムの実施形態は、同じ表面積を占める単一の2層クロスバーアレイシステム又は3層クロスバーアレイシステムよりも高密度のクロスバー接合部を提供する。
A.2層ナノワイヤクロスバー
図1は、2層ナノワイヤクロスバーアレイを示す。図1では、ほぼ平行なナノワイヤの第1の層102の上に、ほぼ平行なナノワイヤの第2の層104が重ねられている。第2の層104は、配向が第1の層102のナノワイヤに対して概ね垂直であるが、層間の配向角は、変更することができる。これらナノワイヤの2つの層は、格子、即ちクロスバーを形成し、このクロスバーでは、第2の層104の各ナノワイヤが、第1の層102のナノワイヤのすべての上に重なり、2つのナノワイヤ間の最も接近した接点を表すナノワイヤ交差部において、第1の層102の各ナノワイヤと密接に接触する。図1の個々のナノワイヤは長方形の断面を有するように示されているが、ナノワイヤは、正方形、円形、楕円形、又はより複雑な断面を有することもできる。また、ナノワイヤは、多くの異なる幅又は直径、及びアスペクト比又は偏心率を有することもできる。用語「ナノワイヤクロスバー」は、ナノワイヤに加えて、サブマイクロスケールのワイヤ、マイクロスケールのワイヤ、又はより大きな寸法を有するワイヤからなる1つ又は複数の層を有するクロスバーを指す場合がある。
クロスバー接合部の分子の抵抗特性は、クロスバー接合部の分子の特定の分子構造又は電子的状態に従って変化する可能性がある。場合によっては、クロスバー接合部の分子の状態の変化は不可逆的である場合がある。クロスバー接合部に不可逆的なクロスバー接合部の分子を有する2層ナノワイヤクロスバーは、読み出し専用メモリデバイス(「ROM」)等のプログラマブル電子デバイスを形成するために使用され得る。他の場合では、クロスバー接合部の分子は、導電性である場合があるが、それらの分子は、非常に高い電圧を印加することによって、クロスバー接合部に近接したナノワイヤの部分と共に、不可逆的に損傷を受けることができ、その結果、2つのナノワイヤ間の導電性が途絶され、それらの間の電気的接続が切断される。さらに他の場合では、クロスバー接合部の分子は、或る状態から別の状態へ及びその逆へ可逆的に遷移することができ、それによって、クロスバー接合部に構成される抵抗素子を、選択されたクロスバー接合部への差動電圧の印加によって再構成する、即ちプログラミングすることができる。クロスバー接合部に再構成可能なクロスバー接合部の分子を有する2層ナノワイヤクロスバーは、ランダムアクセスメモリ(「RAM」)等の書き換え可能な電子デバイスを形成するのに使用することができる。
I=(1/R)V
によって近似され得る。ここで、
Rは、クロスバー接合部の分子の抵抗であり、
Iは、クロスバー接合部を流れる電流であり、
Vは、クロスバー接合部の両端の電圧である。
非線形トンネル抵抗器として動作するクロスバー接合部の分子によって相互接続された2つの重なり合うナノワイヤ間を流れる電流は、電流−電圧式、即ち、
I=1/2(keaV−ke−aV)=ksinh(aV)
によってモデル化され得る。ここで、
kは、クロスバー接合部の疑似コンダクタンスであり、
aは、電圧スケール係数である。
擬似コンダクタンスk及びスケール係数aは、クロスバー接合部の分子の物理的特性によって決まるパラメータである。スケール係数aは、クロスバー接合部の抵抗特性を表し、重なり合うナノワイヤ間の電圧の変化に基づいて、クロスバー接合部を流れる電流の変化を特徴付けるために使用され得る。パラメータkは、線形抵抗器のコンダクタンスg=1/Rに類似し、ここで、Rは抵抗を表す。上記で与えられた電流−電圧式に従って動作する非線形トンネル抵抗器は、「トンネル抵抗器」と呼ばれる。
図5は、本発明の一実施形態を表す構成可能な3次元クロスバーアレイシステム500の概略表現を提供する。図5に示されるように、3次元クロスバーアレイシステム500は、3つの2層クロスバーアレイシステム502〜504からなるスタック及びクロスバーアレイデマルチプレクサ506を含む。2層クロスバーアレイシステム502〜504のそれぞれは、クロスバーアレイ及び2つのナノワイヤデマルチプレクサを含む。例えば、クロスバーアレイシステム502は、点々のある領域によって表されるクロスバーアレイ508、並びに2つのナノワイヤデマルチプレクサ509及び510を含む。3次元クロスバーアレイシステム500は、電気絶縁層512によって支持される。また、絶縁層513及び514は、クロスバーアレイシステム502〜504を分離し、2層クロスバーアレイシステム502〜504のクロスバーアレイ内で伝達される電気信号からの電気的干渉を防止する。また、絶縁層512〜514は、2層クロスバーアレイシステム502〜504のナノワイヤを支持する働きもする。クロスバーアレイデマルチプレクサ506は、1対の信号線を介して、各2層クロスバーアレイシステムの1対のデマルチプレクサに接続される。例えば、クロスバーアレイデマルチプレクサ506は、信号線516を介してデマルチプレクサ509に、信号線517を介してデマルチプレクサ510にそれぞれ接続される。
A.3層ナノワイヤクロスバー
図7は、本発明の一実施形態を表す3層ナノワイヤクロスバーアレイ700を示す。ナノワイヤクロスバーアレイ700は、ほぼ平行なナノワイヤ706〜708の第2層が重なるほぼ平行なナノワイヤ702〜704の第1層を含む。また、ナノワイヤクロスバーアレイ700は、ほぼ平行なナノワイヤ706〜708の第2の層に重なるほぼ平行なナノワイヤ710〜712の第3層も含む。層間の配向角は変更することができるが、図7に示されるように、第2の層におけるナノワイヤ706〜708は、配向が第1の層におけるナノワイヤ702〜704に対して約60°であり、第3の層におけるナノワイヤ710〜712は、配向が第2の層のナノワイヤ706〜708に対して約60°である。例えば、第1の層におけるナノワイヤ704と第2の層におけるナノワイヤ707との間の角度は約60°であり、第2の層におけるナノワイヤ707と第3の層におけるナノワイヤ712との間の角度も約60°である。第2の層における各ナノワイヤは、第1の層におけるナノワイヤ702〜704のすべてに重なり、第3の層における各ナノワイヤは、第2の層におけるナノワイヤ706〜708のすべてに重なる。図7の個々のナノワイヤは、長方形の断面を有するように示されているが、ナノワイヤは、正方形、円形、楕円形、又はより複雑な断面を有することもできる。また、ナノワイヤは、図1に関連して上述されたように、多くの異なる幅又は直径、及びアスペクト比又は偏心率を有することもできる。3層ナノワイヤにおけるナノワイヤを製造する方法は、図1に関連して上述された2層ナノワイヤを製造するのに使用される方法と同一である。
図10は、本発明の一実施形態を表す3次元クロスバーアレイシステム1000の等角図を提供する。図10に示されるように、3次元クロスバーアレイシステム1000は、3つの3層クロスバーアレイ1002〜1004からなるスタック、xナノワイヤデマルチプレクサ1006、yナノワイヤデマルチプレクサ1008、及びクロスバーアレイデマルチプレクサ1010を含む。クロスバーアレイシステム1000は、電気絶縁層1012によって支持される。また、絶縁層1013及び1014は、クロスバーアレイシステム1002〜1004を分離し、クロスバーアレイ1002〜1004内で伝達される電気信号からの電気的干渉を防止する。また、絶縁層1012〜1014は、クロスバーアレイ1002〜1004のナノワイヤを支持する働きもする。xナノワイヤデマルチプレクサ1006は、クロスバーアレイ1002、1003、及び1004のそれぞれにおけるxナノワイヤに接続され、yナノワイヤデマルチプレクサ1006は、クロスバーアレイ1002、1003、及び1004のそれぞれにおけるyナノワイヤに接続され、クロスバーアレイデマルチプレクサ1010は、ナノワイヤの別個のz層に接続される。
Claims (10)
- 構成可能な3次元クロスバーアレイシステム(1000)であって、
複数のクロスバーアレイ(1102〜1104)であって、各クロスバーアレイは、ナノワイヤ(702〜704)の第1の層、前記ナノワイヤの第1の層に重なるナノワイヤ(706〜708)の第2の層、前記ナノワイヤの第2の層に重なるナノワイヤ(710〜712)の第3の層、及び3つの重なり合うナノワイヤの交差部に位置するクロスバー接合部(810)を含む、複数のクロスバーアレイ(1102〜1104)と、
各クロスバーアレイの前記ナノワイヤの第1の層における前記ナノワイヤの少なくとも一部をアドレス指定するように構成された第1のデマルチプレクサ(1106)と、
各クロスバーアレイの前記ナノワイヤの第2の層における前記ナノワイヤの少なくとも一部をアドレス指定するように構成された第2のデマルチプレクサ(1108)と、
各クロスバーアレイの前記ナノワイヤの第3の層における前記ナノワイヤの少なくとも一部に信号を供給するように構成された第3のデマルチプレクサ(1110)とを含む、構成可能な3次元クロスバーアレイシステム(1000)。 - 前記第2の層における各ナノワイヤが、前記第1の層における各ナノワイヤに重なり、前記第3の層における各ナノワイヤが、前記第2の層における各ナノワイヤに重なる、請求項1に記載のシステム。
- 前記クロスバー接合部が、前記ナノワイヤの第2の層におけるナノワイヤ(804)に動作可能に接続されたトランジスタ(812〜814)をさらに含み、前記トランジスタが、前記ナノワイヤの第1の層におけるナノワイヤ(802)と前記ナノワイヤの第3の層におけるナノワイヤ(806)との間の電流の流れを制御するスイッチとして動作させることができる、請求項1に記載のシステム。
- 前記トランジスタがさらに、
金属酸化膜半導体電界効果トランジスタ、
npnバイポーラ接合トランジスタ(812〜814)、及び
pnpバイポーラ接合トランジスタのうちの1つからなる、請求項3に記載のシステム。 - 前記クロスバー接合部がさらに、
線形ヒステリシス抵抗器、
非線形ヒステリシス抵抗器、及び
コンデンサのうちの1つからさらになる、請求項1に記載のシステム。 - 構成可能な3次元クロスバーアレイ(500)システムであって、
複数の2次元クロスバーメモリアレイシステム(602〜604)であって、各2次元クロスバーメモリアレイシステムが、第1のデマルチプレクサ(607)によりアドレス指定されるナノワイヤの第1の層(102)、第2のデマルチプレクサ(608)によりアドレス指定されるナノワイヤの第2の層(104)、及び2つの重なり合うナノワイヤの交差部に位置するクロスバー接合部を含む、複数の2次元クロスバーメモリアレイシステム(602〜604)と、
第1のイネーブル信号を各2次元クロスバーメモリアレイの前記第1のデマルチプレクサへ伝えると共に、第2のイネーブル信号を各2次元クロスバーメモリアレイの前記第2のデマルチプレクサへ伝えるように構成されたクロスバーアレイデマルチプレクサ(610)とを含む、構成可能な3次元クロスバーアレイシステム(500)。 - 前記第1の層の前記ナノワイヤ及び前記第2の層の前記ナノワイヤが、
導電性材料、及び
半導体材料のうちの一方からなる、請求項6に記載のシステム。 - 前記第2の層における各ナノワイヤが、前記第1の層における各ナノワイヤに重なる、請求項6に記載のシステム。
- 前記ナノワイヤの第1の層における各ナノワイヤが、抵抗器接合部(206)を介して前記ナノワイヤの第2の層における各ナノワイヤと電気通信する、請求項6に記載のシステム。
- 前記抵抗器接合部(206)がさらに、
線形ヒステリシス抵抗器、
非線形ヒステリシス抵抗器、及び
不可逆抵抗器のうちの1つからなる、請求項13に記載のシステム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/729,228 US7763978B2 (en) | 2007-03-28 | 2007-03-28 | Three-dimensional crossbar array systems and methods for writing information to and reading information stored in three-dimensional crossbar array junctions |
US11/729,228 | 2007-03-28 | ||
PCT/US2008/003789 WO2008121252A1 (en) | 2007-03-28 | 2008-03-21 | Three-dimensional crossbar array systems and methods for writing information to and reading information stored in three-dimensional crosbar array junctions |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010522987A true JP2010522987A (ja) | 2010-07-08 |
JP5121921B2 JP5121921B2 (ja) | 2013-01-16 |
Family
ID=39792855
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010500948A Expired - Fee Related JP5121921B2 (ja) | 2007-03-28 | 2008-03-21 | 3次元クロスバーアレイシステム、並びに3次元クロスバーアレイ接合部に情報を書き込む方法及び3次元クロスバーアレイ接合部に格納された情報を読み出す方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7763978B2 (ja) |
JP (1) | JP5121921B2 (ja) |
KR (1) | KR101409310B1 (ja) |
CN (1) | CN101647117B (ja) |
DE (1) | DE112008000800B4 (ja) |
WO (1) | WO2008121252A1 (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8395901B2 (en) * | 2007-11-13 | 2013-03-12 | William Marsh Rice University | Vertically-stacked electronic devices having conductive carbon films |
WO2010048127A2 (en) | 2008-10-20 | 2010-04-29 | The Regents Of The University Of Michigan | A silicon based nanoscale crossbar memory |
US7898844B2 (en) * | 2008-10-31 | 2011-03-01 | Seagate Technology, Llc | Magnetic tunnel junction and memristor apparatus |
US9142287B2 (en) | 2010-03-12 | 2015-09-22 | Hewlett-Packard Development Company, L.P. | Coding for crossbar architecture |
US8351234B2 (en) * | 2010-04-29 | 2013-01-08 | Hewlett-Packard Development Company, L.P. | Extensible three dimensional circuit having parallel array channels |
JP2015501534A (ja) * | 2011-10-13 | 2015-01-15 | ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア | 電気光学装置用の透明導電体としての溶液プロセスによるナノ粒子−ナノワイヤ複合フィルム |
AU2011384617A1 (en) | 2012-01-01 | 2014-07-10 | Tracense Systems Ltd. | Nanostructure and process of fabricating same |
DE202012102039U1 (de) * | 2012-06-04 | 2013-02-08 | Ramot At Tel Aviv University Ltd. | Nanostruktur |
US9147438B2 (en) | 2013-10-23 | 2015-09-29 | Qualcomm Incorporated | Monolithic three dimensional (3D) integrated circuits (ICs) (3DICs) with vertical memory components, related systems and methods |
CN103560950B (zh) * | 2013-11-13 | 2017-03-29 | 上海华力微电子有限公司 | 三维容错性自寻路径交叉开关矩阵设备 |
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US10127494B1 (en) | 2017-08-02 | 2018-11-13 | Google Llc | Neural network crossbar stack |
KR102126791B1 (ko) * | 2017-11-23 | 2020-06-25 | 서울대학교산학협력단 | 교차점 어레이를 이용한 신경 연결망 및 그 패턴 인식방법 |
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Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US6256767B1 (en) * | 1999-03-29 | 2001-07-03 | Hewlett-Packard Company | Demultiplexer for a molecular wire crossbar network (MWCN DEMUX) |
US6870394B2 (en) * | 2001-10-29 | 2005-03-22 | Hewlett-Packard Development, L.P. | Controlled input molecular crossbar latch |
US6466512B1 (en) * | 2001-11-13 | 2002-10-15 | Hewlett Packard Company | Method of generating address configurations for solid state memory |
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US8004876B2 (en) * | 2002-08-30 | 2011-08-23 | Hewlett-Packard Development Company, L.P. | Configurable molecular switch array |
US7350132B2 (en) * | 2003-09-10 | 2008-03-25 | Hewlett-Packard Development Company, L.P. | Nanoscale interconnection interface |
US7310004B2 (en) | 2004-05-28 | 2007-12-18 | California Institute Of Technology | Apparatus and method of interconnecting nanoscale programmable logic array clusters |
-
2007
- 2007-03-28 US US11/729,228 patent/US7763978B2/en active Active
-
2008
- 2008-03-21 WO PCT/US2008/003789 patent/WO2008121252A1/en active Application Filing
- 2008-03-21 KR KR1020097021905A patent/KR101409310B1/ko active IP Right Grant
- 2008-03-21 DE DE112008000800.0T patent/DE112008000800B4/de not_active Expired - Fee Related
- 2008-03-21 CN CN2008800105595A patent/CN101647117B/zh not_active Expired - Fee Related
- 2008-03-21 JP JP2010500948A patent/JP5121921B2/ja not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2006115980A1 (en) * | 2005-04-22 | 2006-11-02 | Hewlett-Packard Development Company, L. P. | Multiplexer interface to a nanoscale-crossbar |
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JP2007053199A (ja) * | 2005-08-17 | 2007-03-01 | Toshiba Corp | 集積回路装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN101647117A (zh) | 2010-02-10 |
DE112008000800B4 (de) | 2016-01-28 |
JP5121921B2 (ja) | 2013-01-16 |
DE112008000800T5 (de) | 2010-07-01 |
US20080237886A1 (en) | 2008-10-02 |
KR101409310B1 (ko) | 2014-06-18 |
KR20100015735A (ko) | 2010-02-12 |
US7763978B2 (en) | 2010-07-27 |
CN101647117B (zh) | 2013-01-16 |
WO2008121252A1 (en) | 2008-10-09 |
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Legal Events
Date | Code | Title | Description |
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A131 | Notification of reasons for refusal |
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TRDD | Decision of grant or rejection written | ||
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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R360 | Written notification for declining of transfer of rights |
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R360 | Written notification for declining of transfer of rights |
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S111 | Request for change of ownership or part of ownership |
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