JP2010512013A - 光学デバイス - Google Patents

Abstract

本発明は、光学デバイス、およびそれを製造する方法に関する。ある態様においては、本発明は光起電力デバイスまたは太陽電池に関する。光学デバイスは第１電極と、第２電極と、第１および第２電極の間に配置される活性エレメントと、を備える。活性エレメントは、第１電極から縦方向に延びるとともに第１および第２電極に接している複数の半導体構造を備える。活性エレメントはｎｐ接合を備える。半導体構造では、少なくとも構造の一部は、概ねプレートまたはフレーク形状である。ある態様においては、半導体構造は、ナノメートル範囲にある少なくとも１つの特徴的な寸法を有する。

Description

（発明の分野）
本発明は、光学デバイスおよびそれを製造する方法に関し、さらに本発明は光起電デバイス、放射検出器および発光デバイスに関する。

（発明の背景）
太陽エネルギーは、メインエネルギー源として化石燃料の置き換えに加わるエネルギー源の潜在的な候補と長く見なされてきた。しかしながら、太陽エネルギーの広範囲な応用は、太陽電池すなわち光電池の多少不十分な効率、典型的には２０％よりかなり良好ではない効率によって、比較的高い生産コストと相まって、今まで、妨げられていた。したがって、現在、太陽電池は、従来の生成エネルギーが利用不可能な場合、または従来のエネルギーを場所へと運ぶコストが太陽電池の生産コストとより近く釣り合う場合に、主として用いられる。

現在の光電池は、ｎｐ接合を組込んだ半導体材料（例えば結晶シリコン、ガリウム砒素など）の薄層を、光で誘導されたエネルギーを直流に変換するために、よく用いる。現在の光電池は効率が着実に増加しているが、一般的にこれらのデバイスの物理的特性は効率約３０％までに制限されるであろうと考えられている。

現在のタイプの光電池の高精度な調整は開発費の点から費用がかかり、そしてさらに、最大の達成可能な効率が制限されていると考えられているので、現在の技術の直接的な改良は、化石燃料または他の従来のエネルギー源の代わりとして広範囲な使用に適している太陽電池を提供する適切なストラテジーであるようには思われない。有望な代案において、解決は、活性エレメントとしてマイクロサイズ化またはナノサイズ化半導体構造に基づく光電池に関連して提案された。

ＵＳ特許７，０８７，８３３は、少なくとも光活性層の一部として半導体ナノ構造を有している光起電力デバイスを開示している。異なる材料から形成される第１および第２集団のナノ構造が配置されており、２つの集団のナノ構造は互いに対してタイプＩＩバンドオフセットエネルギー図を呈する。改善された光起電力デバイスを提供する技術のニーズがあり、一般的には改善された光学デバイスのニーズがあり、特に高い効率対コスト比を有するデバイスが好都合であろう。

本発明は、改善された光学デバイスを提供しようとするものであり、本発明の目的は、活性エレメント内に、または活性エレメントとして、ナノサイズ化またはマイクロサイズ化された半導体構造を組み込んだ新しい光学デバイスを、特に、高い効率対コスト比を有するそのようなデバイスを提供することにある。

本発明のさらなる目的は、従来技術の代案を提供することにある。

課題を解決するための手段および発明の効果

したがって、上述の目的および他のいくつかの目的は、本発明の第１の面においては以下の光学デバイスを提供することによって、達成することが目指される。光学デバイスは、
第１電極と、
第２電極であって、第１または第２電極が第１波長範囲において少なくとも部分的に透明である第２電極と、
第１および第２電極間に配置された活性エレメントであって、活性エレメントが第１電極から縦方向に延びるとともに第１および第２電極に接している複数の半導体構造を備えており、活性エレメントがｎｐ接合を備えている活性エレメントと、
を備えており、
半導体構造は、縦方向における高さと、縦方向と直交する方向における幅および厚みと、を有しており、少なくとも半導体構造の一部が概ねプレート形状であり、半導体構造の少なくともその一部の下部半分に位置するセクションでは、幅が厚みより実質的に大きい。

本発明は、２つの電極間に配置された活性エレメントを有するあらゆるタイプの光学デバイスに関係する。光学デバイスの具体的なタイプは、動作のモードに応じて決まる。ある態様においては、光学デバイスは、放射検出器を含む光起電力デバイスまたは電池であり、他の態様においては、ＬＥＤなどの発光デバイスを含んでいる。第１および第２電極は、外部から活性エレメントへ電気的導通を提供可能なあらゆる適当な導電材料から形成できる。

第１または第２電極の透明度は、１００％から５０％の範囲に、例えば７５％から９０％の範囲にとすることができる。原則的に、より高い透明度の方がより良好である。入射してくる放射の強度を最大限にすることが最適であるからである。第１波長範囲は、紫外から赤外光の範囲、例えば約２００ｎｍから約３．５μｍまでの範囲とできる。第１波長範囲は全範囲にわたるか、または１つ以上の所定の下位範囲にわたるよう適合させることができる。第１範囲を、また、１つ以上の特定の範囲における放射がブロックされるよう、設定することもできる。提供される特定の範囲を、デバイスの特定の用途に調整することができ、または、特定素材の選択を含む特定設計の選択によって規定することもできる。

活性エレメントの機能は、光で誘導されるプロセスなど、半導体構造と入射してくる放射との間の相互作用のプロセスにおいて生成され電子とホールのペアを少なくとも分離させることである。活性エレメントの代替的な態様においては、電子とホールのペアが半導体構造に注入され、そこでそれらが再結合し、その結果、放射の生成が起こり、活性エレメントとの結合から外れる。

少なくとも複数の半導体構造は特定の幾何学的形状であり、その複数の半導体構造は概ねプレート形状であり、その構造を先の尖った形状を有するフレーク形状とすることもできる。一般的に、プレートフォームまたはプレート形状とは厚みよりも幅が広い構造を言い、一方、フレーク形状とは概ね先の尖った形状を有する特定のタイプのプレートを言う。一般的に、また、代替的な形状の半導体構造の下位集団が存在していてもよい。特定の成長条件によっては、多くの代替的な形状の集団が共存することがある。同様に、また、特定のタイプの集団内では、形状とサイズの分布が存在することがある。態様によっては、それは、概ねプレート形状である半導体構造の一部だけである場合もある。そのような態様においては、典型的には、内部構造は一般的なプレート形状であり、そして、領域がその内部のプレート形状構造から成長している。

半導体構造の高さは、数百ナノメートル（ｎｍ）から数マイクロメーター（μｍ）の範囲に、典型的には１〜２５μｍの範囲とすることができる。半導体構造の下部半分の幅は１００ｎｍから２μｍの範囲とすることができ、厚みは、５ｎｍから５００ｎｍの範囲、典型的には２５〜１００ｎｍの範囲例えば３０〜８０ｎｍの範囲とすることができる。

半導体構造または半導体構造の少なくとも一部の下部半分においては、幅が厚みより実質的に大きい。一般的に、幅対厚みの比は、１．５〜５００またはそれ以上の範囲とさえでき、例えば３〜２５０の範囲、例えば５〜１００の範囲、例えば１０〜７５の範囲、例えば２５〜５０の範囲とすることができる。特定の幅対厚みの比は、適用される特定の成長条件に応じて決めることができる。典型的には、厚み対幅の比の分布は、そのような分布において、分布の中心が、分布の中央部の厚み対幅の比では幅が厚みより実質的に大きくできるように得られる。

ナノメートルの範囲にある少なくとも１つの領域または特徴的な寸法を有する半導体構造は、ナノ構造と一般的に呼ぶことができる。ここで、半導体構造のまたは半導体構造の少なくとも一部の少なくとも厚みを、ナノメートル範囲とすることができる。

本発明は、特に、しかし限定するわけではないが、高効率な光学デバイスを提供するのに好都合である。高い効率は半導体構造の形状寸法と関係があると考えられる。半導体構造の寸法は、生成された電子とホールのペアが生成の付近では再結合されず、それよりむしろ電極で分離される高い確率を生じさせる。

本発明にかかるデバイスを提供することによって、必要とされる高価な材料はほんのわずかな量ですむ。さらに、半導体構造の全体的な幾何学的形状により、入射してくるほとんどの放射が半導体構造によって吸収され、表面で反射されないので、その結果、活性エレメント上の反射防止コーティングを回避できる。態様によっては、反射防止コーティングをインカップリング電極すなわち第１または第２電極または両方の電極の表面にさらに配置することもできる。

第１電極は、半導体構造上で成長するまたはそこから突出する基板とすることができる。第１電極を、Ｖ／ＩＩＩ族半導体基板、ＶＩ／ＩＩ族半導体基板、ＩＶ族半導体基板またはそれらの複合物の基板とすることができる。具体的な態様では、第１電極をＧａＡｓまたはＳｉの基板とすることができる。

第１電極を、透明な導線体、例えば透明導性電酸化物（ＴＣＯ）、たとえばインジウムスズ酸化物（ＩＴＯ）、ＳｎＯ_２：Ｆ、ＺｎＯ：Ｂ、ＺｎＯ：Ａｌなどのドープされた酸化物等とすることができる。第１電極は、また、導電性ポリマー材料とすることもできる。

第１電極は、また、導電性または半導線性の電極、例えば金属層でコートされたガラス基板または半導電性材料でコートされたガラス基板と接する絶縁体とすることもできる。

第１電極は、第１層および少なくとも第２層を有する構造などの層状構造とすることができる。

半導体構造は、実質的に結晶、例えば実質的に単結晶または多結晶とすることができる。一般的に、少なくとも長さスケールの構造にわたる実質的に結晶である半導体構造を提供することは好都合である。実質的に結晶構造を提供することによって、再結合中心をほとんどなくす、またはなくすことさえできる。したがって、より高い効率を提供することができる。

半導体構造は、Ｖ／ＩＩＩ族半導体、ＶＩ／ＩＩ族半導体、ＩＶ族半導体またはこのような材料のあらゆる組み合わせすなわち複合物とすることまたは少なくとも含むことができる。具体的な態様においては、半導体構造は、ＩｎＡｓ、Ｓｉ、ＣｄＳｅ、ＣｄＴｅ、ＩｎＰ、ＣｄＳ、ＺｎＳ、ＺｎＯ、ＺｎＳｅ、ＰｂＳｅ、ＰｂＳ、ＺｎＴｅ、ＨｇＴｅ、ＧａＮ、ＧａＰ、ＧａＡｓ、ＧａＳｂ、ＩｎＳｂ、Ｇｅ、ＡｌＡｓ、ＡｌＳｂまたはＰｂＴｅ、または限定するわけではないが三元化合物または四元化合物を含むこのような材料のあらゆる化合物とすることまたは少なくとも含むことができる。

半導体構造は、可視範囲または赤外範囲、またはその両方において、少なくとも７０％の、例えば少なくとも８０％、例えば少なくとも９０％、例えば少なくとも９５％、例えば少なくとも９８％の、吸光度を有することができる。

活性エレメントはｎｐ接合を備える。個々の半導体構造によってｎｐ接合を配置することができ、ｎ型導電性を有するｎ型領域と、ｐ型導電性を有するｐ型領域と、を備える半導体構造を配置することによって、その領域の間の境界がｎｐ接合を形成することができる。このような領域は多くの方法で配置することができる。

ある態様において、第１導電性の半導体構造が配置され、そして、半導体構造には、成長とともにまたは成長後、ある材料がドープされ、異なる第２導電性を呈する。

ある態様において、ｎ型導電性またはｐ型導電性の半導体構造が配置され、その上にｎ型導電性またはｐ型導電性の半導体材料が配置され、半導体構造がｎ型導電性またはｐ型導電性を有する領域と隣接しており、これにより、境界にｎｐ接合を形成している。

ある態様においては、ｎ型導電性またはｐ型導電性の半導体構造が配置されており、その上には同じ導電性の半導体材料が配置されており、この上には異なる導電性の半導体材料が配置されており、これにより、半導体構造は、ｎ型導電性を有する領域と、ｐ型導電性を有する領域と、を備えるかまたは支持し、これにより、境界にｎｐ接合を形成している。

ｎ型導電性を有する複数のｎ型領域と、ｐ型導電性を有する複数のｐ型領域と、を備える半導体構造を配置することができ、これにより多重ｎｐ接合が形成される。多重ｎｐ接合を配置することによって、より高い効率および／または電圧を提供することができる。

半導体構造は第１格子定数を有することができる。第１電極は、第２格子定数を有すること、または格子定数をもたないことすなわち全く結晶でないことができる。第１および第２格子定数は異なっている、つまり、半導体構造と、それが成長する基板と、の間に格子不整合がある。例えば、ＩｎＡｓ構造は、その格子定数６．１Åが、５．７Åの格子定数のＧａＡｓ基板とは異なっている。他の態様においては、基板が格子をもたない、つまり結晶ではなく例えばガラス基板であるので、半導体構造の格子は基板と一致しない。成長する基板とは格子整合しない半導体構造を配置することができることは好都合である。なぜなら、使用できる基板のタイプの自由度が非常に高いからである。安価な基板、ガラス基板、ポリマー基板、他の標準的な基板などの例えばシリコン基板を用いることができる。基板との境界での半導体構造の格子は、それ自体を基板の表面に適合させることができる。

半導体構造は、特定の用途に対して適切な範囲にあるバンドギャップを有することができる。態様によっては、半導体構造は、０．２５ｅＶから２ｅＶの範囲にバンドギャップを有することができる。バンドギャップの具体的な大きさを、半導体構造の有効なサイズによって調整することができる。半導体構造の領域の適切なサイズを、例えば適切なサイズのｎ型領域またはｐ型領域などを、選択することまたは配置することによって、構造のエネルギーバンドを、同じ材料のバルク構造のエネルギーバンドに対してシフトさせることができる。半導体構造の適切なサイズを適切に調整することによって、その結果、特定のバンドギャップを提供することができる。

第２電極を上側の電極とすることができる。第２電極を、透明な導電材料例えばＴＣＯとすることができる。また、透明な導電性ポリマーを用いることもできる。第２電極は、また、導電性または半導線性の電極例えば金属層または半導電性層でコートされたガラス電極、導電性ポリマー材料、または導電体などでコートされた絶縁体とすることもできる。

第２電極を、第１層および少なくとも第２層を有する層状の基板とすることができる。

活性エレメントは、第２波長範囲において少なくとも部分的に透明なフィラーエレメントを備えることもできる。第２波長範囲の光学的性質を、第１波長範囲に対して指定される範囲内に選択することができる。フィラー材料は、ガラス、一酸化シリコン、二酸化シリコン、ポリマーまたは他の適当な材料とすることができる。典型的には、フィラー材料は電気的絶縁体である。

好都合な態様では、フィラーを、ＳＵ−８ベースのポリマー材料とすることができる。ＳＵ−８の化学名は、ビスフェノールＡのグリシジルエーテルである。ＳＵ−８は適当なフィラー材料となりえる。高い化学的耐性を有し、従来の微細加工手法と相性がよく、また、それは、比較的簡単に早く加工できるからである。

本発明の第２の面においては、以下の光学デバイスを製造する方法が提供される。方法は、
第１電極を配置することと、
第１電極上に核生成中心を配置することと、
第１電極から縦方向に延びる複数の半導体構造を形成するよう少なくとも第１材料を堆積させることと、
を備える。

第２の面にかかる方法は、本発明の第１の面にかかるデバイスを提供することに適用できる。

複数の半導体構造は、活性エレメントとでき、または活性エレメントの一部を形成することもできる。

方法を、分子線エピタキシャル法（ＭＢＥ）またはマイクロまたはナノ構造を基板上に成長させることができる他の方法と関連して行うことができる。例えば金属・有機気相成長法（ＭＯＰＶＥ）、化学ビーム成長法（ＣＢＥ）またはナノ構造を成長させる同様の方法と関連する。

フィラー材料を半導体構造上に堆積させるステップ、第２電極を配置するステップ、などの追加的なステップを行うことができ、これにより、複数の半導体構造を間に配置することができ、第２電極と接触させることができる。

半導体構造の少なくとも第１領域には、ｐ型またはｎ型のいずれかの第１型の導電性の第１領域を配置することができ、半導体構造の少なくとも第２領域には、ｐ型またはｎ型のいずれかの第２型導電性の第２セクションが配置されており、第１および第２領域がｎｐ接合を形成している。

半導体構造の少なくとも第１領域を成長工程の際に第１材料を堆積することによって配置することができ、第２材料は成長工程の際に第２材料を堆積することによって配置される。

第１型導電性を有する半導体構造を成長させることができ、後のステップにおいて材料がドープされてこれによりドープ領域が形成され、ドープ領域が第２型の導電性である。

ドーピングを、コーティングステップおよび任意選択的に加熱ステップを用いて行うことができる。

ドーピングを、半導体構造にドーパントを注入することによって、例えばイオンボンバードメントを用いて、行うことができる。

第１タイプの導電性を有する半導体構造を成長させ、後のステップにおいて第２タイプの導電性の材料をドープすることができる。半導体構造とコーティングとの間の境界はｎｐ接合を形成している。

さらなる面においては、光起電力デバイス、放射検出器および発光デバイスが提供される。

本発明の個々の面を、他の面のうちのいずれかとそれぞれ組み合わせることができる。本発明のこれらのおよび他の面は、実施形態を参照した以下の説明から明らかになろう。

光電池の概略的な実施形態を示す。 斜めから見た複数のフレークを示すＳＥＭ像である。 上から見たいくつかのフレークを示すＳＥＭ像である。 特定の幾何学的方位とともに１つのフレークを示したＳＥＭ像である。 フレークの側面図を示すＳＥＭ像である。 フレークの一部の拡大ＴＥＭ像を伴った、フレークの上部のＴＥＭ像である。 フレーク成長の成長シナリオの概略図である。 Ａ乃至Ｃは、成長条件を変化させたフレークの斜めからのＳＥＭ像を示す。 ｎｐ接合を有するフレークの実施形態の概略図である。 ｎｐ接合を有するフレークの実施形態の概略図である。 ｎｐ接合を有するフレークの実施形態の概略図である。 ｎｐ接合を有するフレークの実施形態の概略図である。 ｎｐ接合を有するフレークの実施形態の概略図である。 ＳＵ−８フィラーに埋め込まれたフレークのＳＥＭ像を示す。 光学デバイスを製造する全体的な工程のフローチャートを示す。

（実施形態の説明）
次に、本発明の実施形態の説明を、図面を参照しながら、例示としてのみ行う。

図１は、本発明にかかる光学デバイスの概略的な実施形態を示す。図示の光学デバイスは、光電池１の態様である。動作において、太陽電池が日射などの放射２で露光されるようにされている光電池として動作できる。放射は活性エレメント３に取り込まれ、そこで電子とホールのペアが生成されて、電気的な目的のために利用できる電位９を生じる。

光学デバイス１は、第１電極すなわち基板４と、第２電極すなわち上部電極５と、を備える。さらに、デバイスは、第１および第２電極間に配置された活性エレメント３を備える。入射してくる放射を活性半導体構造に取り込むために、第１または第２電極は、第１波長範囲において少なくとも部分的に透明である。典型的には、第１または第２電極のうちの一方だけが透明である。しかしながら、両方が透明であってもよい。

さらに、活性エレメントは、堅固で固形の活性エレメントを提供するよう半導体構造間の領域に配置されたフィラーエレメント８を備えることができる。一般的な放射検出器の代替的実施形態においては、特定の波長範囲を検出するように、システムの光学特性を提供できる。２つの電極４，５の間の電位は、特定の光学特性の入射してくる放射の特定の強度を示すことができ、または関連づけられることができる。

他の代替的実施形態においては、ＬＥＤなどの発光デバイスが提供される。このような実施形態においては、ホールが電極の一方に注入され、電子が、他方の電極に注入され、電子とホールのペアが放射再結合プロセスにおいてｎｐ接合で再結合される。生成された放射は、活性エレメントとの結合から外れる。

活性エレメントは、第１電極から縦方向７に延びるとともに第１および第２電極に接している複数の、すなわち集団の半導体構造６を備える。半導体構造の幾何学的な構造は、典型的には概ねプレートのフォームすなわち形状をしているが、実施形態によっては、半導体構造の一部のみが概ねプレートのフォームすなわち形状であってもよい。実施形態によっては、フレークを、気相−液相−固相（ＶＬＳ）プロセスを用いて成長させることができ、このプロセスは、原子レベルでの特定成長機構における不確かさにより気相−固相−固相（ＶＳＳ）プロセスとも呼ぶことができる。ＶＬＳプロセスにおいては、触媒粒子の態様の、典型的には金属の粒子例えば金の粒子の核形成中心が、半導体構造の成長が始まる前に堆積されまたはその他の場合は基板上に配置される。このような粒子１０は、半導体構造の上部に配置される。金属または他の導電材料の態様の触媒粒子は、半導体構造と上部電極５との間で良好な電気的接触を保証することができる。

成長プロセスの実施形態をさらに以下に説明する。

図２乃至５は、ＧａＡｓ基板上にＭＢＥによって成長したＩｎＡｓフレークのＳＥＭ像を示す。ＩｎＡｓフレークを、ＧａＡｓ基板の（１００）面上に成長させる。ＩｎＡｓフレークを、Ｖ／ＩＩＩ−ＢＥＰ比５．７で、Ａｓ_４対しては１．２ｘ１０^−５トルのビーム等価圧力（ｂｅａｍ ｅｑｕｉｖａｌｅｎｔ ｐｒｅｓｓｕｒｅ（ＢＥＰ））を用いて、Ｉｎに対しては２．１ｘ１０^−６トルのＢＥＰを用いて、成長させた。基板を約４２０℃の温度で保持し、そして成長時間は２時間であった。

図２は、３０ｋＶで得られたＳＥＭ像２０を１０，０００倍の拡大率で示す。スケールバー２１は、１μｍの範囲を示す。ＳＥＭ像２０は、斜めから見た複数のフレークを示す。イメージからわかるように、大多数の構造は概ね先端が尖っているフレーク形状である。しかしながら、構造の下位グループは逸脱した形状をもつ。特定の形状は多くのパラメータによって規定され、また、多くの形状が全体的なエネルギーにおいて同様である場合があり、したがって、動力学的考察だけでは、単一の形状を配置することが不可能であろう。しかしながら、重要なことには、複数の同様な形状が、多くが、たとえすべてでなくとも、概ねプレート形状をもって配置される。フレークの上部の形状は一様でなく、単一の好ましい結晶方向はないが、さらに図５および７と関連して詳述するように、下部の側面は（０−１１）面および（０１−１）面に近い傾向がある。

図３は、３０ｋＶで得られたＳＥＭ像３０を１００，０００倍の拡大率で示す。スケールバーは、１００ｎｍの範囲を示す。ＳＥＭ像３０は、上から見たいくつかのフレークを示す。

図４は、単一のフレークのＳＥＭ像４０を示す。フレークは、（１００）面を紙面としてともに示される。また、［０−１１］方向４２および［０−１−１］方向４３を示す。

図５は、超音波によって取り外され、酸化シリコン表面に置かれたフレーク５１のＳＥＭ像５０を示す。スケールバー５２は、１μｍの範囲を示す。フレークは、［１００］方向５３、［１１１］方向５４および［０−１１］方向５５とともに示される。

図２乃至５から、半導体構造が、縦方向７に延びる高さ５６と、同じく、［０−１１］方向沿って延びる幅４４と、［０−１−１］方向に沿って延びる厚み４５と、を有することは明確である。半導体構造の下部半分に位置する部分であって、例えば図５に参照符号５７によって示す位置の部分では、幅対厚みの比は約１μｍ対８０ｎｍの１２．５である。図示の結晶方向は、ＧａＡｓの（１００）面で成長したＩｎＡｓの系である。特定の結晶方向は特定の系に応じて決まり、したがって、異なる半導体構造および／または異なる基板に対しては、異なる結晶方向が対応することになる。結晶方向は例示する実施形態を描写する例示的な目的のために示したのであって、本発明の範囲は特定の結晶方向に限定されない。

図６は、フレークの一部の拡大ＴＥＭ像６１を伴った、フレークの上部のＴＥＭ像６０を示す。ＴＥＭ像の特定の位置は示した位置とは対応せず、特定の位置は例示的な理由でのみで提供される。また、カプセル化された金の触媒粒子６２を示す。原子レベルの分解能を示す拡大ＴＥＭ像から、ＩｎＡｓフレークが実質的に単結晶であり、もしあたっとしても欠陥が数カ所以下であることがわかるであろう。さらに、フレークのエネルギー分散型Ｘ線分析（ＥＤＸ）測定は、フレークにおけるＩｎとＡｓ間の分布が５０／５０であることを示している。フレークの回折解析は、ＩｎＡｓ格子が少なくとも大多数のフレークでは歪んでいないことを示している。

図７は、本書類を提出した時点でＶ族材料としてＡｓ_４をＩＩＩ族材料としてＩｎを用いたＭＢＥにおけるＧａＡｓ（１００）上のＩｎＡｓフレーク成長として理解されているフレーク形状の成長機構の概略図である。ナノ粒子成長の複雑な性質により、成長機構と関係するある不確かさがある。成長挙動を、フレーク形状の調査から成長時間の関数として推定した。［１００］方向に成長する正方形の断面を有するとともに側面として４つの非極性｛０１１｝面を有するロッド構造から始まることが予想される（図７ａ）。成長が継続するにつれ、小さい小板が（１００）基板面とロッドの基部における｛０１１｝結晶面との間の交点に、しかし２つの砒素終端方向（ａｒｓｅｎｉｃ−ｔｅｒｍｉｎａｔｅｄ ｄｉｒｅｃｔｉｏｎｓ）にのみ、形成される（図７ｂ）。これは、おそらく、（０１１）と（１１１）Ａ面の上の砒素結合動力学の結果であろう。ロッド結晶の２つの側面に生成された結果として生じる砒素終端面（ａｒｓｅｎｉｃ−ｔｅｒｍｉｎａｔｅｄ ｓｕｒｆａｃｅｓ）は、低エネルギーの非極性｛０１１｝面と比較して、用いられた成長条件の下で非常に高い結合係数を有する高エネルギーの表面である。結果として、ＩｎＡｓ成長は、今や、Ａｕで触媒した気相−固相−固相（ＶＳＳ）成長を除いて、ほとんどこれらの高エネルギー面でのみ起こる。成長が継続するにつれ、フレークは、走査型電子顕微鏡（ＳＥＭ）像から判断すると、最も可能性が高いのは（１００）基板面に対して７６．７８の角度を有する｛１３３｝Ｂ面であろう面を有する三角形に達する（図７ｃ）。成長時間が経つにつれ、高エネルギーの｛１３３｝Ｂ面上のエピタキシャル気相−固相（ＶＳ）ＩｎＡｓ成長によりフレークが上方および外側へと延びていき、それにしたがって、フレーク幅が増加する。フレークの基部の平均幅は、３５０ｎｍから５００ｎｍの間にあるのが観察された。これらの幅は特定の成長条件に応じて決まる。より長い成長時間では、フレークの高さはＩｎの面拡散長とおそらく関連している、２つの｛１３３｝Ｂ面の下部の成長率が増加し始める点に達する。これが、｛１３３｝Ｂ面を、垂直な非極性｛０１１｝面となる方向にゆっくり変化させる。同時に、フレークの上部のＡｕで触媒された成長は継続し、これにより、高エネルギーＢ面がプレートの上部に依然として存在し続ける。数マイクロメーターの垂直成長後に、フレークは最終形状に達する。ここではフレークの上部は、依然として継続しているＶＳＳ成長によって形成され、Ａｕ−Ｉｎ共晶粒子をほとんど非極性｛０１１｝面となっているフレークの下部側面に接続している２つの砒素終端面と結合している（図７ｄ）。この最終フレーク形状は、Ａｓ_２を用いた成長では、少なくとも１５μｍまでの成長高さで存在していることが観察された。フレークを成長させるために用いられる成長時間は、３０から１２０分の間の範囲である。

図８Ａ乃至８Ｃは、異なるＶ／ＩＩＩ−ＢＥＰ比および異なる基板温度でＧａＡｓ基板の（１００）面上にＭＢＥを用いて成長させたＩｎＡｓフレークの斜めからのＳＥＭ像を示す。Ｖ／ＩＩＩ比を、Ａｓ_４ビームのＢＥＰを変化することによって変化させた。イメージは、３０ｋＶで得られた、１０，０００の拡大率のものである。スケールバーは、１μｍの範囲を示す。

図８ＡのＩｎＡｓフレークを、Ｖ／ＩＩＩ−ＢＥＰ比４．３で、Ａｓ_４対しては３．６ｘ１０^−６トルのビーム等価圧力（ＢＥＰ）を用いて、Ｉｎに対しては８．３ｘ１０^−７トルのＢＥＰを用いて、成長させた。基板を約４２０℃の温度で保持し、そして成長時間は１．５時間であった。

図８ＢのＩｎＡｓフレークを、Ｖ／ＩＩＩ−ＢＥＰ比５．４で、Ａｓ_４対しては４．５ｘ１０^−６トルのビーム等価圧力（ＢＥＰ）を用いて、Ｉｎに対しては８．４ｘ１０^−７トルのＢＥＰを用いて、成長させた。基板を約４２０℃の温度で保持し、そして成長時間は１．５時間であった。

図８ＣのＩｎＡｓフレークを、Ｖ／ＩＩＩ−ＢＥＰ比６．５で、Ａｓ_４対しては５．３ｘ１０^−６トルのビーム等価圧力（ＢＥＰ）を用いて、Ｉｎに対しては８．２ｘ１０^−７トルのＢＥＰを用いて、成長させた。基板を約４１０℃の温度で保持し、そして成長時間は１．５時間であった。

イメージは、個々のフレーク構造同じく全体的な集団特性が、成長パラメータすなわち条件の変化とともに変化することを示している。概して、より低い基板温度およびより低いＶ／ＩＩＩ−ＢＥＰ比では、フレーク密度は、より高い温度およびＶ／ＩＩＩ−ＢＥＰ比のものよりも高い。さらに、より低い基板温度およびより低いＶ／ＩＩＩ−ＢＥＰ比では、より高い温度およびＶ／ＩＩＩ−ＢＥＰ比で成長させたフレークのよりも、幅が広いフレーク形状の程度が高くなることが観察される。

適当なＶ／ＩＩＩ−ＢＥＰ比は３．５から５．５の間に見出され、適当な基板温度は３５０℃から４５０℃間に見出される。しかしながら、適切な構造がまたこれらの範囲から外れて見出される可能性があるため、本発明がこれらの範囲に限定されないことは理解されよう。

図２乃至６、８、１４に示したフレークは、Ａｓ_４を用いて成長させたが、Ａｓ_２を用いる成長もまた可能である。Ａｓ_２のビームを用いる場合、Ａｓ_４成長と比較して、フレークの厚みが、成長時間とともに増加することがわかった。さらに、同じ量の堆積Ａｕに対して、フレークの厚みは、Ａｓ_２に成長されたサンプルではＡｓ_４を用いて成長されたものより大きいことがに観察された。このことは、｛０１１｝面上のＡｓ_２のより高い結合係数と一致する。

図９は、ｎｐ接合９３を有するフレークの実施形態の概略図である。ｎ型導電性を有するｎ型領域と、ｐ型導電性を有するｐ型領域と、を備えてその領域がｎｐ接合を形成している半導体構造を有することによって、ｎｐ接合が配置される。ｎ型領域およびｐ型領域の配置を、断面図によって示す。第１断面を参照符号９１によって示し、第２の垂直な断面を参照符号９２によって示す。図９によって概して示す半導体構造を、多くの方法で配置できる。

ある実施形態において、Ａｓ_４およびＡｓ_２を用いる成長における相違を、図９に示す全体構造を有するフレークを成長するために用いることができる。この実施形態の概略図を図１０において与える。

図１０は、フレークを第１成長段階および少なくとも１つの第２成長段階で成長させる実施形態を示す。第１成長段階においては、Ａｓ_４を用いて、第１導電性（例えばｐ型導電性）を有する内側の半導体構造１００を成長させる。これにより、厚みより十分大きい幅を有するフレークができる（ここでは図９において９１で示した断面に対応する断面において示す）。適切なサイズおよび形状分布が得られたとき、つまり、所定の成長の時間の後、さらに、Ａｓ_２を用いて成長を継続する。第２成長段階においては、Ａｓ_２を用いて、第２導電性（例えばｎ型導電性）を有する外側の半導体構造１０１を成長させる。これにより、ｎ型導電性のシェルを有するフレークができる。このようにして、ｎｐ接合１０２がフレークの内部に得られる。結果としてできる半導体構造では、幅対厚みの比は、Ａｓ_４によって成長させた内部構造の幅対厚みの比よりも小さい。しかしながら、内部の構造（Ａｓ_４成長構造）によって構成された半導体構造の少なくとも一部は、構造の下部半分に位置するセクションにおいては、幅が厚みより実質的に大きい概ねプレート形状である。すなわち、少なくとも内部構造は、ＳＥＭ像と関連して説明したフレーク形状を有する。

ある実施形態においては、ｐ型半導体構造の上部にドナー材料を堆積して、ｐ型半導体構造を成長させる。その系をある温度へと加熱することもでき、これにより、ドナー材料は、ｐ型半導体構造のシェル領域または表面領域内へと拡散し、その結果、ドナー不純物を与えて導電型をｎ型に変化させる。このようにして、ｎｐ接合が配置される。また加熱に続く多層堆積を用いて、ｎ型領域またはシェルを配置することもできる。例えば、Ｇｅ、ＡｕおよびＮｉからなるアニールした多層を、ｐ型フレークを被覆するｎ型領域を配置するよう用いることもできる。

ある実施形態においては、ドナー材料をスピンオンドーピング（ｓｐｉｎ−ｏｎ ｄｏｐｉｎｇ）を用いて堆積させることができる。

ある実施形態においては、ドナー材料を、半導体構造のシェル領域内へとスパッタリングすることもできる。こうして、ドナー材料がドナーイオンの態様で配置される。

図１１は、ｎｐ接合１１０を有するフレークの実施形態の概略図である。ｎｐ接合が、ｐ型材料を有する半導体構造の第１部分と、ｎ型材料を有する半導体構造の第２部分と、を成長させることによって配置される。これは、成長材料を変更することによって得られる。例えば、ＭＢＥにおいて、ビームの材料を成長の際に変更することができる。このプロセスを継続して、ｎ型導電性を有する複数のｎ型領域と、ｐ型導電性を有する複数のｐ型領域と、を形成することができ、その結果、多重ｎｐ接合が形成される。

成長の際に成長材料を変更する代わりに、ｐ型タイプ半導体構造を第１ステップにおいて成長させることもできる。第１ステップの後に、ｎ型タイプ材料が半導体構造上に堆積される。概略的な実施形態を、図１２に示す。異なる材料の別々の構造が配置され、ｐ型導電性の半導体構造がｎ型導電性を有する領域またはコーティングと隣接し、半導体構造とその領域との間の境界がｎｐ接合１２０を形成している。

成長の際に成長材料を変更する代わりに、ｐ型タイプ半導体構造を第１ステップにおいて成長させることもできる。第１ステップの後に、ｎ型タイプ材料が半導体構造上に堆積される。概略的な実施形態を、図１２に示す。異なる材料の別々の構造が配置され、ｐ型導電性の半導体構造がｎ型導電性を有する領域またはコーティングと隣接し、半導体構造とその領域との間の境界がｎｐ接合１２０を形成している。

図１３は、ｐ型導電性の半導体構造が配置され、その上に同じ導電性の半導体材料が配置される実施形態を示す。ｐ型導電性の半導体材料の第１層上に異なる導電性すなわちｎ型導電性の半導体材料が配置されており、これにより、半導体構造は、ｎ型導電性を有する領域と、ｐ型導電性を有する領域と、を備えるかまたは支持し、ｎｐ接合１３０を形成している。

半導体構造の内側部分は、ある実施形態においては、ｐ型ＩｎＡｓフレークとすることができる。第１層をｐ型ＧａＡｓ層とすることでき、また、第２層をｎ型タイプＧａＡｓとすることできる。

図９乃至１３に示す概略的な実施形態においては、ｎｐ接合が、半導体構造全体にわたって配置されている。しかしながら、半導体構造の一部をｎｐ接合を配置する前にフィラー材料によって被覆することもでき、これにより、半導体構造の一部のみがｎｐ接合によって被覆される、またはｎｐ接合を支持することもできる。

上に、図において、ｎ型導電性およびｐ型導電性の特定の領域について言及してきた。ｎ型導電性の領域をｐ型導電性の領域と入れ替えることも、またはその逆もできることは理解されよう。

図１４は、ＧａＡｓ基板上にＭＢＥによって成長させたＩｎＡｓフレークであって、フレークがＳＵ−８フィラーに埋め込まれているフレークのＳＥＭ像を示す。イメージは、３０ｋＶで得られた、１０，０００の拡大率のものである。スケールバーは、１μｍの範囲を示す。イメージは、断面図で得られている。

バルクＧａＡｓが支持基板１４０として用いられ、そのＧａＡｓ上にＩｎＡｓフレークが配置される。成長と関連して、バルクＩｎＡｓの薄層１４１が生じた。フレークは、１４２で示した方向に突出している。フレークはＳＵ−８フィラー１４３に部分的に埋め込まれており、フレークの上部はフィラー１４４から突出している。フィラーから突出するフレークは、Ａｕの薄層で被覆されている。ＳＵ−８フィラーに埋め込まれているフレークの部分は、フィラー材料があるためにはっきりとは見ることができない。

基板上に液体のＳＵ−８の小滴を滴らせ、続いてその系を２０００ｒｐｍで５５秒スピニングすることによって、フィラー材料をフレーク上に配置した。その系を、ホットプレート上で１１５℃で１０５秒焼成することによって、硬化した。

ＳＥＭ像の検査から、フィラー材料の孔または欠陥はないかあってもほんのいくつかであることがわかった。ＳＵ−８材料がフレーク間の空間内へと非常に良好に浸透していることが示された。

図に示す半導体構造はＭＢＥシステムにおいて成長する。特定の例示的な実施形態においては、以下に説明する通りに成長を行った。

１０^−１１トルの低い範囲に成長チャンバベース圧力を有する固体ソースＶａｒｉａｎ ＧＥＮ ＩＩ ＭＢＥシステムを用いた。システムは、Ｖ族材料としてＡｓ_４をＩＩＩ族原料としてＩｎを用いた。両方の材料はＭＢＥグレードの純度であった。

半導体構造を成長させる前に、エピタキシアルオーバーグロース（ｅｐｉｔａｘｉａｌ ｏｖｅｒｇｒｏｗｔｈ）の準備ができている態様にあるＧａＡｓ（１００）基板を、製造業者から受け取った。

基板を、基板ホルダに装着し、ＭＢＥシステムロードロックに装填し、そして２００℃で約２時間脱ガス処理した。その後、ロードロックにおける圧力を、１０^−７トルの範囲まで戻すことを可能にし、次いで、基板をバッファーチャンバを介して成長チャンバへと移送した。

成長チャンバにおいて、基板を、Ａｓ_４フラックスに約１．２ｘ１０^−５トルのビーム等価圧力（ＢＥＰ）で当てた。基板を、その上にＡｕの薄層が堆積される前に、約５６０℃で１０分間加熱した。Ａｕ堆積は、１６ｃｃのるつぼを１３５０℃で加熱しその後その前部にあるシャッタを１５０秒間開けることによって、行った。このプロセスにおいて、Ａｕを０．５から２ｎｍの間で基板表面上に堆積した。しかしながら、厚み推定は多少不確かである。

さらに、成長チャンバにおいて、そしてＡｓ_４フラックスにおいて、Ａｕ被覆の後に、Ａｕがナノサイズ化された成長触媒粒子を形成することを可能にするために、基板を約５６０℃で１０分間保持した。１０分後、基板温度を成長温度まで下げ、そして、Ｉｎシャッタを開けることによって成長を開始した。成長が数時間進んだ後、Ｉｎシャッタを閉じて、基板温度を依然としてＡｓ_４フラックスにおいて２００℃まで下げた。

基板温度が２００℃に達した時、基板をＭＢＥシステムから取り出した。

上述した基板温度は、ＭＢＥシステムにおける基板成長位置で熱電対を用いて測定された温度から、我々が最大限知っている限りでは、熱電対エラーを補正した実際の基板温度であるものへと変換した。Ａｕ被覆の際の成長チャンバにおいて熱電対を用いて測定した基板温度は、６４０℃であった。フレーク成長の際の熱電対を用いて測定した基板温度は４７０℃であった。

図１５は、本発明の実施形態にかかる光学デバイスを製造する全体的な工程のフローチャートを示す。

ステップにおいて、基板が配置される。基板を、前のステップにおいて、成長させ、切断し、研磨し、劈開するなどすることもできる。基板を、追加的な洗浄を必要とすることなく、最終状態に配置することもできるが、典型的には、基板を洗浄する必要がある１５１。例えば、アニーリングまたは脱ガス処理を用いて、スパッタ−アニーリングサイクルを用いて、例えばアニーリングまたはスパッタ−アニーリングサイクルの後に特定ガスに当てることを用いて、可能な場合には基板を加熱しながら、特定ガスを用いて洗浄することを用いて、クリーンな水またはアルコールにおけるリンスおよび窒素のフローにおける乾燥後のＨＦにおけるエッチングなどのウェットエッチングを用いて、洗浄することができる。

例として、ＧａＡｓ（１００）基板を、数百度の温度例えば２００℃などで第１背景圧力において脱ガス処理することができ、次いで、４００℃で第２の、典型的にはより低い背景圧力において数時間例えば２から４時間脱ガス処理することができる。

次に、半導体構造を基板上に、例えば、ＶＬＳ成長を用いて、成長させることができる１２２。

ＶＬＳ成長機構において、触媒粒子の態様の核形成中心を、まず基板上に堆積させる１５３。典型的には、Ａｕ粒子が配置される。他の適当な触媒粒子は、限定するわけではないが、Ｐｔ、Ｐｄ、ＮｉおよびＦｅが含まれる。数ｎｍ例えば０．１〜５ｎｍの間に相当する量を堆積させることができる。基板を、例えば、特定の時間例えば５から２０分、触媒粒子の再分布、サイズ変更または再形成のために、加熱することもできる。また、基板を、堆積の際に高い温度に維持することもできる。

典型的には、触媒粒子を、粒子の気相堆積によって例えばるつぼの加熱から配置することができる。または、限定するわけではないが、手段には、コロイド粒子およびナノインプリントリソグラフィ法の堆積が含まれる。サンプルが成長チャンバへ移送される前に、コロイドおよびナノインプリントリソグラフィの両方を行うこともできる。

基板は、半導体構造を成長させる間、典型的には特定の温度に維持される。典型的な成長温度は室温から８００℃にわたる。例えば、基板をＡｓ_４ビームおよびＩｎビームに基板温度４００から４５０℃例えば４２０℃で当てることによって、ＩｎＡｓ半導体構造を成長させることができる。しかしながら、基板をＡｓ_２ビームおよびＩｎビームに当てることによっても、ＩｎＡｓ半導体構造を、また、成長させることができる。しかし、基板温度および／またはＶ／ＩＩＩ比または他のパラメータが、Ａｓ_４ビームとは異なる場合がある。

基板を、典型的にビームまたは気相の態様の成長材料に、ある時間例えば数分から数時間当てる１５４。成長の際に、基板は関連する材料のフラックスに当てられる。成長材料を、例えば、キャリヤーガスに混合することができる。異なるフラックスの特定のサイズは、当てられる物質の特定の比を達成するよう、調整される１５５。例として、ＩｎＡｓ成長では、３．５から５．５の間のＶ／ＩＩＩ比を設定することができる。また、成長の際に、特定の材料を調整または変更することもできる。

ｎｐ接合を有する半導体構造が配置される。これは異なる方法で得られる。ある実施形態においては、例えば、フラックスの合成の制御および調整によって、例えば、新しい物質をある特定の時点で、ことによると所定の他の物質を遮断して、導入することによって、ｎｐ接合を成長の際に配置する１５６。他の実施形態においては、例えば追加的な層のドーピングまたは堆積を用いて、半導体構造を成長させた後に、ｎｐ接合を配置する１５７。

フィラー材料を次のステップ１５８において半導体構造上に配置することができる。そして、上部電極をフィラー材料上に配置することができる１５９。

追加的なステップにおいて、電極を、電子回路にコンタクトさせることができ、ハウジングを配置するなどできる。

さらに、追加的なステップまたは代替的なステップを含むこともできる。例えば、基板が絶縁であるかまたは導電性が不十分である実施形態においては、導体層を半導体構造と基板とを組み合わせた系の上に堆積することができる。堆積後、エッチングステップを行うこともできる。半導体構造上の層のエッチングは、典型的には、基板上に堆積された層をエッチングするより高いレートで行われることになろう。したがって、半導体構造が堆積された材料から除去されたときにエッチングプロセスを停止することによって、材料の層が基板で依然として存在することができ、その結果、構造への電気接点を配置することができる。

本発明を特定の実施形態と関連して説明したが、呈示した例に限定するよう解釈されるものではない。本発明の範囲は、添付した特許請求の範囲に照らして解釈されるものである。請求項の文における語「備えている」または「備える」は、他の可能なエレメントまたはステップを排除するものではない。また、「１つの」などの言及の記載は、複数であることを排除するよう解釈されるものではない。図において示すエレメントに関しての請求項における参照符号の使用は、発明の範囲の限定として解釈されるものではない。さらに、異なる請求項において記載されている個々の特徴を、場合によっては組み合わせることができ、異なる請求項におけるこれらの特徴の記載は、特徴の組み合わせが可能でなく好都合でないことを排除しない。

Claims (34)

1. 第１電極と、
   第２電極であって、第１または第２電極が第１波長範囲において少なくとも部分的に透明である第２電極と、
   第１および第２電極間に配置された活性エレメントであって、活性エレメントが第１電極から縦方向に延びる複数の半導体構造を備えており、第１および第２電極に接しており、活性エレメントがｎｐ接合を備えている活性エレメントと、
   を備える光学デバイスであって、
   半導体構造は、縦方向における高さと、縦方向と直交する方向における幅および厚みと、を有しており、少なくとも半導体構造の一部が概ねプレート形状であり、半導体構造の少なくともその一部の下部半分に位置するセクションでは、幅が厚みより実質的に大きい光学デバイス。
2. 請求項１に記載のデバイスであって、第１電極は、Ｖ／ＩＩＩ族半導体基板、ＶＩ／ＩＩ族半導体基板、ＩＶ族半導体基板またはそれらの複合物であるデバイス。
3. 先行する請求項のいずれかに記載のデバイスであって、第１電極は透明な導電体であるデバイス。
4. 先行する請求項のいずれかに記載のデバイスであって、第１電極は、導電性または半導電性電極と接する絶縁体であるデバイス。
5. 先行する請求項のいずれかに記載のデバイスであって、第１電極は、第１層および少なくとも第２電極を有する層状の基板であるデバイス。
6. 先行する請求項のいずれかに記載のデバイスであって、半導体構造は、ナノメートル範囲にある少なくとも１つの特徴的な寸法を有するデバイス。
7. 先行する請求項のいずれかに記載のデバイスであって、半導体構造は実質的に結晶であるデバイス。
8. 先行する請求項のいずれかに記載のデバイスであって、半導体構造は、Ｖ／ＩＩＩ族半導体、ＶＩ／ＩＩ族半導体、ＩＶ族半導体またはそれらの複合物であるデバイス。
9. 先行する請求項のいずれかに記載のデバイスであって、半導体構造は、可視範囲において少なくとも７０％の吸光度を有するデバイス。
10. 先行する請求項のいずれかに記載のデバイスであって、半導体構造は、赤外範囲において少なくとも７０％の吸光度を有するデバイス。
11. 先行する請求項のいずれかに記載のデバイスであって、半導体構造は、ｎ型導電性を有するｎ型領域と、ｐ型導電性を有するｐ型領域と、を備えており、その領域がｎｐ接合を形成しているデバイス。
12. 請求項１１に記載のデバイスであって、ｎ型導電性またはｐ型導電性の半導体構造が配置されており、その上には同じ導電性の半導体材料が配置されており、この上には異なる導電性の半導体材料が配置されており、これにより、半導体構造は、ｎｐ接合を形成しているｎ型導電性を有する領域とｐ型導電性を有する領域とを備えるかまたは支持している、デバイス。
13. 先行する請求項のいずれかに記載のデバイスであって、半導体構造はｎ型導電性またはｐ型導電性であって、半導体構造がｎ型導電性またはｐ型導電性を有する領域と隣接しており、これにより、半導体構造とその領域とがｎｐ接合を形成しているデバイス。
14. 先行する請求項のいずれかに記載のデバイスであって、半導体構造は、ｎ型導電性を有する複数のｎ型領域と、ｐ型導電性を有する複数のｐ型領域と、を備えており、これにより、多重ｎｐ接合が形成されているデバイス。
15. 先行する請求項のいずれかに記載のデバイスであって、半導体構造は第１格子定数を有し、第１電極は第２格子定数を有するかまたは格子定数を有しておらず、第１および第２格子定数が異なっているデバイス。
16. 先行する請求項のいずれかに記載のデバイスであって、半導体構造は、０．２５ｅＶから２ｅＶの範囲にバンドギャップを有するデバイス。
17. 先行する請求項のいずれかに記載のデバイスであって、第２電極は透明な導電体であるデバイス。
18. 先行する請求項のいずれかに記載のデバイスであって、第２電極は、導電性または半導電性電極と接する絶縁体であるデバイス。
19. 先行する請求項のいずれかに記載のデバイスであって、第２電極は、第１層および少なくとも第２層を有する層状の基板であるデバイス。
20. 先行する請求項のいずれかに記載のデバイスであって、活性エレメントは、さらに、第２波長範囲において少なくとも部分的に透明なフィラーエレメントを備えるデバイス。
21. 先行する請求項のいずれかに記載のデバイスであって、フィラーは、ＳＵ−８ベースのポリマー材料であるデバイス。
22. 第１電極を配置すること、
    第１電極上に核生成中心を配置すること、
    第１電極から縦方向に延びる複数の半導体構造を形成するよう少なくとも第１材料を堆積させること、
    を備える光学デバイスを製造する方法。
23. 請求項２２に記載の方法であって、さらに、フィラー材料の堆積を備える方法。
24. 請求項２２乃至２３のいずれかに記載の方法であって、さらに、第２電極を、複数の半導体構造が間に配置され第２電極と接するよう、配置することを備える方法。
25. 請求項２２乃至２４のいずれかに記載の方法であって、半導体構造の少なくとも第１領域には、ｐ型またはｎ型のいずれかの第１型の導電性の第１領域が配置されており、半導体構造の少なくとも第２領域には、ｐ型またはｎ型のいずれかの第２型導電性の第２セクションが配置されており、第１および第２領域がｎｐ接合を形成している方法。
26. 請求項２５に記載の方法であって、半導体構造の少なくとも第１領域は成長工程の際に第１材料を堆積することによって配置され、第２材料は成長工程の際に第２材料を堆積することによって配置される方法。
27. 請求項２５に記載の方法であって、半導体構造の少なくとも第１領域が、第１導電性の第１材料を堆積することによって、続いて第１導電性の第２材料を堆積することによって、続いて第２導電性の第３材料を堆積することによって、配置される方法。
28. 請求項２５に記載の方法であって、第１型導電性を有する半導体構造が成長され、後のステップにおいて材料がドープされてこれによりドープ領域が形成され、ドープ領域が第２型の導電性である方法。
29. 請求項２８に記載の方法であって、ドーピングは、コーティングステップおよび任意選択的に加熱ステップを用いて行われる方法。
30. 請求項２８に記載の方法であって、ドーピングは、半導体構造にドーパントを注入することによって行われる方法。
31. 請求項２５に記載の方法であって、半導体構造は、第１型導電性を有して成長され、後のステップにおいて第２型の導電性材料でコートされて、半導体構造とコーティングとの間の境界がｎｐ接合を形成している方法。
32. 請求項１乃至２１のいずれかのデバイスによって提供される光起電力デバイス。
33. 請求項１乃至２１のいずれかのデバイスによって提供される放射検出器。
34. 請求項１乃至２１のいずれかのデバイスによって提供される発光デバイス。