JP2010286711A - Pixel circuit and electronic equipment - Google Patents
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Abstract
Description
本発明は、例えば表示装置に用いられる画素回路などとして利用可能な半導体集積回路、及び電子機器に関する。 The present invention relates to a semiconductor integrated circuit that can be used as, for example, a pixel circuit used in a display device, and an electronic apparatus.
電気泳動装置などの表示装置用の回路には、ポリシリコン薄膜トランジスタ(TFT)が用いられる。例えば、表示部(画素部、アクティブマトリクス部)やその周辺に配置される駆動回路部を薄膜トランジスタで構成する。この薄膜トランジスタは、比較的低温プロセスで形成でき、装置の低コスト化を図る上で重要なデバイスである。 Polysilicon thin film transistors (TFTs) are used in circuits for display devices such as electrophoresis devices. For example, a display portion (pixel portion, active matrix portion) and a driver circuit portion arranged around the display portion are constituted by thin film transistors. This thin film transistor can be formed by a relatively low temperature process, and is an important device for reducing the cost of the apparatus.
一方、表示装置を動作させるためには、高い電圧を必要とすることがあるため、表示装置に用いられる画素回路は高い耐圧を有する必要がある。高い耐圧を有する画素回路を提供する方法の一つとして、画素回路に含まれる個々のトランジスタに対する負荷を分散させ、個々のトランジスタに印加される電圧を低く抑える方法がある。 On the other hand, since a high voltage may be required to operate the display device, a pixel circuit used in the display device needs to have a high breakdown voltage. As one method for providing a pixel circuit having a high withstand voltage, there is a method of dispersing a load applied to each transistor included in the pixel circuit and suppressing a voltage applied to each transistor.
例えば、下記特許文献1には、個々のトランジスタに印加される電圧を低く抑えるためにLDD構造のNMOS又はPMOSトランジスタをカスケード接続し、これらのゲート電極に入力信号を共通に接続した回路が開示されている。
For example,
しかしながら、本願発明者が詳細に検討したところ、ゲート電極に入力信号を共通に接続したNMOS又はPMOSトランジスタをカスケード接続しても、各トランジスタにかかる電圧が均等にならず、電源電位または接地電位から最も離れて接続されるトランジスタ、即ち、直接出力端子VOUTに接続されるトランジスタには、依然として過大な電圧が加わる傾向にあることが判明した。 However, the inventor of the present application has examined in detail, and even if the NMOS or PMOS transistors having the input signals connected in common to the gate electrodes are cascade-connected, the voltages applied to the transistors are not uniform, and the power supply potential or ground potential is It has been found that an excessive voltage still tends to be applied to the transistor connected most remotely, that is, the transistor directly connected to the output terminal VOUT.
一方、高耐圧化の手段として有効なLDD構造の採用によっても、低温ポリシリコンを半導体層に有する薄膜トランジスタにおいては効果が小さい。これは、LDD構造部の不純物濃度を低く設定できないことが要因である。 On the other hand, even if the LDD structure effective as a means for increasing the breakdown voltage is employed, the effect is small in the thin film transistor having the low-temperature polysilicon in the semiconductor layer. This is because the impurity concentration of the LDD structure cannot be set low.
そこで、本発明の一態様は、主に表示装置に用いられる、高耐圧化可能な画素回路を提供することを目的とする。 In view of the above, an object of one embodiment of the present invention is to provide a pixel circuit that is mainly used for a display device and can have a high withstand voltage.
かかる課題を解決するために、本発明の一形態における画素回路は、第1電極が第1電位に接続され、第2電極が電気的に画素電極に接続された第1のp型駆動トランジスタと、第1電極が電気的に前記画素電極に接続され、第2電極が第2電位に接続された第1のn型駆動トランジスタと、第1電極が第1のデータ線に接続され、第2電極が前記第1のp型駆動トランジスタのゲート電極に接続され、ゲート電極が第1の走査線に接続された第1の制御トランジスタと、第1電極が第2のデータ線に接続され、第2電極が前記第1のn型駆動トランジスタのゲート電極に接続され、ゲート電極が第2の走査線に接続された第2の制御トランジスタと、を備え、前記第1のp型駆動トランジスタの第2電極と前記画素電極との間、または、前記画素電極と前記第1のn型駆動トランジスタの第1電極との間、の少なくとも一方に、直列に、第1電極及び第2電極が接続された第2の駆動トランジスタをさらに備え、前記第2の駆動トランジスタのゲート電極が、前記第1電位及び前記第2電位の間の所定電位である第3電位に接続されていることを特徴とする。 In order to solve such a problem, a pixel circuit according to one embodiment of the present invention includes a first p-type driving transistor in which a first electrode is connected to a first potential and a second electrode is electrically connected to the pixel electrode. The first electrode is electrically connected to the pixel electrode, the second electrode is connected to the second potential, the first n-type driving transistor, the first electrode is connected to the first data line, and the second electrode A first control transistor having an electrode connected to the gate electrode of the first p-type drive transistor, a gate electrode connected to the first scan line, a first electrode connected to the second data line, A second control transistor having two electrodes connected to a gate electrode of the first n-type drive transistor and a gate electrode connected to a second scan line, and a second control transistor of the first p-type drive transistor Between the two electrodes and the pixel electrode or before At least one of the pixel electrode and the first electrode of the first n-type drive transistor further includes a second drive transistor having a first electrode and a second electrode connected in series, and the second drive transistor A gate electrode of the driving transistor is connected to a third potential which is a predetermined potential between the first potential and the second potential.
かかる構成の画素回路によれば、第1電位と画素電極との間、及び第2電位と画素電極との間の少なくとも一方に第2の駆動トランジスタを直列に接続することで、2つのトランジスタを直列に接続した構成となる。この構成によって、第1電位と画素電極との間、及び第2電位と画素電極との間のいずれか一方に直列接続された、2つのトランジスタの個々にかかる負荷電圧を小さくすることができる。これによって、同じ耐圧を有するトランジスタを用いたとしても、より高い耐圧を有する画素回路を構成することが可能となる。 According to the pixel circuit having such a configuration, the second driving transistor is connected in series between at least one of the first potential and the pixel electrode, and between the second potential and the pixel electrode, whereby the two transistors are connected. It becomes the structure connected in series. With this configuration, it is possible to reduce the load voltage applied to each of the two transistors connected in series between either the first potential and the pixel electrode or between the second potential and the pixel electrode. Thus, even when transistors having the same breakdown voltage are used, a pixel circuit having a higher breakdown voltage can be configured.
また、n型駆動トランジスタ及びp型駆動トランジスタのうち、負荷電圧を小さくする必要のあるタイプのトランジスタについてのみ、直列に2つ接続した構成にすることができる。この構成によれば、十分な耐圧を持つために負荷電圧を小さくする必要のないタイプのトランジスタについてまで複数のトランジスタを用いることによる不必要なコストの増加を防止することができ、比較的安価に画素回路を構成することが可能となる。 Moreover, it is possible to adopt a configuration in which only two types of transistors that need to reduce the load voltage among n-type drive transistors and p-type drive transistors are connected in series. According to this configuration, it is possible to prevent an unnecessary increase in cost due to the use of a plurality of transistors up to a type of transistor that has a sufficient withstand voltage and does not need to reduce the load voltage, and is relatively inexpensive. A pixel circuit can be configured.
また、前記第2の駆動トランジスタは、前記第1のp型駆動トランジスタの第2電極と前記画素電極との間に、直列に、第1電極及び第2電極が接続された第2のp型駆動トランジスタであることが好ましい。 Further, the second drive transistor includes a second p-type in which a first electrode and a second electrode are connected in series between the second electrode of the first p-type drive transistor and the pixel electrode. A driving transistor is preferred.
かかる構成によれば、第1電位と画素電極との間に、2つのp型駆動トランジスタを直列に接続することによって、かかるp型駆動トランジスタの個々にかかる負荷電圧を小さくすることができる。 According to such a configuration, by connecting two p-type drive transistors in series between the first potential and the pixel electrode, it is possible to reduce the load voltage applied to each of the p-type drive transistors.
また、前記第2の駆動トランジスタは、前記画素電極と前記第1のn型駆動トランジスタの第1電極との間に、直列に、第1電極及び第2電極が接続された第2のn型駆動トランジスタであることが好ましい。 The second driving transistor includes a second n-type in which a first electrode and a second electrode are connected in series between the pixel electrode and the first electrode of the first n-type driving transistor. A driving transistor is preferred.
かかる構成によれば、画素電極と第2電位との間に、2つのn型駆動トランジスタを直列に接続することによって、かかるn型駆動トランジスタの個々にかかる負荷電圧を小さくすることができる。 According to this configuration, by connecting two n-type drive transistors in series between the pixel electrode and the second potential, it is possible to reduce the load voltage applied to each of the n-type drive transistors.
また、前記第2の駆動トランジスタとして、前記第1のp型駆動トランジスタの第2電極と前記画素電極との間に、直列に、第1電極及び第2電極が接続された第2のp型駆動トランジスタと、前記画素電極と前記第1のn型駆動トランジスタの第1電極との間に、直列に、第1電極及び第2電極が接続された第2のn型駆動トランジスタと、を備えることが好ましい。 Further, as the second driving transistor, a second p-type in which a first electrode and a second electrode are connected in series between the second electrode of the first p-type driving transistor and the pixel electrode. A driving transistor; and a second n-type driving transistor having a first electrode and a second electrode connected in series between the pixel electrode and the first electrode of the first n-type driving transistor. It is preferable.
かかる構成の画素回路によれば、第1電位と画素電極との間、及び画素電極と第2電位との間の双方について、それぞれ直列に2つずつのトランジスタを接続する。これによって、直列に接続されたp型駆動トランジスタの組、及びn型駆動トランジスタの組の双方における、個々のトランジスタにかかる負荷電圧を小さくすることができる。 According to the pixel circuit having such a configuration, two transistors are connected in series with each other between the first potential and the pixel electrode and between the pixel electrode and the second potential. As a result, it is possible to reduce the load voltage applied to each transistor in both the p-type driving transistor group and the n-type driving transistor group connected in series.
また、前記第1のp型駆動トランジスタの第2電極と前記第2のp型駆動トランジスタの第1電極との間に、直列に、第1電極及び第2電極が接続された第3のp型駆動トランジスタをさらに備え、前記第3のp型駆動トランジスタのゲート電極は、前記第1電位及び前記第3電位の間の所定電位である第4電位に接続されていることが好ましい。 A third p in which the first electrode and the second electrode are connected in series between the second electrode of the first p-type driving transistor and the first electrode of the second p-type driving transistor. It is preferable that a gate electrode of the third p-type drive transistor is further connected to a fourth potential that is a predetermined potential between the first potential and the third potential.
かかる構成によれば、第1電位と画素電極との間に3つのp型駆動トランジスタを直列に接続することによって、かかる3つのp型駆動トランジスタのそれぞれにかかる負荷電圧を小さくすることができる。 According to such a configuration, the load voltage applied to each of the three p-type drive transistors can be reduced by connecting the three p-type drive transistors in series between the first potential and the pixel electrode.
また、前記画素電極と前記第2のn型駆動トランジスタの第1電極との間に、直列に、第1電極及び第2電極が接続された第3のn型駆動トランジスタをさらに備え、前記第3のn型駆動トランジスタのゲート電極は、前記第1電位及び前記第3電位の間の所定電位である第4電位に接続されていることが好ましい。
And a third n-type drive transistor having a first electrode and a second electrode connected in series between the pixel electrode and the first electrode of the second n-type drive transistor. Preferably, the gate electrode of the n-
かかる構成によれば、画素電極と第2電位との間に3つのn型駆動トランジスタを直列に接続することによって、かかる3つのn型駆動トランジスタのそれぞれにかかる負荷電圧を小さくすることができる。 According to such a configuration, the load voltage applied to each of the three n-type drive transistors can be reduced by connecting the three n-type drive transistors in series between the pixel electrode and the second potential.
また、前記第1のp型駆動トランジスタの第2電極と前記第2のp型駆動トランジスタの第1電極との間に、直列に、第1電極及び第2電極が接続された第3のp型駆動トランジスタを備え、前記画素電極と前記第1のn型駆動トランジスタの第2電極との間に、直列に、第1電極及び第2電極が接続された第3のn型駆動トランジスタを備え、前記第3のp型駆動トランジスタのゲート電極、及び前記第3のn型駆動トランジスタのゲート電極は、前記第1電位及び前記第3電位の間の所定電位である第4電位に接続されていることが好ましい。 A third p in which the first electrode and the second electrode are connected in series between the second electrode of the first p-type driving transistor and the first electrode of the second p-type driving transistor. And a third n-type drive transistor having a first electrode and a second electrode connected in series between the pixel electrode and the second electrode of the first n-type drive transistor. The gate electrode of the third p-type driving transistor and the gate electrode of the third n-type driving transistor are connected to a fourth potential which is a predetermined potential between the first potential and the third potential. Preferably it is.
かかる構成の画素回路によれば、第1電位と画素電極との間、及び画素電極と第2電位との間の双方について、それぞれ直列に3つのトランジスタを接続する。これによって、直列に接続されたp型駆動トランジスタ及びn型駆動トランジスタの双方における、個々のトランジスタにかかる負荷電圧をさらに小さくすることができる。 According to the pixel circuit having such a configuration, three transistors are connected in series between the first potential and the pixel electrode and between the pixel electrode and the second potential. Thereby, the load voltage applied to each transistor in both the p-type drive transistor and the n-type drive transistor connected in series can be further reduced.
なお、第1電位と画素電極との間、及び画素電極と第2電位との間の少なくとも一方に3つ以上のトランジスタを直列接続することは、出力電位を安定させることが可能になるため好ましい。さらに、第1電位と画素電極との間、または画素電極と第2電位に発生したサージなどによってトランジスタが破壊されることも、さらに少なくなるため好ましい。 Note that it is preferable to connect three or more transistors in series between at least one of the first potential and the pixel electrode and between the pixel electrode and the second potential because the output potential can be stabilized. . Furthermore, it is preferable that the transistor is further prevented from being destroyed by a surge generated between the first potential and the pixel electrode or between the pixel electrode and the second potential.
また、前記第1の走査線と前記第2の走査線とが同じ走査線であることが好ましい。 Further, it is preferable that the first scanning line and the second scanning line are the same scanning line.
かかる構成によれば、1本の走査線で第1及び第2の制御トランジスタを制御することが可能となり、画素回路に含まれる画素回路の制御を簡素にすることができる。また、走査線の本数を減少させることができ、これにより周辺回路の配線を減少させることができる。 According to such a configuration, the first and second control transistors can be controlled by one scanning line, and the control of the pixel circuit included in the pixel circuit can be simplified. In addition, the number of scanning lines can be reduced, whereby the wiring of peripheral circuits can be reduced.
また、前記第1のp型駆動トランジスタのゲート電極と第1電位との間に接続された第1のコンデンサーと、前記第1のn型駆動トランジスタのゲート電極と第2電位との間に接続された第2のコンデンサーと、をさらに備えることが好ましい。 Further, a first capacitor connected between the gate electrode of the first p-type drive transistor and the first potential, and a connection between the gate electrode of the first n-type drive transistor and the second potential. It is preferable to further include a second capacitor.
かかる構成によれば、第1のp型駆動トランジスタ、及び第1のn型駆動トランジスタのゲート電極に電位が供給されていない間において、これらの電極に供給される電圧を安定的に保持することが可能となる。これによって、画素回路の誤動作を防ぐことが可能となる。 According to such a configuration, the voltage supplied to these electrodes can be stably held while no potential is supplied to the gate electrodes of the first p-type drive transistor and the first n-type drive transistor. Is possible. This can prevent malfunction of the pixel circuit.
また、本発明の一態様における電子機器は、上記いずれかの画素回路を備える。 An electronic device according to one embodiment of the present invention includes any one of the above pixel circuits.
かかる構成の電子機器によれば、上記いずれかの画素回路の特徴を備えることによって、例えば、高い電圧を用いた画素回路を備えた電子機器を構成することなどが可能となる。 According to the electronic apparatus having such a configuration, for example, it is possible to configure an electronic apparatus including a pixel circuit using a high voltage by including any of the characteristics of the pixel circuit.
本発明に係る実施形態について、以下の構成に従って、図面を参照しながら具体的に説明する。ただし、以下で説明する実施形態はあくまで本発明の一例に過ぎない。すなわち、本発明は以下の実施形態において例示した構成、動作に限定されるものではなく、本発明の趣旨の範囲内で任意に変形可能である。なお、各図面において、同一の部品には同一の符号を付している。
1.定義
2.実施形態1
(1)第1の画素回路の構成例
(2)第1の画素回路の動作説明
(3)第1の画素回路の変形例
3.実施形態2
(1)第2の画素回路の構成例
(2)第2の画素回路の動作説明
4.実施形態3
(1)第3の画素回路の構成例
(2)第3の画素回路の動作概要
5.実施形態4
(1)第4の画素回路の構成例
(2)第4の画素回路の動作概要
6.実施形態5
7.本発明の画素回路を含む電気光学装置の構成例
8.本発明の画素回路を含む電子機器の構成例
An embodiment according to the present invention will be specifically described according to the following configuration with reference to the drawings. However, the embodiment described below is merely an example of the present invention. That is, the present invention is not limited to the configurations and operations illustrated in the following embodiments, and can be arbitrarily modified within the scope of the gist of the present invention. In the drawings, the same components are denoted by the same reference numerals.
1. Definition 2.
(1) Configuration example of first pixel circuit (2) Description of operation of first pixel circuit (3) Modification example of first pixel circuit Embodiment 2
(1) Configuration example of second pixel circuit (2) Explanation of operation of second
(1) Configuration example of third pixel circuit (2) Outline of operation of third pixel circuit Embodiment 4
(1) Configuration example of fourth pixel circuit (2) Outline of operation of fourth pixel circuit Embodiment 5
7). 7. Configuration example of electro-optical device including pixel circuit of the present invention Configuration example of electronic device including pixel circuit of the present invention
<1.定義>
本明細書における用語を以下のように定義する。
「ノード」:回路における所定の箇所を指す。また、当該ノードにおける電位も同じ符号を用いて示すことがある。例えば、電位Xとは、ノードXの電位を指す。
「電位ノード」:回路における所定の箇所を指し、電位を供給可能に構成された箇所を指す。当該電位ノードにおける電位も同じ符号を用いて示す。例えば、電位ノードYとは、電位Yを供給可能なノードを指し、電位Yとは、電位ノードYから供給される電位を指す。
「Vth_n」:n型トランジスタの閾値電圧(スレッシュホールド電圧)を指す。
「ゲート電圧」:トランジスタのソース電極の電位を基準としたときのゲート電極の電位を指す。すなわち、トランジスタにおけるゲート−ソース間の電圧(電位差)を指す。
「タイプ」:n型トランジスタとp型トランジスタとの、型を指す。例えば、「いずれか一方のタイプのトランジスタ」という場合は、n型トランジスタとp型トランジスタとのいずれか一方、を意味する。
「第1電極、第2電極」:トランジスタはドレイン電極、ソース電極、及びゲート電極を有するが、ドレイン電極とソース電極とは必ずしも明確に区別する必要がない場合がある。本明細書においては、トランジスタにおけるドレイン電極及びソース電極のいずれか一方を指して「第1電極」、他方を「第2電極」と呼ぶことがある。
「第1電位」:所定の電位を指し、回路に供給される電源電圧を指すことがある。
「第2電位」:所定の電位を指し、回路における電位の基準となる接地電位を指すことがある。
「第3電位」:所定の電位を指し、第1電位と第2電位との間の所定電位(中間電位)を指すことがある。
「第4電位」:所定の電位を指し、第1電位と第3電位との間の所定電位(中間電位)を指すことがある。
<1. Definition>
The terms used in this specification are defined as follows.
“Node”: refers to a predetermined location in a circuit. In addition, the potential at the node may be indicated using the same symbol. For example, the potential X refers to the potential of the node X.
“Potential node”: refers to a predetermined location in a circuit and refers to a location configured to be able to supply a potential. The potential at the potential node is also indicated using the same reference numeral. For example, the potential node Y refers to a node that can supply the potential Y, and the potential Y refers to a potential supplied from the potential node Y.
“Vth_n”: refers to the threshold voltage of the n-type transistor.
“Gate voltage”: refers to the potential of the gate electrode with reference to the potential of the source electrode of the transistor. That is, it refers to the voltage (potential difference) between the gate and the source in the transistor.
“Type”: refers to the type of an n-type transistor and a p-type transistor. For example, “any one type of transistor” means either an n-type transistor or a p-type transistor.
“First electrode, second electrode”: The transistor has a drain electrode, a source electrode, and a gate electrode, but the drain electrode and the source electrode may not necessarily be clearly distinguished. In this specification, a drain electrode or a source electrode of a transistor may be referred to as a “first electrode” and the other as a “second electrode”.
“First potential”: refers to a predetermined potential, which may refer to a power supply voltage supplied to a circuit.
“Second potential”: refers to a predetermined potential, and may refer to a ground potential that serves as a reference of potential in a circuit.
“Third potential”: refers to a predetermined potential, and may refer to a predetermined potential (intermediate potential) between the first potential and the second potential.
“Fourth potential”: refers to a predetermined potential, and may refer to a predetermined potential (intermediate potential) between the first potential and the third potential.
<2.実施形態1>
<(1)第1の画素回路の構成例>
図1は、本発明の一態様である、第1の画素回路の構成例を示す図である。図1に示すように、本実施形態1における画素回路は複数の薄膜トランジスタ(TFT)を含む半導体集積回路である。以下、薄膜トランジスタを単に「トランジスタ」と称するものとする。
<2.
<(1) Configuration Example of First Pixel Circuit>
FIG. 1 is a diagram illustrating a configuration example of a first pixel circuit which is one embodiment of the present invention. As shown in FIG. 1, the pixel circuit according to the first embodiment is a semiconductor integrated circuit including a plurality of thin film transistors (TFTs). Hereinafter, the thin film transistor is simply referred to as a “transistor”.
図1に示すように、本実施形態1の画素回路は、n型駆動トランジスタNT1及びNT2、p型駆動トランジスタPT1及びPT2、n型制御トランジスタTr1及びTr2、並びにコンデンサーCp1及びCp2を含んで構成される。また、当該画素回路は、画素電極に接続された出力電位ノードVOUTを有する。すなわち、本実施形態の画素回路は、従来の画素回路と異なり、出力電位ノードVOUTと接地電位ノードVSSとの間にn型駆動トランジスタが、電位ノードVDD2と出力電位ノードVOUTとの間にp型駆動トランジスタが、それぞれ2つずつ直列に、カスケード接続されている。 As shown in FIG. 1, the pixel circuit according to the first embodiment includes n-type drive transistors NT1 and NT2, p-type drive transistors PT1 and PT2, n-type control transistors Tr1 and Tr2, and capacitors Cp1 and Cp2. The The pixel circuit has an output potential node VOUT connected to the pixel electrode. That is, unlike the conventional pixel circuit, the pixel circuit of this embodiment has an n-type drive transistor between the output potential node VOUT and the ground potential node VSS and a p-type transistor between the potential node VDD2 and the output potential node VOUT. Two drive transistors are cascade-connected in series.
本実施形態1では、VSS、VDD1、及びVDD2の3つの電位ノード(電位)を有する。これらの電位は、VSS<VDD1<VDD2という関係になっており、VSSは接地電位である。また、具体的説明に際しては、簡略化のためにVDD1を10V、VDD2を20Vとして説明する。 The first embodiment has three potential nodes (potentials) of VSS, VDD1, and VDD2. These potentials have a relationship of VSS <VDD1 <VDD2, and VSS is a ground potential. In the specific description, for simplicity, VDD1 is assumed to be 10V and VDD2 is assumed to be 20V.
(n型駆動トランジスタNT1)
n型駆動トランジスタNT1は、ドレイン電極がノードVN1に、ソース電極が接地電位ノードVSSに接続されている。また、n型駆動トランジスタNT1のゲート電極は、コンデンサーCp1とn型制御トランジスタTr1とが接続されたノードND1に接続されている。
(N-type drive transistor NT1)
In the n-type drive transistor NT1, the drain electrode is connected to the node VN1, and the source electrode is connected to the ground potential node VSS. The gate electrode of the n-type drive transistor NT1 is connected to a node ND1 to which the capacitor Cp1 and the n-type control transistor Tr1 are connected.
(n型駆動トランジスタNT2)
n型駆動トランジスタNT2は、ドレイン電極が出力電位ノードVOUTに、ソース電極がノードVN1に接続されている。また、n型駆動トランジスタNT2のゲート電極は、電位ノードVDD1に接続されている。
(N-type drive transistor NT2)
In the n-type drive transistor NT2, the drain electrode is connected to the output potential node VOUT, and the source electrode is connected to the node VN1. The gate electrode of the n-type drive transistor NT2 is connected to the potential node VDD1.
(p型駆動トランジスタPT1)
p型駆動トランジスタPT1は、ソース電極が電位ノードVDD2に、ドレイン電極がノードVP1に接続されている。また、p型駆動トランジスタPT1のゲート電極は、コンデンサーCp2とn型制御トランジスタTr2とが接続されたノードND2に接続されている。
(P-type drive transistor PT1)
In the p-type drive transistor PT1, the source electrode is connected to the potential node VDD2, and the drain electrode is connected to the node VP1. The gate electrode of the p-type drive transistor PT1 is connected to a node ND2 to which the capacitor Cp2 and the n-type control transistor Tr2 are connected.
(p型駆動トランジスタPT2)
p型駆動トランジスタPT2は、ソース電極がノードVP1に、ドレイン電極が出力電位ノードVOUTに接続されている。また、p型駆動トランジスタPT2のゲート電極は、電位ノードVDD1に接続されている。
(P-type drive transistor PT2)
The p-type drive transistor PT2 has a source electrode connected to the node VP1, and a drain electrode connected to the output potential node VOUT. The gate electrode of the p-type drive transistor PT2 is connected to the potential node VDD1.
(コンデンサーCp1、Cp2)
コンデンサーCp1は、n型駆動トランジスタNT1のゲート電極及びn型制御トランジスタTr1のソース電極が接続されたノードND1と、接地電位ノードVSSとの間に接続される。コンデンサーCp2は、p型駆動トランジスタPT1のゲート電極及びn型制御トランジスタTr2のソース電極が接続されたノードND2と、電位ノードVDD2との間に接続される。これらのコンデンサーCp1及びCp2は、画素回路にデータドライバーから電位が供給されない間に電位が変動し、出力電位VOUTが変化することを防止するものである。すなわち、コンデンサーCp1は、ノードND1の電位を保持するため、コンデンサーCp2は、ノードND2の電位を保持するために設けられる。
(Condensers Cp1, Cp2)
Capacitor Cp1 is connected between node ND1 to which the gate electrode of n-type drive transistor NT1 and the source electrode of n-type control transistor Tr1 are connected, and ground potential node VSS. The capacitor Cp2 is connected between the node ND2 to which the gate electrode of the p-type drive transistor PT1 and the source electrode of the n-type control transistor Tr2 are connected, and the potential node VDD2. These capacitors Cp1 and Cp2 prevent the potential from changing and the output potential VOUT from changing while the potential is not supplied from the data driver to the pixel circuit. That is, the capacitor Cp1 holds the potential of the node ND1, and the capacitor Cp2 is provided to hold the potential of the node ND2.
(制御トランジスタTr1、Tr2)
n型制御トランジスタTr1は、ソース電極がノードND1に、ドレイン電極がデータ線DL1に接続される。また、n型制御トランジスタTr1のゲート電極は走査線SL1に接続される。n型制御トランジスタTr2は、ソース電極がノードND2に、ドレイン電極がデータ線DL2に接続される。また、n型制御トランジスタTr2のゲート電極は、走査線SL1に接続される。
(Control transistors Tr1, Tr2)
The n-type control transistor Tr1 has a source electrode connected to the node ND1, and a drain electrode connected to the data line DL1. The gate electrode of the n-type control transistor Tr1 is connected to the scanning line SL1. The n-type control transistor Tr2 has a source electrode connected to the node ND2, and a drain electrode connected to the data line DL2. The gate electrode of the n-type control transistor Tr2 is connected to the scanning line SL1.
<(2)第1の画素回路の動作説明>
次に、本実施形態1における第1の画素回路の動作について説明する。
<(2) Explanation of Operation of First Pixel Circuit>
Next, the operation of the first pixel circuit in
図2は、第1の画素回路の動作時における各部の波形図である。図2において、T1〜T7は所定のタイミング(時間)を示し、横方向の点線の右側には、それぞれ点線に対応した電位を示している。また、図2に示すように、当該波形図は上から順に、走査線SL1、データ線DL1、データ線DL2、ノードND1、ノードND2、及び出力電位ノードVOUTにおける、それぞれの信号波形の時間変化を示す。 FIG. 2 is a waveform diagram of each part during operation of the first pixel circuit. In FIG. 2, T1 to T7 indicate predetermined timings (time), and potentials corresponding to the dotted lines are shown on the right side of the horizontal dotted lines. Further, as shown in FIG. 2, the waveform diagram shows, in order from the top, the time variation of each signal waveform in the scanning line SL1, the data line DL1, the data line DL2, the node ND1, the node ND2, and the output potential node VOUT. Show.
また、図3乃至図5は、それぞれT2からT3の間、T4からT5及びT6からT7の間、並びにT5からT6の間における第1の画素回路の状態を示す図である。図3乃至図5においては、それぞれのノードや信号線の電位、及びそれぞれのトランジスタのオン、オフの状態を、括弧書きで示している。 3 to 5 are diagrams showing states of the first pixel circuit between T2 and T3, between T4 and T5, between T6 and T7, and between T5 and T6, respectively. In FIG. 3 to FIG. 5, the potential of each node and signal line, and the on / off states of each transistor are shown in parentheses.
以下、図2乃至図5を参照しながら、第1の画素回路の動作について具体的に説明する。 Hereinafter, the operation of the first pixel circuit will be described in detail with reference to FIGS.
(T1〜T3)
図2において、T1〜T3では出力電位ノードVOUTに接地電位VSSを出力する際の動作を示す。
(T1-T3)
In FIG. 2, T1 to T3 show the operation when the ground potential VSS is output to the output potential node VOUT.
まず、T1において、走査ドライバー(後述)は走査線SL1に供給する電位を、接地電位VSSから20V+Vth_nへと変化させる。この電位の変化により、n型制御トランジスタTr1及びTr2のゲート電圧(Vgs)が閾値電圧より高くなり、n型制御トランジスタTr1及びTr2がオンする。 First, at T1, a scanning driver (described later) changes the potential supplied to the scanning line SL1 from the ground potential VSS to 20V + Vth_n. Due to this change in potential, the gate voltages (Vgs) of the n-type control transistors Tr1 and Tr2 become higher than the threshold voltage, and the n-type control transistors Tr1 and Tr2 are turned on.
次に、T2において、データドライバー(後述)はデータ線DL1の電位を接地電位VSSから10Vへ、データ線DL2の電位を10Vから20Vへとそれぞれ変化させる。すると、n型駆動トランジスタNT1のゲート電極に接続されたノードND1の電位が10Vとなることにより、n型駆動トランジスタNT1のゲート電圧が閾値電圧より高くなり、n型駆動トランジスタNT1がオンする。n型駆動トランジスタNT1がオンすると、ノードVN1の電位は接地電位VSSとなり、n型駆動トランジスタNT2のゲート電圧も閾値電圧より高い状態になる。よって、n型駆動トランジスタNT2もオンする。一方で、p型駆動トランジスタPT1のゲート電極に接続されたノードND2の電位が20Vになると、ゲート電圧はp型駆動トランジスタPT1の閾値電圧より高いため、p型駆動トランジスタNT2はオフのままである。このとき、ノードVP1は10Vになり、p型駆動トランジスタPT2のゲート電圧は、閾値電圧よりも高い。よって、p型駆動トランジスタPT2もオフのままである。このようにしてn型駆動トランジスタNT1及びNT2がオン状態に、p型駆動トランジスタPT1及びPT2がオフ状態となった結果、出力電位ノードVOUTの電位は、接地電位VSSになる。 Next, at T2, the data driver (described later) changes the potential of the data line DL1 from the ground potential VSS to 10V and the potential of the data line DL2 from 10V to 20V. Then, the potential of the node ND1 connected to the gate electrode of the n-type drive transistor NT1 becomes 10V, so that the gate voltage of the n-type drive transistor NT1 becomes higher than the threshold voltage, and the n-type drive transistor NT1 is turned on. When the n-type drive transistor NT1 is turned on, the potential of the node VN1 becomes the ground potential VSS, and the gate voltage of the n-type drive transistor NT2 is also higher than the threshold voltage. Therefore, the n-type drive transistor NT2 is also turned on. On the other hand, when the potential of the node ND2 connected to the gate electrode of the p-type drive transistor PT1 becomes 20 V, the gate voltage is higher than the threshold voltage of the p-type drive transistor PT1, and thus the p-type drive transistor NT2 remains off. . At this time, the node VP1 becomes 10V, and the gate voltage of the p-type drive transistor PT2 is higher than the threshold voltage. Therefore, the p-type drive transistor PT2 also remains off. As a result of the n-type drive transistors NT1 and NT2 being turned on and the p-type drive transistors PT1 and PT2 being turned off in this way, the potential of the output potential node VOUT becomes the ground potential VSS.
図3は、T2からT3の間における第1の画素回路の状態を示す図である。上記でも説明したとおり、走査線SL1には電位VDD2(20V)+Vth_nが、データ線DL1には電位VDD1(10V)が、データ線DL2には電位VDD2(20V)がそれぞれ供給されている。また、n型駆動トランジスタNT1及びNT2はオン状態であり、p型駆動トランジスタPT1及びPT2はオフ状態である。そして、ノードVN1は接地電位VSS、ノードVP1は電位VDD1(10V)であり、出力電位ノードVOUTは接地電位VSSとなっている。 FIG. 3 is a diagram illustrating a state of the first pixel circuit between T2 and T3. As described above, the potential VDD2 (20V) + Vth_n is supplied to the scanning line SL1, the potential VDD1 (10V) is supplied to the data line DL1, and the potential VDD2 (20V) is supplied to the data line DL2. The n-type drive transistors NT1 and NT2 are in the on state, and the p-type drive transistors PT1 and PT2 are in the off state. The node VN1 is at the ground potential VSS, the node VP1 is at the potential VDD1 (10 V), and the output potential node VOUT is at the ground potential VSS.
ここで、図3にも示すように、p型駆動トランジスタPT1のドレイン電極とソース電極との間には、電位VDD2(20V)と電位VDD1(10V)との電位差である10Vが印加されている。また、p型駆動トランジスタPT2のドレイン電極とソース電極との間には、電位VDD1(10V)と出力電位ノードVOUTにおける電位である接地電位VSSとの電位差である10Vが印加されている。すなわち、電位ノードVDD2と出力電位ノードVOUTとの間に1つのp型駆動トランジスタが配置された場合と比較して、それぞれのp型駆動トランジスタにかかる負荷電圧が半分になることが分かる。 Here, as shown in FIG. 3, 10 V, which is a potential difference between the potential VDD2 (20 V) and the potential VDD1 (10 V), is applied between the drain electrode and the source electrode of the p-type drive transistor PT1. . Further, 10 V which is a potential difference between the potential VDD1 (10 V) and the ground potential VSS which is the potential at the output potential node VOUT is applied between the drain electrode and the source electrode of the p-type drive transistor PT2. That is, it can be seen that the load voltage applied to each p-type drive transistor is halved compared to the case where one p-type drive transistor is arranged between the potential node VDD2 and the output potential node VOUT.
(T3〜T5)
図2において、T3〜T5では、出力電位ノードVOUTに接地電位VSSを出力した状態を保持したまま、n型制御トランジスタTr1及びTr2をオフする際の動作を示す。
(T3-T5)
In FIG. 2, T3 to T5 indicate an operation when the n-type control transistors Tr1 and Tr2 are turned off while maintaining the state where the ground potential VSS is output to the output potential node VOUT.
まず、T3において、走査ドライバーは走査線SL1に供給する電位を、20V+Vth_nから接地電位VSSへと変化させる。この走査線SL1の電位の変動によって、それまでオンしていたn型制御トランジスタTr1及びTr2がオフする。このとき、ノードND1及びND2の電位は、それぞれコンデンサーCp1及びCp2によって直前の状態のまま保持され、それぞれ10Vと20Vで保持される。これによって、n型駆動トランジスタNT1及びNT2はオンのまま保持され、p型駆動トランジスタPT1及びPT2はオフのまま保持される。 First, at T3, the scanning driver changes the potential supplied to the scanning line SL1 from 20 V + Vth_n to the ground potential VSS. Due to the fluctuation of the potential of the scanning line SL1, the n-type control transistors Tr1 and Tr2 that have been turned on until then are turned off. At this time, the potentials of the nodes ND1 and ND2 are held in the previous state by the capacitors Cp1 and Cp2, respectively, and are held at 10V and 20V, respectively. As a result, the n-type drive transistors NT1 and NT2 are kept on, and the p-type drive transistors PT1 and PT2 are kept off.
次に、T4において、データドライバーはデータ線DL1及びDL2の電位を、それぞれ10Vから接地電位VSSへ、20Vから10Vへと変化させる。しかし、n型制御トランジスタTr1及びTr2はオフされた状態であるため、この電位の変化はノードND1及びND2のどちらにも伝搬されない。つまり、n型駆動トランジスタNT1及びNT2はオンのまま、p型駆動トランジスタPT1及びPT2はオフのまま保持される。よって、出力電位ノードVOUTの電位は、接地電位VSSのまま保持される。 Next, at T4, the data driver changes the potentials of the data lines DL1 and DL2 from 10 V to the ground potential VSS and from 20 V to 10 V, respectively. However, since the n-type control transistors Tr1 and Tr2 are in an off state, this potential change is not propagated to either of the nodes ND1 and ND2. That is, the n-type drive transistors NT1 and NT2 are kept on, and the p-type drive transistors PT1 and PT2 are kept off. Therefore, the potential of the output potential node VOUT is held at the ground potential VSS.
図4は、T4からT5の間における第1の画素回路の状態を示す図である。上記のとおり、走査線SL1には接地電位VSSが供給されており、n型制御トランジスタTr1及びTr2はオフ状態になっている。このため、データ線DL1及びDL2の電位の変動にかかわらず、n型駆動トランジスタNT1及びNT2と、p型駆動トランジスタPT1及びPT2とはいずれも直前の状態を保持している。したがって、出力電位ノードVOUTの電位も直前の電位のまま、すなわち接地電位VSSのまま、保持される。 FIG. 4 is a diagram illustrating a state of the first pixel circuit between T4 and T5. As described above, the ground potential VSS is supplied to the scanning line SL1, and the n-type control transistors Tr1 and Tr2 are off. For this reason, the n-type drive transistors NT1 and NT2 and the p-type drive transistors PT1 and PT2 all retain the previous state regardless of fluctuations in the potentials of the data lines DL1 and DL2. Therefore, the potential of the output potential node VOUT is also held at the previous potential, that is, the ground potential VSS.
(T5〜T6)
図2において、T5〜T6では出力電位ノードVOUTに電位VDD2を出力する際の動作を示す。
(T5 to T6)
In FIG. 2, T5 to T6 show the operation when the potential VDD2 is output to the output potential node VOUT.
まず、T5において、走査ドライバーは、走査線SL1に供給する電位を、接地電位VSSから20V+Vth_nへと変化させる。この走査線SL1の電位の変動によって、n型制御トランジスタTr1及びTr2がオンする。ここで、データドライバーはデータ線DL1対して接地電位VSSを供給している。これによりノードND1の電位は10Vから接地電位VSSへと変化する。このノードND1の電位の変化により、n型駆動トランジスタNT1のゲート電圧は、閾値電圧より高い10Vから、閾値電圧より低い接地電位VSSへと変化し、これによりn型駆動トランジスタNT1はオフする。n型駆動トランジスタNT1がオフしたことにより、ノードVN1の電位は、接地電位VSSから10Vへと変化し、n型駆動トランジスタNT2もオフする。一方で、データドライバーはデータ線DL2に対して10Vを供給している。これにより、ノードND2の電位は20Vから10Vへと変化する。このノードND2の電位の変化により、p型駆動トランジスタPT1のゲート電圧が閾値電圧より低くなり、p型駆動トランジスタPT1はオンする。p型駆動トランジスタPT1がオンすると、ノードVP1の電位は電位VDD2(20V)となる。ノードVP1の電位が20Vになると、p型駆動トランジスタPT2のゲート電圧は閾値電圧より低くなるため、p型駆動トランジスタPT2もオンする。このようにしてp型駆動トランジスタPT1及びPT2がオン状態に、n型駆動トランジスタNT1及びNT2がオフ状態となった結果、出力電位ノードVOUTの電位は電位VDD2(20V)になる。 First, at T5, the scan driver changes the potential supplied to the scan line SL1 from the ground potential VSS to 20V + Vth_n. The n-type control transistors Tr1 and Tr2 are turned on by the fluctuation of the potential of the scanning line SL1. Here, the data driver supplies the ground potential VSS to the data line DL1. As a result, the potential of the node ND1 changes from 10V to the ground potential VSS. Due to the change in the potential of the node ND1, the gate voltage of the n-type drive transistor NT1 changes from 10V higher than the threshold voltage to the ground potential VSS lower than the threshold voltage, and thereby the n-type drive transistor NT1 is turned off. Since the n-type drive transistor NT1 is turned off, the potential of the node VN1 changes from the ground potential VSS to 10V, and the n-type drive transistor NT2 is also turned off. On the other hand, the data driver supplies 10 V to the data line DL2. As a result, the potential of the node ND2 changes from 20V to 10V. Due to the change in potential of the node ND2, the gate voltage of the p-type drive transistor PT1 becomes lower than the threshold voltage, and the p-type drive transistor PT1 is turned on. When the p-type drive transistor PT1 is turned on, the potential of the node VP1 becomes the potential VDD2 (20V). When the potential of the node VP1 becomes 20V, the gate voltage of the p-type drive transistor PT2 becomes lower than the threshold voltage, so that the p-type drive transistor PT2 is also turned on. As a result of the p-type drive transistors PT1 and PT2 being turned on and the n-type drive transistors NT1 and NT2 being turned off, the potential of the output potential node VOUT becomes the potential VDD2 (20V).
図5は、T5からT6の間における第1の画素回路の状態を示す図である。上記でも説明したとおり、走査線SL1には電位VDD2(20V)+Vth_nが、データ線DL1には接地電位VSSが、データ線DL2には電位VDD1(10V)がそれぞれ供給されている。また、n型駆動トランジスタNT1及びNT2はオフ状態であり、p型駆動トランジスタPT1及びPT2はオン状態である。そして、ノードVN1は電位VDD1(10V)、ノードVP2は電位VDD2(20V)となり、出力電位ノードVOUTは電位VDD2(20V)となる。 FIG. 5 is a diagram illustrating a state of the first pixel circuit between T5 and T6. As described above, the potential VDD2 (20 V) + Vth_n is supplied to the scanning line SL1, the ground potential VSS is supplied to the data line DL1, and the potential VDD1 (10 V) is supplied to the data line DL2. The n-type drive transistors NT1 and NT2 are in the off state, and the p-type drive transistors PT1 and PT2 are in the on state. The node VN1 becomes the potential VDD1 (10V), the node VP2 becomes the potential VDD2 (20V), and the output potential node VOUT becomes the potential VDD2 (20V).
ここで、図5にも示すように、n型駆動トランジスタNT1の電極間には、電位VDD1(10V)と接地電位VSSとの電位差である10Vが印加されている。また、n型駆動トランジスタNT2の電極間には、出力電位ノードVOUTにおける電位である電位VDD2(20V)と電位VDD1(10V)との電位差である10Vが印加されている。すなわち、出力電位ノードVOUTと接地電位VSSとの間に1つのn型駆動トランジスタが配置された場合と比較して、それぞれのn型駆動トランジスタにかかる負荷電圧が半分になることが分かる。 Here, as shown in FIG. 5, 10 V, which is a potential difference between the potential VDD1 (10 V) and the ground potential VSS, is applied between the electrodes of the n-type drive transistor NT1. Further, 10 V that is a potential difference between the potential VDD2 (20 V) that is the potential at the output potential node VOUT and the potential VDD1 (10 V) is applied between the electrodes of the n-type drive transistor NT2. That is, it can be seen that the load voltage applied to each n-type drive transistor is halved compared to the case where one n-type drive transistor is arranged between the output potential node VOUT and the ground potential VSS.
(T6〜T7)
図2において、T6〜T7では、出力電位ノードVOUTに電位VDD2(20V)を出力した状態を保持したまま、n型制御トランジスタTr1及びTr2をオフする際の動作を示す。
(T6-T7)
In FIG. 2, T6 to T7 show an operation when the n-type control transistors Tr1 and Tr2 are turned off while maintaining the state where the potential VDD2 (20 V) is output to the output potential node VOUT.
まず、T6において、走査ドライバーは走査線SL1に供給する電位を、20V+Vth_nから接地電位VSSへと変化させる。すると、走査線SL1の電位の変動によって、それまでオンしていたn型制御トランジスタTr1及びTr2がオフする。このとき、ノードND1及びND2の電位は、それぞれコンデンサーCp1及びCp2によって直前の状態のまま保持され、それぞれ接地電位VSSと10Vとで保持される。ノードND1及びND2の電位が直前の電位のまま保持されることで、n型駆動トランジスタNT1及びNT2はオフのまま保持され、p型駆動トランジスタPT1及びPT2はオンのまま保持される。これにより、出力電位ノードVOUTの電位は、電位VDD2(20V)のまま保持される。 First, at T6, the scan driver changes the potential supplied to the scan line SL1 from 20 V + Vth_n to the ground potential VSS. Then, the n-type control transistors Tr1 and Tr2 that have been turned on until then are turned off due to the fluctuation of the potential of the scanning line SL1. At this time, the potentials of the nodes ND1 and ND2 are held in the previous state by the capacitors Cp1 and Cp2, respectively, and are held at the ground potential VSS and 10V, respectively. Since the potentials of the nodes ND1 and ND2 are held as they were immediately before, the n-type drive transistors NT1 and NT2 are held off, and the p-type drive transistors PT1 and PT2 are held on. As a result, the potential of the output potential node VOUT is held at the potential VDD2 (20V).
図4は、T6からT7の間における第1の画素回路の状態を示す図である。この図4はT4からT5の間における第1の画素回路の状態を示す図と共通である。これらの状態は、いずれも出力電位ノードVOUTの電位を直前の電位のまま保持する点と、n型制御トランジスタTr1及びTr2をオフするために走査線SL1に接地電位VSSを供給する点で共通する。 FIG. 4 is a diagram illustrating a state of the first pixel circuit between T6 and T7. FIG. 4 is common with the diagram showing the state of the first pixel circuit between T4 and T5. Both of these states are common in that the potential of the output potential node VOUT is maintained as it was immediately before and that the ground potential VSS is supplied to the scanning line SL1 in order to turn off the n-type control transistors Tr1 and Tr2. .
上記のとおり、走査線SL1には接地電位VSSが供給されており、n型制御トランジスタTr1及びTr2はオフ状態になる。このため、データ線DL1及びDL2の電位の変動にかかわらず、n型駆動トランジスタNT1及びNT2と、p型駆動トランジスタPT1及びPT2とはいずれも直前の状態を保持している。したがって、出力電位ノードVOUTの電位も直前の電位のまま、すなわち電位VDD2(20V)のまま、保持される。 As described above, the ground potential VSS is supplied to the scanning line SL1, and the n-type control transistors Tr1 and Tr2 are turned off. For this reason, the n-type drive transistors NT1 and NT2 and the p-type drive transistors PT1 and PT2 all retain the previous state regardless of fluctuations in the potentials of the data lines DL1 and DL2. Therefore, the potential of the output potential node VOUT is also held at the previous potential, that is, the potential VDD2 (20V).
本実施形態1の構成によれば、接地電位ノードVSSと出力電位ノードVOUTとの間、及び電位ノードVDD2と出力電位ノードVOUTとの間に、それぞれ複数のトランジスタを直列接続した。この構成によって、接地電位ノードVSSと出力電位ノードVOUTとの間、及び電位ノードVDD2と出力電位ノードVOUTとの間に接続したn型駆動トランジスタNT1及びNT2、並びにp型駆動トランジスタPT1及びPT2の個々にかかる負荷電圧を小さくすることができる。これによって、高い電圧を用いることが可能な、すなわち、高い耐圧を有する画素回路を構成することなどが可能となる。 According to the configuration of the first embodiment, a plurality of transistors are connected in series between the ground potential node VSS and the output potential node VOUT and between the potential node VDD2 and the output potential node VOUT. With this configuration, each of the n-type drive transistors NT1 and NT2 and the p-type drive transistors PT1 and PT2 connected between the ground potential node VSS and the output potential node VOUT and between the potential node VDD2 and the output potential node VOUT. The load voltage applied to can be reduced. This makes it possible to configure a pixel circuit that can use a high voltage, that is, has a high breakdown voltage.
また、1本の走査線で制御トランジスタTr1及びTr2を制御することとしたため、制御トランジスタTr1及びTr2をそれぞれ独立した走査線で制御する場合と比較して、画素回路に含まれる画素回路の制御を簡素にすることができる。また、周辺回路の配線を減少させることができる。 Further, since the control transistors Tr1 and Tr2 are controlled by one scanning line, the control of the pixel circuits included in the pixel circuit is controlled as compared with the case where the control transistors Tr1 and Tr2 are controlled by independent scanning lines. It can be simplified. In addition, the wiring of peripheral circuits can be reduced.
また、本実施形態1の画素回路は、コンデンサーCp1及びCp2を備える構成とした。かかる構成により、p型駆動トランジスタPT1、及びn型駆動トランジスタNT1のゲート電極に電圧が印加されていない間において、これらの電極に印加される電圧を安定的に保持することが可能となる。これによって、画素回路の誤動作を防ぐことが可能となる。
In addition, the pixel circuit of
なお、本実施形態1では電位VDD1が接地電位VSSと電位VDD2とのちょうど中間の電位である例を挙げたが、必ずしもこれに限られない。すなわち、電位VDD1は接地電位VSSと電位VDD2との間の電圧であれば任意に決定可能である。ただし、電位VDD1を接地電位VSSと電位VDD2とのちょうど中間の電位とすることは、直列に接続した2つの駆動トランジスタに均等に電圧がかかることになるため、より好ましい。 In the first embodiment, the example in which the potential VDD1 is an intermediate potential between the ground potential VSS and the potential VDD2 has been described. However, the present invention is not necessarily limited thereto. That is, the potential VDD1 can be arbitrarily determined as long as it is a voltage between the ground potential VSS and the potential VDD2. However, it is more preferable to set the potential VDD1 to an intermediate potential between the ground potential VSS and the potential VDD2 because the voltage is applied equally to the two drive transistors connected in series.
また、n型駆動トランジスタNT2、及びp型駆動トランジスタPT2の双方のゲート電極に供給される電位は必ずしも同電位である必要はない。ただし、n型駆動トランジスタNT2、及びp型駆動トランジスタPT2の双方のゲート電極に供給される電位を同電位にすることは、画素回路に供給すべき電位の種類を減少させることが可能であるため好ましい。この場合、電源回路を簡素化することが可能である。 Further, the potentials supplied to the gate electrodes of both the n-type drive transistor NT2 and the p-type drive transistor PT2 are not necessarily the same potential. However, making the potentials supplied to the gate electrodes of both the n-type drive transistor NT2 and the p-type drive transistor PT2 the same can reduce the types of potentials to be supplied to the pixel circuit. preferable. In this case, the power supply circuit can be simplified.
<(3)第1の画素回路の変形例>
実施形態1に係る第1の画素回路の構成では、n型駆動トランジスタ及びp型駆動トランジスタの双方を直列に接続し、双方の駆動トランジスタの負荷電圧を小さくすることができた。しかし、n型駆動トランジスタ、またはp型駆動トランジスタの一方の耐圧が低く、他方の耐圧が高い場合がある。この場合、耐圧が高い方の駆動トランジスタについては負荷電圧を小さくする必要がなく、耐圧が低い方の駆動トランジスタについては、個々の駆動トランジスタに対する負荷電圧を小さくする必要がある場合が考えられる。
<(3) Modification of First Pixel Circuit>
In the configuration of the first pixel circuit according to
図6は、実施形態1に係る第1の画素回路の変形例1の構成例を示す図であり、n型駆動トランジスタの耐圧は十分に高いが、p型駆動トランジスタの耐圧がやや低い場合の画素回路の構成例である。実施形態1と比較すると、接地電位VSSと出力電位ノードVOUTとの間に接続するn型駆動トランジスタを、n型駆動トランジスタNT1のみにした点が異なり、その他の構成は同様であるため、同じ構成には同じ符号を付することとし、その説明を省略する。n型駆動トランジスタが接地電位VSSと電位VDD2との電位差に耐えうる場合は、当該変形例1の画素回路のような構成にすることができる。
FIG. 6 is a diagram illustrating a configuration example of
図7は、実施形態1に係る第1の画素回路の変形例2の構成例を示す図であり、図6に示す変形例1とは逆に、p型駆動トランジスタの耐圧は十分に高いが、n型駆動トランジスタの耐圧が低い場合の画素回路の構成例である。実施形態1と比較すると、電位VDD2と出力電位ノードVOUTとの間に接続するp型駆動トランジスタを、p型駆動トランジスタNT1のみにした点で異なり、その他の構成は同様であるため、同じ構成には同じ符号を付することとし、その説明を省略する。p型駆動トランジスタが接地電位VSSと電位VDD2との電位差に耐えうる場合は、当該変形例2の画素回路のような構成にすることができる。 FIG. 7 is a diagram illustrating a configuration example of Modification Example 2 of the first pixel circuit according to the first embodiment. Contrary to Modification Example 1 illustrated in FIG. 6, the p-type drive transistor has a sufficiently high breakdown voltage. This is a configuration example of a pixel circuit when the breakdown voltage of the n-type drive transistor is low. Compared to the first embodiment, the p-type drive transistor connected between the potential VDD2 and the output potential node VOUT is only the p-type drive transistor NT1, and the other configurations are the same. Are given the same reference numerals, and the description thereof is omitted. When the p-type drive transistor can withstand the potential difference between the ground potential VSS and the potential VDD2, the pixel circuit of the second modification can be configured.
すなわち、本変形例1または変形例2の画素回路によれば、n型駆動トランジスタ及びp型駆動トランジスタのうち、負荷電圧を小さくする必要のあるタイプの駆動トランジスタのみについて、直列に複数接続する。これによって、負荷電圧を小さくする必要のないタイプの駆動トランジスタについてまで複数接続することによる不必要なコストの増加を防止することができ、安価に画素回路を構成することが可能となる。 That is, according to the pixel circuit of the first modification or the second modification, a plurality of n-type drive transistors and p-type drive transistors that are required to reduce the load voltage are connected in series. As a result, it is possible to prevent an unnecessary increase in cost due to the connection of a plurality of drive transistors of a type that does not require a reduction in load voltage, and a pixel circuit can be configured at low cost.
なお、直列に接続すべき駆動トランジスタのタイプ及び数は、n型駆動トランジスタ及びp型駆動トランジスタのそれぞれの特性によって決定される。より具体的には、例えばn型駆動トランジスタの負荷電圧を1/3にしたいのであれば、n型駆動トランジスタを3つ直列に接続すればよい。 The type and number of drive transistors to be connected in series are determined by the characteristics of the n-type drive transistor and the p-type drive transistor. More specifically, for example, if it is desired to reduce the load voltage of the n-type drive transistor to 1/3, three n-type drive transistors may be connected in series.
このように、本発明の一態様は、少なくともいずれか一方のタイプの駆動トランジスタについて、複数素子の駆動トランジスタを直列に接続するものを含む。また、以下で説明する実施形態においても、発明の趣旨と矛盾しない範囲において、少なくともいずれか一方のタイプの駆動トランジスタについて、複数素子の駆動トランジスタを直列に接続するものを含む。 Thus, one embodiment of the present invention includes a structure in which a plurality of drive transistors are connected in series with respect to at least one of the drive transistors. Further, the embodiments described below also include a configuration in which a plurality of drive transistors are connected in series with respect to at least one of the drive transistors within a range not inconsistent with the spirit of the invention.
<3.実施形態2>
<(1)第2の画素回路の構成例>
図8は、本発明の一態様である、第2の画素回路の構成例を示す図である。図8に示すように、第2の画素回路の構成例は、実施形態1で説明した、図1に示す第1の画素回路の構成例の一部を変更したものである。すなわち、本実施形態2は、n型制御トランジスタTr1、p型制御トランジスタTr2、走査線SL1、及び走査線SL2以外は実施形態1と同様の構成及び機能を有するため、同じ構成には同じ符号を付することとし、その説明を省略する。以下の本実施形態2の説明においては、実施形態1との相違点を中心に説明する。
<3. Second Embodiment>
<(1) Configuration Example of Second Pixel Circuit>
FIG. 8 illustrates a configuration example of the second pixel circuit which is one embodiment of the present invention. As shown in FIG. 8, the configuration example of the second pixel circuit is obtained by changing a part of the configuration example of the first pixel circuit shown in FIG. That is, the second embodiment has the same configuration and functions as those of the first embodiment except for the n-type control transistor Tr1, the p-type control transistor Tr2, the scanning line SL1, and the scanning line SL2. The description will be omitted. In the following description of the second embodiment, differences from the first embodiment will be mainly described.
本実施形態2の画素回路は、実施形態1の画素回路と同様、n型駆動トランジスタNT1及びNT2、p型駆動トランジスタPT1及びPT2、並びにコンデンサーCp1及びCp2を含んで構成される。ここで、本実施形態2の画素回路は、実施形態1の画素回路と異なり、n型制御トランジスタTr1と、p型制御トランジスタTr2とを備える。実施形態1の画素回路においては、制御トランジスタTr1及びTr2はいずれもn型トランジスタであって、走査線SL1のみによって制御トランジスタTr1及びTr2に電位が供給されていた。しかし、本実施形態2では、Tr1はn型制御トランジスタ、Tr2はp型制御トランジスタであり、n型制御トランジスタTr1には走査線SL1が、p型制御トランジスタTr2には走査線SL2が、それぞれ電位を供給するよう接続されて構成される。 Similar to the pixel circuit of the first embodiment, the pixel circuit of the second embodiment includes n-type drive transistors NT1 and NT2, p-type drive transistors PT1 and PT2, and capacitors Cp1 and Cp2. Here, unlike the pixel circuit of the first embodiment, the pixel circuit of the second embodiment includes an n-type control transistor Tr1 and a p-type control transistor Tr2. In the pixel circuit of the first embodiment, the control transistors Tr1 and Tr2 are both n-type transistors, and the potential is supplied to the control transistors Tr1 and Tr2 only by the scanning line SL1. However, in the second embodiment, Tr1 is an n-type control transistor, Tr2 is a p-type control transistor, the n-type control transistor Tr1 has a scanning line SL1, and the p-type control transistor Tr2 has a scanning line SL2. Connected to be configured.
<(2)第2の画素回路の動作説明>
次に、本実施形態2における第2の画素回路の動作について説明する。
<(2) Explanation of Operation of Second Pixel Circuit>
Next, the operation of the second pixel circuit in Embodiment 2 will be described.
図9は、第2の画素回路の動作時における各部の波形図である。図9において、T1〜T7は所定のタイミング(時間)を示し、横方向の点線の右側には、それぞれ点線に対応した電位を示している。また、図9に示すように、当該波形図は上から順に、走査線SL1、走査線SL2、データ線DL1、データ線DL2、ノードND1、ノードND2、及び出力電位ノードVOUTにおける、それぞれの信号波形の時間変化を示す。 FIG. 9 is a waveform diagram of each part during the operation of the second pixel circuit. In FIG. 9, T1 to T7 indicate predetermined timings (time), and potentials corresponding to the dotted lines are shown on the right side of the horizontal dotted lines. Further, as shown in FIG. 9, the waveform diagram shows, in order from the top, signal waveforms at the scanning line SL1, the scanning line SL2, the data line DL1, the data line DL2, the node ND1, the node ND2, and the output potential node VOUT. The time change of is shown.
また、図10乃至図12はそれぞれT2からT3の間、T4からT5及びT6からT7の間、並びにT5からT6の間における第2の画素回路の状態を示す図である。図10乃至図12においては、それぞれのノードや信号線の電位、及びそれぞれのトランジスタのオン、オフの状態を、括弧書きで示している。 10 to 12 are diagrams showing states of the second pixel circuit between T2 and T3, between T4 and T5, between T6 and T7, and between T5 and T6, respectively. 10 to 12, the potential of each node and signal line, and the on / off states of each transistor are shown in parentheses.
以下、図9乃至図12を参照しながら、第2の画素回路の動作について具体的に説明する。 Hereinafter, the operation of the second pixel circuit will be specifically described with reference to FIGS. 9 to 12.
(T1〜T3)
図9において、T1〜T3では出力電位ノードVOUTに接地電位VSSを出力する際の動作を示す。
(T1-T3)
In FIG. 9, T1 to T3 show the operation when the ground potential VSS is output to the output potential node VOUT.
まず、T1において、走査ドライバーは、走査線SL1に供給する電位を、接地電位VSSから20Vへ、走査線SL2に供給する電位を20Vから接地電位VSSへとそれぞれ変化させる。この電位の変化により、n型制御トランジスタTr1のゲート電圧が閾値電圧より高くなり、p型制御トランジスタTr2のゲート電圧が閾値電圧より低くなる。これにより、n型制御トランジスタTr1及びp型制御トランジスタTr2がオンする。 First, at T1, the scan driver changes the potential supplied to the scan line SL1 from the ground potential VSS to 20V, and the potential supplied to the scan line SL2 from 20V to the ground potential VSS. Due to this change in potential, the gate voltage of the n-type control transistor Tr1 becomes higher than the threshold voltage, and the gate voltage of the p-type control transistor Tr2 becomes lower than the threshold voltage. As a result, the n-type control transistor Tr1 and the p-type control transistor Tr2 are turned on.
次に、T2において、データドライバーはデータ線DL1の電位を接地電位VSSから10Vへ、データ線DL2の電位を10Vから20Vへとそれぞれ変化させる。すると、n型駆動トランジスタNT1のゲート電極に接続されたノードND1の電位が10Vとなり、n型駆動トランジスタNT1のゲート電圧が閾値電圧より高くなり、n型駆動トランジスタNT1がオンする。n型駆動トランジスタNT1がオンすると、ノードVN1の電位は接地電位VSSとなり、n型駆動トランジスタNT2のゲート電圧が閾値電圧より高い状態になる。よって、n型駆動トランジスタNT2もオンする。一方で、p型駆動トランジスタPT1のゲート電極に接続されたノードND2の電位は20Vとなり、p型駆動トランジスタPT1のゲート電圧が閾値電圧より高いため、p型駆動トランジスタNT2はオフのままである。このとき、ノードVP1は10Vになり、p型駆動トランジスタPT2のゲート電圧は閾値電圧よりも高い。よって、p型駆動トランジスタPT2もオフのままである。このようにしてn型駆動トランジスタNT1及びNT2がオン状態に、p型駆動トランジスタPT1及びPT2がオフ状態となった結果、出力電位ノードVOUTの電位は、接地電位VSSになる。 Next, at T2, the data driver changes the potential of the data line DL1 from the ground potential VSS to 10V and the potential of the data line DL2 from 10V to 20V. Then, the potential of the node ND1 connected to the gate electrode of the n-type drive transistor NT1 becomes 10V, the gate voltage of the n-type drive transistor NT1 becomes higher than the threshold voltage, and the n-type drive transistor NT1 is turned on. When the n-type drive transistor NT1 is turned on, the potential of the node VN1 becomes the ground potential VSS, and the gate voltage of the n-type drive transistor NT2 becomes higher than the threshold voltage. Therefore, the n-type drive transistor NT2 is also turned on. On the other hand, since the potential of the node ND2 connected to the gate electrode of the p-type drive transistor PT1 is 20 V and the gate voltage of the p-type drive transistor PT1 is higher than the threshold voltage, the p-type drive transistor NT2 remains off. At this time, the node VP1 becomes 10V, and the gate voltage of the p-type drive transistor PT2 is higher than the threshold voltage. Therefore, the p-type drive transistor PT2 also remains off. As a result of the n-type drive transistors NT1 and NT2 being turned on and the p-type drive transistors PT1 and PT2 being turned off in this way, the potential of the output potential node VOUT becomes the ground potential VSS.
図10は、T2からT3の間における第2の画素回路の状態を示す図である。上記でも説明したとおり、走査線SL1には電位VDD2(20V)が、走査線SL2には接地電位VSSが、データ線DL1には電位VDD1(10V)が、データ線DL2には電位VDD2(20V)がそれぞれ供給されている。また、n型駆動トランジスタNT1及びNT2はオン状態であり、p型駆動トランジスタPT1及びPT2はオフ状態である。そして、ノードVN1は接地電位VSS、ノードVP1は電位VDD1(10V)となり、出力電位ノードVOUTは接地電位VSSとなる。 FIG. 10 is a diagram illustrating a state of the second pixel circuit between T2 and T3. As described above, the scan line SL1 has the potential VDD2 (20V), the scan line SL2 has the ground potential VSS, the data line DL1 has the potential VDD1 (10V), and the data line DL2 has the potential VDD2 (20V). Are supplied. The n-type drive transistors NT1 and NT2 are in the on state, and the p-type drive transistors PT1 and PT2 are in the off state. The node VN1 becomes the ground potential VSS, the node VP1 becomes the potential VDD1 (10 V), and the output potential node VOUT becomes the ground potential VSS.
(T3〜T5)
図9において、T3〜T5では、出力電位ノードVOUTに接地電位VSSを出力した状態を保持したまま、n型制御トランジスタTr1及びp型制御トランジスタTr2をオフする際の動作を示す。
(T3-T5)
In FIG. 9, T3 to T5 show the operation when the n-type control transistor Tr1 and the p-type control transistor Tr2 are turned off while maintaining the state where the ground potential VSS is output to the output potential node VOUT.
まず、T3において、走査ドライバーは、走査線SL1に供給する電位を20Vから接地電位VSSへ、走査線SL2に供給する電位を接地電位VSSから20Vへと変化させる。この走査線SL1及びSL2の電位の変動によって、それまでオンしていたn型制御トランジスタTr1及びp型制御トランジスタTr2がオフする。このとき、ノードND1及びND2の電位は、それぞれコンデンサーCp1及びCp2によって直前の状態のまま保持され、それぞれ10Vと20Vで保持される。これによって、n型駆動トランジスタNT1及びNT2はオンのまま保持され、p型駆動トランジスタPT1及びPT2はオフのまま保持される。 First, at T3, the scan driver changes the potential supplied to the scan line SL1 from 20 V to the ground potential VSS and the potential supplied to the scan line SL2 from the ground potential VSS to 20 V. Due to the fluctuation in the potentials of the scanning lines SL1 and SL2, the n-type control transistor Tr1 and the p-type control transistor Tr2 that have been turned on until then are turned off. At this time, the potentials of the nodes ND1 and ND2 are held in the previous state by the capacitors Cp1 and Cp2, respectively, and are held at 10V and 20V, respectively. As a result, the n-type drive transistors NT1 and NT2 are kept on, and the p-type drive transistors PT1 and PT2 are kept off.
次に、T4において、データドライバーはデータ線DL1を、10Vから接地電位VSSへ、データ線DL2の電位を20Vから10Vへと変化させる。しかし、n型制御トランジスタTr1及びp型制御トランジスタTr2はオフされた状態であるため、この電位の変化はノードND1及びND2のどちらにも伝搬されない。つまり、n型駆動トランジスタNT1及びNT2はオンのまま、p型駆動トランジスタPT1及びPT2はオフのまま保持される。よって、出力電位ノードVOUTの電位は、接地電位VSSのまま保持される。 Next, at T4, the data driver changes the data line DL1 from 10V to the ground potential VSS and the data line DL2 from 20V to 10V. However, since the n-type control transistor Tr1 and the p-type control transistor Tr2 are in an off state, this potential change is not propagated to either the node ND1 or ND2. That is, the n-type drive transistors NT1 and NT2 are kept on, and the p-type drive transistors PT1 and PT2 are kept off. Therefore, the potential of the output potential node VOUT is held at the ground potential VSS.
図11は、T4からT5の間における第2の画素回路の状態を示す図である。上記のとおり、走査線SL1には接地電位VSSが、走査線SL2には電位VDD2(20V)が供給されており、n型制御トランジスタTr1及びp型制御トランジスタTr2はオフ状態になっている。このため、データ線DL1及びDL2の電位の変動にかかわらず、n型駆動トランジスタNT1及びNT2と、p型駆動トランジスタPT1及びPT2とはいずれも直前の状態を保持している。したがって、出力電位ノードVOUTの電位も直前の電位のまま、すなわち接地電位VSSのまま、保持される。 FIG. 11 is a diagram illustrating a state of the second pixel circuit between T4 and T5. As described above, the ground potential VSS is supplied to the scanning line SL1, and the potential VDD2 (20 V) is supplied to the scanning line SL2, and the n-type control transistor Tr1 and the p-type control transistor Tr2 are in the off state. For this reason, the n-type drive transistors NT1 and NT2 and the p-type drive transistors PT1 and PT2 all retain the previous state regardless of fluctuations in the potentials of the data lines DL1 and DL2. Therefore, the potential of the output potential node VOUT is also held at the previous potential, that is, the ground potential VSS.
(T5〜T6)
図9において、T5〜T6では出力電位ノードVOUTに電位VDD2を出力する際の動作を示す。
(T5 to T6)
In FIG. 9, T5 to T6 show the operation when the potential VDD2 is output to the output potential node VOUT.
まず、T5において、走査ドライバーは、走査線SL1に供給する電位を接地電位VSSから20Vへ、走査線SL2に供給する電位を20Vから接地電位VSSへとそれぞれ変化させる。この走査線SL1及びSL2の電位の変動によって、n型制御トランジスタTr1及びp型制御トランジスタTr2がオンする。ここで、データドライバーは、データ線DL1対して接地電位VSSを供給している。これによりノードND1の電位は10Vから接地電位VSSへと変化する。このノードND1の電位の変化により、n型駆動トランジスタNT1のゲート電圧は、閾値電圧より高い10Vから、閾値電圧より低い接地電位VSSへと変化し、これによりn型駆動トランジスタNT1はオフする。n型駆動トランジスタNT1がオフしたことにより、ノードVN1の電位は、接地電位VSSから10Vへと変化し、n型駆動トランジスタNT2もオフする。一方で、データドライバーは、データ線DL2に対して10Vを供給している。よって、ノードND2の電位は20Vから10Vへと変化する。このノードND2の電位の変化により、p型駆動トランジスタPT1のゲート電圧は閾値電圧より低くなり、これによりp型駆動トランジスタPT1はオンする。p型駆動トランジスタPT1がオンすると、ノードVP1の電位は電位VDD2(20V)となる。ノードVP1の電位が20Vになると、p型駆動トランジスタPT2のゲート電圧は閾値電圧より低くなるため、p型駆動トランジスタPT2もオンする。このようにしてp型駆動トランジスタPT1及びPT2がオン状態に、n型駆動トランジスタNT1及びNT2がオフ状態となった結果、出力電位ノードVOUTの電位は電位VDD2(20V)になる。 First, at T5, the scan driver changes the potential supplied to the scan line SL1 from the ground potential VSS to 20V and the potential supplied to the scan line SL2 from 20V to the ground potential VSS. The n-type control transistor Tr1 and the p-type control transistor Tr2 are turned on by the change in potential of the scanning lines SL1 and SL2. Here, the data driver supplies the ground potential VSS to the data line DL1. As a result, the potential of the node ND1 changes from 10V to the ground potential VSS. Due to the change in the potential of the node ND1, the gate voltage of the n-type drive transistor NT1 changes from 10V higher than the threshold voltage to the ground potential VSS lower than the threshold voltage, and thereby the n-type drive transistor NT1 is turned off. Since the n-type drive transistor NT1 is turned off, the potential of the node VN1 changes from the ground potential VSS to 10V, and the n-type drive transistor NT2 is also turned off. On the other hand, the data driver supplies 10 V to the data line DL2. Therefore, the potential of the node ND2 changes from 20V to 10V. Due to the change in potential of the node ND2, the gate voltage of the p-type drive transistor PT1 becomes lower than the threshold voltage, thereby turning on the p-type drive transistor PT1. When the p-type drive transistor PT1 is turned on, the potential of the node VP1 becomes the potential VDD2 (20V). When the potential of the node VP1 becomes 20V, the gate voltage of the p-type drive transistor PT2 becomes lower than the threshold voltage, so that the p-type drive transistor PT2 is also turned on. As a result of the p-type drive transistors PT1 and PT2 being turned on and the n-type drive transistors NT1 and NT2 being turned off, the potential of the output potential node VOUT becomes the potential VDD2 (20V).
図12は、T5からT6の間における第2の画素回路の状態を示す図である。上記でも説明したとおり、走査線SL1には電位VDD2(20V)が、走査線SL2には接地電位VSSが、データ線DL1には接地電位VSSが、データ線DL2には電位VDD1(10V)がそれぞれ供給されている。また、n型駆動トランジスタNT1及びNT2はオフ状態であり、p型駆動トランジスタPT1及びPT2はオン状態である。そして、ノードVN1は電位VDD1(10V)、ノードVP2は電位VDD2(20V)となり、出力電位ノードVOUTは電位VDD2(20V)となる。 FIG. 12 is a diagram illustrating a state of the second pixel circuit between T5 and T6. As described above, the scanning line SL1 has the potential VDD2 (20V), the scanning line SL2 has the ground potential VSS, the data line DL1 has the ground potential VSS, and the data line DL2 has the potential VDD1 (10V). Have been supplied. The n-type drive transistors NT1 and NT2 are in the off state, and the p-type drive transistors PT1 and PT2 are in the on state. The node VN1 becomes the potential VDD1 (10V), the node VP2 becomes the potential VDD2 (20V), and the output potential node VOUT becomes the potential VDD2 (20V).
(T6〜T7)
図9において、T6〜T7では、出力電位ノードVOUTに電位VDD2(20V)を出力しながら、n型制御トランジスタTr1及びp型制御トランジスタTr2をオフする際の動作を示す。
(T6-T7)
In FIG. 9, T6 to T7 show the operation when turning off the n-type control transistor Tr1 and the p-type control transistor Tr2 while outputting the potential VDD2 (20 V) to the output potential node VOUT.
まず、T6において、走査ドライバーは、走査線SL1に供給する電位を20Vから接地電位VSSへ、走査線SL2に供給する電位を接地電位VSSから20Vへと変化させる。この走査線SL1及びSL2の電位の変動によって、それまでオンしていたn型制御トランジスタTr1及びp型制御トランジスタTr2がオフする。このとき、ノードND1及びND2の電位は、それぞれコンデンサーCp1及びCp2によって直前の状態のまま保持され、それぞれ接地電位VSSと10Vとで保持される。ノードND1及びND2の電位が直前の電位のまま保持されることで、n型駆動トランジスタNT1及びNT2はオフのまま保持され、p型駆動トランジスタPT1及びPT2はオンのまま保持される。これにより、出力電位ノードVOUTの電位は、電位VDD2(20V)のまま保持される。 First, at T6, the scan driver changes the potential supplied to the scan line SL1 from 20V to the ground potential VSS and the potential supplied to the scan line SL2 from the ground potential VSS to 20V. Due to the fluctuation in the potentials of the scanning lines SL1 and SL2, the n-type control transistor Tr1 and the p-type control transistor Tr2 that have been turned on until then are turned off. At this time, the potentials of the nodes ND1 and ND2 are held in the previous state by the capacitors Cp1 and Cp2, respectively, and are held at the ground potential VSS and 10V, respectively. Since the potentials of the nodes ND1 and ND2 are held as they were immediately before, the n-type drive transistors NT1 and NT2 are held off, and the p-type drive transistors PT1 and PT2 are held on. As a result, the potential of the output potential node VOUT is held at the potential VDD2 (20V).
図11は、T6からT7の間における第2の画素回路の状態を示す図である。この図11はT4からT5の間における第2の画素回路の状態を示す図と共通である。これらの状態は、いずれも出力電位ノードVOUTの電位を直前の電位のまま保持する点と、n型制御トランジスタTr1及びp型制御トランジスタTr2をオフするために、走査線SL1に接地電位VSSを、走査線SL2に電位VDD2(20V)供給する点で共通する。 FIG. 11 is a diagram illustrating a state of the second pixel circuit between T6 and T7. FIG. 11 is common with the diagram showing the state of the second pixel circuit between T4 and T5. In any of these states, the ground potential VSS is applied to the scanning line SL1 in order to turn off the n-type control transistor Tr1 and the p-type control transistor Tr2 in that the potential of the output potential node VOUT is maintained as it was immediately before. This is common in that the potential VDD2 (20 V) is supplied to the scanning line SL2.
上記のとおり、走査線SL1には接地電位VSSが供給されており、n型制御トランジスタTr1及びTr2はオフ状態になる。このため、データ線DL1及びDL2の電位の変動にかかわらず、n型駆動トランジスタNT1及びNT2と、p型駆動トランジスタPT1及びPT2とはいずれも直前の状態を保持している。したがって、出力電位ノードVOUTの電位も直前の電位のまま、すなわち電位VDD2(20V)のまま、保持される。 As described above, the ground potential VSS is supplied to the scanning line SL1, and the n-type control transistors Tr1 and Tr2 are turned off. For this reason, the n-type drive transistors NT1 and NT2 and the p-type drive transistors PT1 and PT2 all retain the previous state regardless of fluctuations in the potentials of the data lines DL1 and DL2. Therefore, the potential of the output potential node VOUT is also held at the previous potential, that is, the potential VDD2 (20V).
本実施形態2の構成は、接地電位ノードVSSと出力電位ノードVOUTとの間、及び電位ノードVDD2と出力電位ノードVOUTとの間に、それぞれ複数のトランジスタを直列接続した点は、実施形態1と同様である。しかし、本実施形態2の構成によれば、n型駆動トランジスタNT1のゲート電極とp型駆動トランジスタPT1のゲート電極とが接続される制御トランジスタを別々にしている。そして、このn型駆動トランジスタNT1のゲート電極とp型駆動トランジスタPT1のゲート電極とに接続される制御トランジスタのタイプを変え、それぞれn型制御トランジスタTr1とp型制御トランジスタTr2とした。この構成によって、本実施形態2の画素回路では、実施形態1でn型制御トランジスタTr2のゲート電極に供給していた電位VDD2(20V)+Vth_nという電位を供給する必要がなくなり、p型制御トランジスタTr2のゲート電極には電位VDD2(20V)または接地電位VSSが供給される。つまり、画素回路に供給する最大電圧を電位VDD2(20V)+Vth_nから電位VDD2(20V)へと、Vth_n分だけ低くすることができる。よって、画素回路に電位を供給する電源回路で生成する最大電圧を小さくすることができる。また、供給すべき電圧の種類を減少させることができれば、当該電源回路を簡略化することなどが可能となる。この実施形態2の特徴は、実施形態1の特徴のうち、走査線に関するもの以外の特徴に対して追加的に得られるものである。 The configuration of the second embodiment is different from the first embodiment in that a plurality of transistors are connected in series between the ground potential node VSS and the output potential node VOUT and between the potential node VDD2 and the output potential node VOUT. It is the same. However, according to the configuration of the second embodiment, the control transistors to which the gate electrode of the n-type drive transistor NT1 and the gate electrode of the p-type drive transistor PT1 are connected are separated. Then, the types of the control transistors connected to the gate electrode of the n-type drive transistor NT1 and the gate electrode of the p-type drive transistor PT1 are changed to be an n-type control transistor Tr1 and a p-type control transistor Tr2, respectively. With this configuration, in the pixel circuit of the second embodiment, it is not necessary to supply the potential VDD2 (20 V) + Vth_n supplied to the gate electrode of the n-type control transistor Tr2 in the first embodiment, and the p-type control transistor Tr2 The gate electrode is supplied with the potential VDD2 (20V) or the ground potential VSS. That is, the maximum voltage supplied to the pixel circuit can be lowered by Vth_n from the potential VDD2 (20V) + Vth_n to the potential VDD2 (20V). Therefore, the maximum voltage generated by the power supply circuit that supplies a potential to the pixel circuit can be reduced. Further, if the types of voltages to be supplied can be reduced, the power supply circuit can be simplified. The features of the second embodiment are obtained in addition to the features of the first embodiment other than those related to the scanning line.
<4.実施形態3>
<(1)第3の画素回路の構成例>
図13は、本発明の一態様である、第3の画素回路の構成例を示す図である。図13に示すように、第3の画素回路の構成例は、実施形態1で説明した、図1に示す第1の画素回路の構成例と類似しているが、直列に接続するn型及びp型駆動トランジスタの数が相違する他、供給される電位が相違する。よって、以下の実施形態3の説明においては、実施形態1と同じ構成には同じ符号を付することとしてその説明を省略し、実施形態1との相違点を中心に説明する。
<4.
<(1) Configuration Example of Third Pixel Circuit>
FIG. 13 is a diagram illustrating a configuration example of a third pixel circuit which is one embodiment of the present invention. As shown in FIG. 13, the configuration example of the third pixel circuit is similar to the configuration example of the first pixel circuit shown in FIG. Besides the number of p-type driving transistors, the supplied potentials are different. Therefore, in the following description of the third embodiment, the same components as those in the first embodiment are denoted by the same reference numerals, and the description thereof will be omitted. The description will focus on differences from the first embodiment.
本実施形態3の画素回路は、実施形態1の画素回路と同様に、n型駆動トランジスタNT1及びNT2、p型駆動トランジスタPT1及びPT2、n型制御トランジスタTr1及びTr2、並びにコンデンサーCp1及びCp2を含んで構成される。しかし、本実施形態3の画素回路はさらに、n型駆動トランジスタNT3、及びp型駆動トランジスタPT3を備える。すなわち、本実施形態3の画素回路は、接地電位ノードVSSと出力電位ノードVOUTとの間にn型駆動トランジスタが、出力電位ノードVOUTと電位ノードとの間にp型駆動トランジスタが、それぞれ3つずつ直列に、カスケード接続されている。
Similar to the pixel circuit of the first embodiment, the pixel circuit of the third embodiment includes n-type drive transistors NT1 and NT2, p-type drive transistors PT1 and PT2, n-type control transistors Tr1 and Tr2, and capacitors Cp1 and Cp2. Consists of. However, the pixel circuit of
本実施形態3では、VSS、VDD1、VDD2、及びVDD3の4つの電位ノード(電位)を有し、実施形態1と比較するとVDD3が追加されている。これらの電位は、VSS<VDD1<VDD2<VDD3という関係になっており、VSSは接地電位である。また、具体的説明の際には、簡略化のためにVDD1を10V、VDD2を20V、VDD3を30Vとして説明する。 In the third embodiment, there are four potential nodes (potentials) of VSS, VDD1, VDD2, and VDD3. Compared with the first embodiment, VDD3 is added. These potentials have a relationship of VSS <VDD1 <VDD2 <VDD3, and VSS is a ground potential. In the specific description, for simplicity, VDD1 is 10V, VDD2 is 20V, and VDD3 is 30V.
(n型駆動トランジスタNT1)
n型駆動トランジスタNT1は、ドレイン電極がノードVN1に、ソース電極が接地電位ノードVSSに接続されている。また、n型駆動トランジスタNT1のゲート電極は、コンデンサーCp1とn型制御トランジスタTr1とが接続されたノードND1に接続されている。
(N-type drive transistor NT1)
In the n-type drive transistor NT1, the drain electrode is connected to the node VN1, and the source electrode is connected to the ground potential node VSS. The gate electrode of the n-type drive transistor NT1 is connected to a node ND1 to which the capacitor Cp1 and the n-type control transistor Tr1 are connected.
(n型駆動トランジスタNT2)
n型駆動トランジスタNT2は、ドレイン電極がノードVN2に、ソース電極がノードVN1に接続されている。また、n型駆動トランジスタNT2のゲート電極は、電位ノードVDD1に接続されている。
(N-type drive transistor NT2)
N-type drive transistor NT2 has a drain electrode connected to node VN2 and a source electrode connected to node VN1. The gate electrode of the n-type drive transistor NT2 is connected to the potential node VDD1.
(n型駆動トランジスタNT3)
n型駆動トランジスタNT3は、ドレイン電極が出力電位ノードVOUTに、ソース電極がノードVN2に接続されている。また、n型駆動トランジスタNT3のゲート電極は、電位ノードVDD2に接続されている。
(N-type drive transistor NT3)
N-type drive transistor NT3 has a drain electrode connected to output potential node VOUT and a source electrode connected to node VN2. The gate electrode of the n-type drive transistor NT3 is connected to the potential node VDD2.
(p型駆動トランジスタPT1)
p型駆動トランジスタPT1は、ソース電極が電位ノードVDD3に、ドレイン電極がノードVP1に接続されている。また、p型駆動トランジスタPT1のゲート電極は、コンデンサーCp2とn型制御トランジスタTr2とが接続されたノードND2に接続されている。
(P-type drive transistor PT1)
The p-type drive transistor PT1 has a source electrode connected to the potential node VDD3 and a drain electrode connected to the node VP1. The gate electrode of the p-type drive transistor PT1 is connected to a node ND2 to which the capacitor Cp2 and the n-type control transistor Tr2 are connected.
(p型駆動トランジスタPT2)
p型駆動トランジスタPT2は、ソース電極がノードVP1に、ドレイン電極がノードVP2に接続されている。また、p型駆動トランジスタPT2のゲート電極は、電位ノードVDD2に接続されている。
(P-type drive transistor PT2)
The p-type drive transistor PT2 has a source electrode connected to the node VP1 and a drain electrode connected to the node VP2. The gate electrode of the p-type drive transistor PT2 is connected to the potential node VDD2.
(p型駆動トランジスタPT3)
p型駆動トランジスタPT3は、ソース電極がノードVP2に、ドレイン電極が出力電位ノードVOUTに接続されている。また、p型駆動トランジスタPT3のゲート電極は、電位ノードVDD1に接続されている。
(P-type drive transistor PT3)
In the p-type drive transistor PT3, the source electrode is connected to the node VP2, and the drain electrode is connected to the output potential node VOUT. The gate electrode of the p-type drive transistor PT3 is connected to the potential node VDD1.
(コンデンサーCp1、Cp2)
コンデンサーCp1は、n型駆動トランジスタNT1のゲート電極及びn型制御トランジスタTr1のソース電極が接続されたノードND1と、接地電位ノードVSSとの間に接続される。コンデンサーCp2は、p型駆動トランジスタPT1のゲート電極及びn型制御トランジスタTr2のソース電極が接続されたノードND2と、電位ノードVDD3との間に接続される。これらのコンデンサーCp1及びCp2は、当該画素回路にデータドライバーから電位が供給されない間に電位が変動し、出力電位VOUTが変化することを防止するものである。すなわち、コンデンサーCp1はノードND1の電位を保持するため、コンデンサーCp2はノードND2の電位を保持するために設けられる。
(Condensers Cp1, Cp2)
Capacitor Cp1 is connected between node ND1 to which the gate electrode of n-type drive transistor NT1 and the source electrode of n-type control transistor Tr1 are connected, and ground potential node VSS. Capacitor Cp2 is connected between node ND2 to which the gate electrode of p-type drive transistor PT1 and the source electrode of n-type control transistor Tr2 are connected, and potential node VDD3. These capacitors Cp1 and Cp2 prevent the potential from fluctuating and changing the output potential VOUT while the potential is not supplied from the data driver to the pixel circuit. That is, the capacitor Cp1 is provided to hold the potential of the node ND1, and the capacitor Cp2 is provided to hold the potential of the node ND2.
(制御トランジスタTr1、Tr2)
n型制御トランジスタTr1は、ソース電極がノードND1に、ドレイン電極がデータ線DL1に接続される。p型制御トランジスタTr2は、ソース電極がノードND2に、ドレイン電極がデータ線DL2に接続される。また、n型制御トランジスタTr1及びTr2のゲート電極は、いずれも走査線SL1に接続される。
(Control transistors Tr1, Tr2)
The n-type control transistor Tr1 has a source electrode connected to the node ND1, and a drain electrode connected to the data line DL1. The p-type control transistor Tr2 has a source electrode connected to the node ND2 and a drain electrode connected to the data line DL2. Further, the gate electrodes of the n-type control transistors Tr1 and Tr2 are both connected to the scanning line SL1.
<(2)第3の画素回路の動作概要>
次に、本実施形態3における第3の画素回路の動作について、簡単に説明する。本実施形態3における第3の画素回路の動作は、電圧が異なるだけで、基本的には実施形態1における第1の画素回路の動作とほぼ同じである。
<(2) Outline of Operation of Third Pixel Circuit>
Next, the operation of the third pixel circuit in
図14は、第3の画素回路の動作時における各部の波形図である。図14において、T1〜T7は所定のタイミング(時間)を示し、横方向の点線の右側には、それぞれ点線に対応した電位を示している。また、図14に示すように、当該波形図は上から順に、走査線SL1、データ線DL1、データ線DL2、ノードND1、ノードND2、及び出力電位ノードVOUTにおける、それぞれの信号波形の時間変化を示す。 FIG. 14 is a waveform diagram of each part during the operation of the third pixel circuit. In FIG. 14, T1 to T7 indicate predetermined timings (time), and potentials corresponding to the dotted lines are shown on the right side of the horizontal dotted lines. Further, as shown in FIG. 14, the waveform diagram shows the time variation of each signal waveform in the scanning line SL1, the data line DL1, the data line DL2, the node ND1, the node ND2, and the output potential node VOUT in order from the top. Show.
図14と図2とを比較すれば分かるように、異なるのは走査線SL1、データ線DL2、ノードND2、及び出力電位ノードVOUTの電位である。すなわち、本実施形態3においては、出力電位ノードVOUTから接地電位VSSと電位VDD3(30V)を出力可能に構成しながら、n型駆動トランジスタ及びp型駆動トランジスタにかかる負荷電圧が10Vになるよう設計したものである。 As can be seen by comparing FIG. 14 with FIG. 2, the difference is the potential of the scanning line SL1, the data line DL2, the node ND2, and the output potential node VOUT. In other words, in the third embodiment, the ground potential VSS and the potential VDD3 (30V) can be output from the output potential node VOUT, and the load voltage applied to the n-type drive transistor and the p-type drive transistor is designed to be 10V. It is a thing.
本実施形態3における画素回路の構成によれば、電位ノードVDD3と出力電位ノードVOUTとの間に3つのp型駆動トランジスタを、出力電位ノードVOUTと接地電位ノードVSSとの間に3つのn型駆動トランジスタを、いずれも直列に接続した。これによって、直列に接続された個々のp型駆動トランジスタ、及びn型駆動トランジスタのそれぞれにかかる負荷電圧を小さくすることができる。 According to the configuration of the pixel circuit in the third exemplary embodiment, three p-type drive transistors are provided between the potential node VDD3 and the output potential node VOUT, and three n-type transistors are provided between the output potential node VOUT and the ground potential node VSS. The driving transistors were all connected in series. As a result, the load voltage applied to each of the p-type drive transistor and the n-type drive transistor connected in series can be reduced.
なお、第1の画素回路の変形例で説明したように、n型駆動トランジスタ及びp型駆動トランジスタのうち、負荷電圧を小さくする必要のあるタイプの駆動トランジスタについてのみ、直列に複数接続することもできる。これによって、負荷電圧を小さくする必要のないタイプの駆動トランジスタについてまで複数接続することによる不必要なコストの増加を防止することができ、安価に画素回路を構成することが可能となる。 As described in the modification of the first pixel circuit, a plurality of n-type driving transistors and p-type driving transistors that are required to reduce the load voltage may be connected in series. it can. As a result, it is possible to prevent an unnecessary increase in cost due to the connection of a plurality of drive transistors of a type that does not require a reduction in load voltage, and a pixel circuit can be configured at low cost.
ただし、電位ノードVDD3と出力電位ノードVOUTとの間、及び出力電位ノードVOUTと接地電位ノードVSSとの間の少なくとも一方に3つ以上のトランジスタを直列接続することは、出力電位を安定させることが可能になるため好ましい。さらに、電位ノードVDD3と出力電位ノードVOUTとの間、または出力電位ノードVOUTと接地電位ノードVSSとの間に発生した電圧のサージなどによって、トランジスタが破壊される危険も少なくなるため好ましい。 However, connecting at least three transistors in series between the potential node VDD3 and the output potential node VOUT and at least one between the output potential node VOUT and the ground potential node VSS can stabilize the output potential. This is preferable because it becomes possible. Further, it is preferable because a risk of destruction of the transistor due to a voltage surge generated between the potential node VDD3 and the output potential node VOUT or between the output potential node VOUT and the ground potential node VSS is reduced.
また、1本の走査線で制御トランジスタTr1及びTr2を制御することとしたため、制御トランジスタTr1及びTr2をそれぞれ独立した走査線で制御する場合と比較して、画素回路に含まれる画素回路の制御を簡素にすることができる。また、周辺回路の配線を減少させることができる。 Further, since the control transistors Tr1 and Tr2 are controlled by one scanning line, the control of the pixel circuits included in the pixel circuit is controlled as compared with the case where the control transistors Tr1 and Tr2 are controlled by independent scanning lines. It can be simplified. In addition, the wiring of peripheral circuits can be reduced.
<5.実施形態4>
<(1)第4の画素回路の構成例>
図15は、本発明の一態様である、第4の画素回路の構成例を示す図である。図15に示すように、第4の画素回路の構成例は、実施形態3で説明した、図13に示す第3の画素回路の構成例と類似しているが、制御トランジスタTr2のタイプが異なっている。すなわち、実施形態3に係る第3の画素回路においては、n型制御トランジスタTr2を用いていたが、本実施形態4に係る第4の画素回路においては、p型制御トランジスタTr2を用いている。また、本実施形態4における第4の画素回路は、実施形態2における第2の画素回路と、実施形態3における第3の画素回路の動作とを組み合わせた構成であるともいえる。よって、以下の実施形態4の構成については、実施形態3と同じ構成には同じ符号を付することとしてその説明を省略し、実施形態3との相違点を中心に説明する。
<5. Embodiment 4>
<(1) Configuration Example of Fourth Pixel Circuit>
FIG. 15 illustrates a configuration example of the fourth pixel circuit which is one embodiment of the present invention. As shown in FIG. 15, the configuration example of the fourth pixel circuit is similar to the configuration example of the third pixel circuit shown in FIG. 13 described in the third embodiment, but the type of the control transistor Tr2 is different. ing. That is, the n-type control transistor Tr2 is used in the third pixel circuit according to the third embodiment, but the p-type control transistor Tr2 is used in the fourth pixel circuit according to the fourth embodiment. In addition, it can be said that the fourth pixel circuit in Embodiment 4 is a combination of the second pixel circuit in Embodiment 2 and the operation of the third pixel circuit in
本実施形態4の画素回路は、実施形態3の画素回路と同様に、n型駆動トランジスタNT1、NT2、及びNT3、p型駆動トランジスタPT1、PT2、及びPT3、並びにコンデンサーCp1及びCp2を含んで構成される。ここで、本実施形態4の画素回路における制御トランジスタは、実施形態3と異なり、n型制御トランジスタTr1とp型制御トランジスタTr2とからなる。そして、それぞれの制御トランジスタに接続される走査線が異なり、n型制御トランジスタTr1には走査線SL1が、p型制御トランジスタTr2には走査線SL2が接続されて構成される。 Similar to the pixel circuit of the third embodiment, the pixel circuit of the fourth embodiment includes n-type drive transistors NT1, NT2, and NT3, p-type drive transistors PT1, PT2, and PT3, and capacitors Cp1 and Cp2. Is done. Here, unlike the third embodiment, the control transistor in the pixel circuit according to the fourth embodiment includes an n-type control transistor Tr1 and a p-type control transistor Tr2. The scanning lines connected to the respective control transistors are different, and the scanning line SL1 is connected to the n-type control transistor Tr1 and the scanning line SL2 is connected to the p-type control transistor Tr2.
<(2)第4の画素回路の動作概要>
次に、本実施形態4における第4の画素回路の動作について、簡単に説明する。本実施形態4における第4の画素回路の動作は、電圧が異なるだけで、基本的には図9で示した実施形態2における第2の画素回路の動作と同じである。
<(2) Outline of Operation of Fourth Pixel Circuit>
Next, the operation of the fourth pixel circuit in Embodiment 4 will be briefly described. The operation of the fourth pixel circuit in the fourth embodiment is basically the same as the operation of the second pixel circuit in the second embodiment shown in FIG. 9 except that the voltage is different.
図16は、第4の画素回路の動作時における各部の波形図である。図16において、T1〜T7は所定のタイミング(時間)を示し、横方向の点線の右側には、それぞれ点線に対応した電位を示している。また、図16に示すように、当該波形図は上から順に、走査線SL1、走査線SL2、データ線DL1、データ線DL2、ノードND1、ノードND2、及び出力電位ノードVOUTにおける、それぞれの信号波形の時間変化を示す。 FIG. 16 is a waveform diagram of each part during the operation of the fourth pixel circuit. In FIG. 16, T1 to T7 indicate predetermined timings (time), and potentials corresponding to the dotted lines are shown on the right side of the horizontal dotted lines. Further, as shown in FIG. 16, the waveform diagram shows the respective signal waveforms at the scanning line SL1, the scanning line SL2, the data line DL1, the data line DL2, the node ND1, the node ND2, and the output potential node VOUT in order from the top. The time change of is shown.
図16と図9とを比較すれば分かるように、異なるのは走査線SL2、データ線DL2、ノードND2、及び出力電位ノードVOUTの電位である。すなわち、本実施形態4においては、出力電位ノードVOUTから接地電位VSSと電位VDD3(30V)を出力可能に構成しながら、n型駆動トランジスタ及びp型駆動トランジスタにかかる負荷電圧が10Vになるよう設計したものである。 As can be seen by comparing FIG. 16 with FIG. 9, the difference is the potential of the scanning line SL2, the data line DL2, the node ND2, and the output potential node VOUT. That is, in the fourth embodiment, the ground potential VSS and the potential VDD3 (30V) can be output from the output potential node VOUT, and the load voltage applied to the n-type driving transistor and the p-type driving transistor is set to 10V. It is a thing.
本実施形態4の構成によれば、n型駆動トランジスタNT1のゲート電極とp型駆動トランジスタPT1のゲート電極とが接続される制御トランジスタを別々にしている。そして、このn型駆動トランジスタNT1のゲート電極とp型駆動トランジスタPT1のゲート電極とに接続される制御トランジスタのタイプを変え、それぞれn型制御トランジスタTr1とp型制御トランジスタTr2とした。この構成によって、本実施形態4の画素回路では、実施形態3でn型制御トランジスタTr2のゲート電極に供給していた電位VDD3(30V)+Vth_nという電位を供給する必要がなくなり、p型制御トランジスタTr2のゲート電極には電位VDD3(30V)または電位VDD1(10V)が供給される。これによれば、画素回路に供給する最大電圧を電位VDD3(30V)+Vth_nから電位VDD3(30V)へと、Vth_n分だけ低くすることができる。よって、画素回路に電位を供給する電源回路で生成する最大電圧を小さくすることができる。また、供給すべき電圧の種類を減少させることができれば、当該電源回路を簡略化することなどが可能となる。さらに、SL1及びSL2へ供給する電位の振幅を小さくできる。この実施形態4の特徴は、実施形態3の特徴のうち、走査線に関するもの以外の特徴に対して追加的に得られるものである。 According to the configuration of the fourth embodiment, the control transistors to which the gate electrode of the n-type drive transistor NT1 and the gate electrode of the p-type drive transistor PT1 are connected are separated. Then, the types of the control transistors connected to the gate electrode of the n-type drive transistor NT1 and the gate electrode of the p-type drive transistor PT1 are changed to be an n-type control transistor Tr1 and a p-type control transistor Tr2, respectively. With this configuration, in the pixel circuit of the fourth embodiment, it is not necessary to supply the potential VDD3 (30 V) + Vth_n supplied to the gate electrode of the n-type control transistor Tr2 in the third embodiment, and the p-type control transistor Tr2 The potential VDD3 (30V) or the potential VDD1 (10V) is supplied to the gate electrode. According to this, the maximum voltage supplied to the pixel circuit can be lowered by Vth_n from the potential VDD3 (30V) + Vth_n to the potential VDD3 (30V). Therefore, the maximum voltage generated by the power supply circuit that supplies a potential to the pixel circuit can be reduced. Further, if the types of voltages to be supplied can be reduced, the power supply circuit can be simplified. Further, the amplitude of the potential supplied to SL1 and SL2 can be reduced. The features of the fourth embodiment are obtained in addition to the features of the third embodiment other than those related to the scanning line.
<6.実施形態5>
図17は、本発明の一態様である、第5の画素回路の構成例を示す図である。図17に示すように、第5の画素回路の構成例は、実施形態1で説明した、図1に示す第1の画素回路の構成例と類似しているが、直列に接続するn型及びp型トランジスタの数が相違する他、供給される電位が相違する。以下の実施形態5の説明においては、実施形態1と同じ構成には同じ符号を付することとしてその説明を省略し、実施形態1との相違点を中心に説明する。
<6. Embodiment 5>
FIG. 17 illustrates a configuration example of the fifth pixel circuit which is one embodiment of the present invention. As illustrated in FIG. 17, the configuration example of the fifth pixel circuit is similar to the configuration example of the first pixel circuit illustrated in FIG. 1 described in the first embodiment. Besides the number of p-type transistors, the supplied potentials are different. In the following description of the fifth embodiment, the same components as those of the first embodiment are denoted by the same reference numerals, and the description thereof will be omitted.
本実施形態5の画素回路は、実施形態1の画素回路と同様に、n型制御トランジスタTr1及びTr2、並びにコンデンサーCp1及びCp2を含んで構成される。しかし、本実施形態5の画素回路は、4つのn型駆動トランジスタNT1、NT2、NT3、及びNT4、並びに4つのp型駆動トランジスタPT1、PT2、PT3、及びPT4を備える。すなわち、本実施形態5の画素回路は、接地電位ノードVSSと出力電位ノードVOUTとの間にn型駆動トランジスタが、出力電位ノードVOUTと電位ノードとの間にp型駆動トランジスタが、それぞれ4つずつ直列に、カスケード接続されている。 Similar to the pixel circuit of the first embodiment, the pixel circuit of the fifth embodiment includes n-type control transistors Tr1 and Tr2 and capacitors Cp1 and Cp2. However, the pixel circuit of Embodiment 5 includes four n-type drive transistors NT1, NT2, NT3, and NT4, and four p-type drive transistors PT1, PT2, PT3, and PT4. That is, in the pixel circuit of the fifth embodiment, there are four n-type drive transistors between the ground potential node VSS and the output potential node VOUT, and four p-type drive transistors between the output potential node VOUT and the potential node. They are cascaded in series.
本実施形態5では、VSS、VDD1、VDD2、VDD3の4つの電位ノード(電位)を有し、実施形態1と比較するとVDD3が追加されている。これらの電位は、VSS<VDD1<VDD2<VDD3という関係になっており、VSSは接地電位である。 In the fifth embodiment, there are four potential nodes (potentials) of VSS, VDD1, VDD2, and VDD3. Compared with the first embodiment, VDD3 is added. These potentials have a relationship of VSS <VDD1 <VDD2 <VDD3, and VSS is a ground potential.
(n型駆動トランジスタNT1)
n型駆動トランジスタNT1は、ドレイン電極がノードVN1に、ソース電極が接地電位ノードVSSに接続されている。また、n型駆動トランジスタNT1のゲート電極は、コンデンサーCp1とn型制御トランジスタTr1とが接続されたノードND1に接続されている。
(N-type drive transistor NT1)
In the n-type drive transistor NT1, the drain electrode is connected to the node VN1, and the source electrode is connected to the ground potential node VSS. The gate electrode of the n-type drive transistor NT1 is connected to a node ND1 to which the capacitor Cp1 and the n-type control transistor Tr1 are connected.
(n型駆動トランジスタNT2)
n型駆動トランジスタNT2は、ドレイン電極がノードVN2に、ソース電極がノードVN1に接続されている。また、n型駆動トランジスタNT2のゲート電極は、電位ノードVDD1に接続されている。
(N-type drive transistor NT2)
N-type drive transistor NT2 has a drain electrode connected to node VN2 and a source electrode connected to node VN1. The gate electrode of the n-type drive transistor NT2 is connected to the potential node VDD1.
(n型駆動トランジスタNT3)
n型駆動トランジスタNT3は、ドレイン電極がノードVN3に、ソース電極がノードVN2に接続されている。また、n型駆動トランジスタNT3のゲート電極は、電位ノードVDD2に接続されている。
(N-type drive transistor NT3)
In the n-type drive transistor NT3, the drain electrode is connected to the node VN3, and the source electrode is connected to the node VN2. The gate electrode of the n-type drive transistor NT3 is connected to the potential node VDD2.
(n型駆動トランジスタNT4)
n型駆動トランジスタNT4は、ドレイン電極が出力電位ノードVOUTに、ソース電極がノードVN3に接続されている。また、n型駆動トランジスタNT4のゲート電極は、電位ノードVDD3に接続されている。
(N-type drive transistor NT4)
N-type drive transistor NT4 has a drain electrode connected to output potential node VOUT and a source electrode connected to node VN3. The gate electrode of the n-type drive transistor NT4 is connected to the potential node VDD3.
(p型駆動トランジスタPT1)
p型駆動トランジスタPT1は、ソース電極が電位ノードVDD3に、ドレイン電極がノードVP1に接続されている。また、p型駆動トランジスタPT1のゲート電極は、コンデンサーCp2とn型制御トランジスタTr2とが接続されたノードND2に接続されている。
(P-type drive transistor PT1)
The p-type drive transistor PT1 has a source electrode connected to the potential node VDD3 and a drain electrode connected to the node VP1. The gate electrode of the p-type drive transistor PT1 is connected to a node ND2 to which the capacitor Cp2 and the n-type control transistor Tr2 are connected.
(p型駆動トランジスタPT2)
p型駆動トランジスタPT2は、ソース電極がノードVP1に、ドレイン電極がノードVP2に接続されている。また、p型駆動トランジスタPT2のゲート電極は、電位ノードVDD2に接続されている。
(P-type drive transistor PT2)
The p-type drive transistor PT2 has a source electrode connected to the node VP1 and a drain electrode connected to the node VP2. The gate electrode of the p-type drive transistor PT2 is connected to the potential node VDD2.
(p型駆動トランジスタPT3)
p型駆動トランジスタPT3は、ソース電極がノードVP2に、ドレイン電極がノードVP3に接続されている。また、p型駆動トランジスタPT3のゲート電極は、電位ノードVDD1に接続されている。
(P-type drive transistor PT3)
In the p-type drive transistor PT3, the source electrode is connected to the node VP2, and the drain electrode is connected to the node VP3. The gate electrode of the p-type drive transistor PT3 is connected to the potential node VDD1.
(p型駆動トランジスタPT4)
p型駆動トランジスタPT4は、ソース電極がノードVP3に、ドレイン電極が出力電位ノードVOUTに接続されている。また、p型駆動トランジスタPT4のゲート電極は、接地電位ノードVSSに接続されている。
(P-type drive transistor PT4)
The p-type drive transistor PT4 has a source electrode connected to the node VP3 and a drain electrode connected to the output potential node VOUT. The gate electrode of the p-type drive transistor PT4 is connected to the ground potential node VSS.
(コンデンサーCp1、Cp2)
コンデンサーCp1は、n型駆動トランジスタNT1のゲート電極及びn型制御トランジスタTr1のソース電極が接続されたノードND1と、接地電位ノードVSSとの間に接続される。コンデンサーCp2は、p型駆動トランジスタPT1のゲート電極及びn型制御トランジスタTr2のソース電極が接続されたノードND2と、電位ノードVDD3との間に接続される。これらのコンデンサーCp1及びCp2は、画素回路にデータドライバーから電位が供給されない間に電位が変動し、出力電位VOUTが変化することを防止するものである。すなわち、コンデンサーCp1はノードND1の電位を保持するため、コンデンサーCp2はノードND2の電位を保持するために設けられる。
(Condensers Cp1, Cp2)
Capacitor Cp1 is connected between node ND1 to which the gate electrode of n-type drive transistor NT1 and the source electrode of n-type control transistor Tr1 are connected, and ground potential node VSS. Capacitor Cp2 is connected between node ND2 to which the gate electrode of p-type drive transistor PT1 and the source electrode of n-type control transistor Tr2 are connected, and potential node VDD3. These capacitors Cp1 and Cp2 prevent the potential from changing and the output potential VOUT from changing while the potential is not supplied from the data driver to the pixel circuit. That is, the capacitor Cp1 is provided to hold the potential of the node ND1, and the capacitor Cp2 is provided to hold the potential of the node ND2.
(制御トランジスタTr1、Tr2)
n型制御トランジスタTr1は、ソース電極がノードND1に、ドレイン電極がデータ線DL1に接続される。p型制御トランジスタTr2は、ソース電極がノードND2に、ドレイン電極がデータ線DL2に接続される。また、n型制御トランジスタTr1及びTr2のゲート電極は、いずれも走査線SL1に接続される。
(Control transistors Tr1, Tr2)
The n-type control transistor Tr1 has a source electrode connected to the node ND1, and a drain electrode connected to the data line DL1. The p-type control transistor Tr2 has a source electrode connected to the node ND2 and a drain electrode connected to the data line DL2. Further, the gate electrodes of the n-type control transistors Tr1 and Tr2 are both connected to the scanning line SL1.
本実施形態5における第5の画素回路の構成によれば、特にp型駆動トランジスタPT4、及びn型駆動トランジスタNT4を備えることにより、出力電位ノードVOUTから出力される電位の安定を図ることが可能となる。 According to the configuration of the fifth pixel circuit in the fifth embodiment, the potential output from the output potential node VOUT can be stabilized by providing the p-type drive transistor PT4 and the n-type drive transistor NT4. It becomes.
<7.本発明の画素回路を含む電気光学装置の構成例>
図18は、上記の実施形態の画素回路の一適用例である、電気光学装置の構成を示すブロック図である。当該装置は、表示部10及び周辺回路部11を備える。この周辺回路部11には、例えば走査ドライバー13、データドライバー14、及びこれらを制御する制御回路12などが設けられる。
<7. Configuration Example of Electro-Optical Device Including Pixel Circuit of Present Invention>
FIG. 18 is a block diagram illustrating a configuration of an electro-optical device, which is an application example of the pixel circuit of the above embodiment. The apparatus includes a
走査ドライバー13は、表示部10に含まれる画素回路の走査線に対して走査線信号を供給し、走査線の電位を変化可能に構成される。データドライバー14は、表示部10に含まれる画素回路のデータ線に対してデータ線信号を供給し、データ線信号の電位を変化可能に構成される。制御回路12は、この走査ドライバー13、及びデータドライバー14から表示部10へ供給すべき信号を決定し、走査ドライバー13、及びデータドライバー14に対して指示するよう構成される。
The
この表示部10に含まれる画素回路は、上記の実施形態で説明した画素回路が用いられる。これにより、画素回路全体としては耐圧が上がることになり、ひいては表示部10の耐圧を上げることが可能となる。
As the pixel circuit included in the
なお、電気光学装置の例としては、電気泳動装置、有機EL装置、液晶装置などの表示装置などが挙げられる。 Examples of electro-optical devices include electrophoretic devices, organic EL devices, display devices such as liquid crystal devices, and the like.
<8.本発明の画素回路を含む電子機器の構成例>
次に、図19乃至図23を参照しながら、電気光学装置100を備える電子機器の具体例について説明する。図19はテレビジョンへの適用例を示す。テレビジョン550は、上記電気光学装置100を備えている。図20はロールアップ式テレビジョンへの適用例を示す。ロールアップ式テレビジョン560は、上記電気光学装置100を備えている。図21は携帯電話への適用例を示す。携帯電話530は、アンテナ部531、音声出力部532、音声入力部533、操作部534、及び上記電気光学装置100を備えている。図22はビデオカメラへの適用例である。ビデオカメラ540は、受像部541、操作部542、音声入力部543、及び上記電気光学装置100を備えている。図23は、パーソナルコンピューターを示す。パーソナルコンピューターは、キーボード101を備えた本体部102と、上記電気光学装置を用いた表示ユニット103とを備えている。
<8. Configuration Example of Electronic Device Including Pixel Circuit of Present Invention>
Next, specific examples of the electronic apparatus including the electro-
なお、電子機器は上記例に限定されず、例えば表示機能を有する各種の電子機器に適用可能である。上記の他に、表示機能付きファックス装置、デジタルカメラのファインダー、携帯型TV、電子手帳、電光掲示板、宣伝広告用ディスプレイなども含まれる。 The electronic device is not limited to the above example, and can be applied to various electronic devices having a display function, for example. In addition to the above, a fax machine with a display function, a finder for a digital camera, a portable TV, an electronic notebook, an electronic bulletin board, a display for advertising, and the like are also included.
かかる構成の電子機器によれば、上記いずれかの画素回路の特徴を備えることによって、例えば、高い電圧を用いた画素回路を備えた電子機器を構成することなどが可能となる。 According to the electronic apparatus having such a configuration, for example, it is possible to configure an electronic apparatus including a pixel circuit using a high voltage by including any of the characteristics of the pixel circuit.
10…表示部、11…周辺回路部、12…制御回路、13…走査ドライバー、14…データドライバー、100…電気光学装置、101…キーボード、102…本体部、103…表示ユニット、530…携帯電話、531…アンテナ部、532…音声出力部、533…音声入力部、534…操作部、540…ビデオカメラ、541…受像部、542…操作部、543…音声入力部、550…テレビジョン、560…ロールアップ式テレビジョン、Cp1・Cp2…コンデンサー、DL1・DL2…データ線、ND1・ND2・VN1・VN2・VN3・VP1・VP2・VP3…ノード、NT1・NT2・NT3・NT4…n型駆動トランジスタ、PT1・PT2・PT3・PT4…p型駆動トランジスタ、SL1・SL2…走査線、Tr1・Tr2…制御トランジスタ、VDD1・VDD2・VDD3…電位・電位ノード、VOUT…出力電位・出力電位ノード、VSS…接地電位・接地電位ノード
DESCRIPTION OF
Claims (10)
第1電極が電気的に前記画素電極に接続され、第2電極が第2電位に接続された第1のn型駆動トランジスタと、
第1電極が第1のデータ線に接続され、第2電極が前記第1のp型駆動トランジスタのゲート電極に接続され、ゲート電極が第1の走査線に接続された第1の制御トランジスタと、
第1電極が第2のデータ線に接続され、第2電極が前記第1のn型駆動トランジスタのゲート電極に接続され、ゲート電極が第2の走査線に接続された第2の制御トランジスタと、を備え、
前記第1のp型駆動トランジスタの第2電極と前記画素電極との間、または、前記画素電極と前記第1のn型駆動トランジスタの第1電極との間、の少なくとも一方に、直列に、第1電極及び第2電極が接続された第2の駆動トランジスタをさらに備え、
前記第2の駆動トランジスタのゲート電極が、前記第1電位及び前記第2電位の間の所定電位である第3電位に接続されていること
を特徴とする画素回路。 A first p-type drive transistor having a first electrode connected to the first potential and a second electrode electrically connected to the pixel electrode;
A first n-type drive transistor having a first electrode electrically connected to the pixel electrode and a second electrode connected to a second potential;
A first control transistor having a first electrode connected to the first data line, a second electrode connected to the gate electrode of the first p-type drive transistor, and a gate electrode connected to the first scan line; ,
A second control transistor having a first electrode connected to a second data line, a second electrode connected to a gate electrode of the first n-type drive transistor, and a gate electrode connected to a second scan line; With
In series with at least one of the second electrode of the first p-type driving transistor and the pixel electrode, or between the pixel electrode and the first electrode of the first n-type driving transistor, A second driving transistor connected to the first electrode and the second electrode;
The pixel circuit, wherein a gate electrode of the second driving transistor is connected to a third potential which is a predetermined potential between the first potential and the second potential.
請求項1に記載の画素回路。 The second drive transistor is a second p-type drive transistor in which a first electrode and a second electrode are connected in series between a second electrode of the first p-type drive transistor and the pixel electrode. Is,
The pixel circuit according to claim 1.
請求項1に記載の画素回路。 The second drive transistor includes a second n-type drive transistor in which a first electrode and a second electrode are connected in series between the pixel electrode and the first electrode of the first n-type drive transistor. Is,
The pixel circuit according to claim 1.
前記第1のp型駆動トランジスタの第2電極と前記画素電極との間に、直列に、第1電極及び第2電極が接続された第2のp型駆動トランジスタと、
前記画素電極と前記第1のn型駆動トランジスタの第1電極との間に、直列に、第1電極及び第2電極が接続された第2のn型駆動トランジスタと、を備える、
請求項1に記載の画素回路。 As the second driving transistor,
A second p-type drive transistor having a first electrode and a second electrode connected in series between the second electrode of the first p-type drive transistor and the pixel electrode;
A second n-type drive transistor having a first electrode and a second electrode connected in series between the pixel electrode and the first electrode of the first n-type drive transistor;
The pixel circuit according to claim 1.
前記第3のp型駆動トランジスタのゲート電極は、前記第1電位及び前記第3電位の間の所定電位である第4電位に接続されていること
を特徴とする請求項2または4に記載の画素回路。 A third p-type drive in which the first electrode and the second electrode are connected in series between the second electrode of the first p-type drive transistor and the first electrode of the second p-type drive transistor. A transistor,
5. The gate electrode of the third p-type drive transistor is connected to a fourth potential that is a predetermined potential between the first potential and the third potential. 6. Pixel circuit.
前記第3のn型駆動トランジスタのゲート電極は、前記第1電位及び前記第3電位の間の所定電位である第4電位に接続されていること
を特徴とする請求項3または4に記載の画素回路。 A third n-type driving transistor having a first electrode and a second electrode connected in series between the pixel electrode and the first electrode of the second n-type driving transistor;
5. The gate electrode of the third n-type driving transistor is connected to a fourth potential that is a predetermined potential between the first potential and the third potential. 6. Pixel circuit.
前記画素電極と前記第1のn型駆動トランジスタの第2電極との間に、直列に、第1電極及び第2電極が接続された第3のn型駆動トランジスタを備え、
前記第3のp型駆動トランジスタのゲート電極、及び前記第3のn型駆動トランジスタのゲート電極は、前記第1電位及び前記第3電位の間の所定電位である第4電位に接続されていること
を特徴とする請求項4に記載の画素回路。 A third p-type drive in which the first electrode and the second electrode are connected in series between the second electrode of the first p-type drive transistor and the first electrode of the second p-type drive transistor. With transistors,
A third n-type drive transistor having a first electrode and a second electrode connected in series between the pixel electrode and the second electrode of the first n-type drive transistor;
The gate electrode of the third p-type driving transistor and the gate electrode of the third n-type driving transistor are connected to a fourth potential that is a predetermined potential between the first potential and the third potential. The pixel circuit according to claim 4.
を特徴とする請求項1乃至7のいずれか1項に記載の画素回路。 The pixel circuit according to claim 1, wherein the first scanning line and the second scanning line are the same scanning line.
前記第1のn型駆動トランジスタのゲート電極と第2電位との間に接続された第2のコンデンサーと、をさらに備えること
特徴とする請求項1乃至8のいずれか1項に記載の画素回路。 A first capacitor connected between a gate electrode of the first p-type drive transistor and a first potential;
9. The pixel circuit according to claim 1, further comprising: a second capacitor connected between a gate electrode of the first n-type driving transistor and a second potential. 10. .
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---|---|---|---|---|
CN110085161A (en) * | 2018-04-18 | 2019-08-02 | 友达光电股份有限公司 | Display panel and pixel circuit |
WO2022156131A1 (en) * | 2021-01-21 | 2022-07-28 | Tcl华星光电技术有限公司 | Array substrate, fabrication method for array substrate, and display panel |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10223905A (en) * | 1997-02-05 | 1998-08-21 | Nec Corp | Semiconductor integrated circuit |
JP2001102915A (en) * | 1999-09-29 | 2001-04-13 | Sony Corp | Level shift circuit and signal line driving circuit using same |
JP2002149133A (en) * | 2000-11-13 | 2002-05-24 | Seiko Epson Corp | Circuit and method for driving optoelectronic device |
JP2002365609A (en) * | 2001-06-04 | 2002-12-18 | Nec Corp | Method of setting operating point of transistor and its circuit, method of changing signal component value and active matrix type liquid crystal display device |
JP2005292584A (en) * | 2004-04-01 | 2005-10-20 | Seiko Epson Corp | Driving method for pixel circuit, pixel circuit, electro-optical apparatus and electronic device |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10223905A (en) * | 1997-02-05 | 1998-08-21 | Nec Corp | Semiconductor integrated circuit |
JP2001102915A (en) * | 1999-09-29 | 2001-04-13 | Sony Corp | Level shift circuit and signal line driving circuit using same |
JP2002149133A (en) * | 2000-11-13 | 2002-05-24 | Seiko Epson Corp | Circuit and method for driving optoelectronic device |
JP2002365609A (en) * | 2001-06-04 | 2002-12-18 | Nec Corp | Method of setting operating point of transistor and its circuit, method of changing signal component value and active matrix type liquid crystal display device |
JP2005292584A (en) * | 2004-04-01 | 2005-10-20 | Seiko Epson Corp | Driving method for pixel circuit, pixel circuit, electro-optical apparatus and electronic device |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110085161A (en) * | 2018-04-18 | 2019-08-02 | 友达光电股份有限公司 | Display panel and pixel circuit |
CN110085161B (en) * | 2018-04-18 | 2020-12-04 | 友达光电股份有限公司 | Display panel and pixel circuit |
WO2022156131A1 (en) * | 2021-01-21 | 2022-07-28 | Tcl华星光电技术有限公司 | Array substrate, fabrication method for array substrate, and display panel |
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