JP2010286383A - 故障箇所推定装置、故障箇所推定方法及びプログラム - Google Patents
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Abstract
【解決手段】故障箇所推定装置は、動作検証テストの結果により、故障スキャンチェーンとその故障種別を特定する故障スキャンチェーン特定部と、故障スキャンチェーンのテスト結果とシミュレーションの結果を比較して、両結果が異なるスキャンFFの箇所から故障スキャンFFの範囲を求める故障スキャンFF絞込み部と、論理回路の構成情報、信号線の期待値、フェイル観測スキャンFF及び不良品のテスト結果を参照して、正常スキャンチェーンで観測されたフェイル観測スキャンFFから、入力側に含意操作を行いながらフェイルが伝播した経路を遡った場合に到達しうる故障スキャンチェーン上のスキャンFFを抽出することにより、故障スキャンFF絞込み部によって求められた故障スキャンFFの範囲をさらに絞り込む経路追跡絞込み部と、を有している。
【選択図】図1
Description
TFSF:テスタでフェイル、故障シミュレーションでフェイルするスキャンFFの数
TFSP:テスタでフェイル、故障シミュレーションでパスするスキャンFFの数
TPSF:テスタでパス、故障シミュレーションでフェイルするスキャンFFの数
TPSP:テスタでパス、故障シミュレーションでパスするスキャンFFの数
という4つの要素を用いる。図19の計算式は、スコア算出用の一般的な計算式である。故障シミュレーションの結果と、テスタによる観測値とが完全に一致した場合には、TFSP=TPSF=0となり、図19の計算式のスコアは最大値100となる。
スキャンチェーンの動作検証テストの結果により、故障スキャンチェーンとその故障種別を特定する故障スキャンチェーン特定部と、
不良品の故障スキャンチェーンのテスト結果(観測値)とシミュレーションの結果を比較して、両値が異なるスキャンFFの箇所から故障スキャンFFの範囲を求める故障スキャンFF絞込み部と、
論理回路の構成情報、信号線の期待値、フェイル観測スキャンFF、及び、不良品のテスト結果を参照して、正常スキャンチェーンで観測されたフェイル観測スキャンFFから、入力側に含意操作を行いながらフェイルが伝播した経路を遡った場合に到達しうる故障スキャンチェーン上のスキャンFFを抽出し、抽出したスキャンFFのスキャンチェーン上の位置に基づいて故障スキャンFFの範囲を求めることにより、前記故障スキャンFF絞込み部によって求められた故障スキャンFFの範囲をさらに絞り込む経路追跡絞込み部と、を備えている。
論理回路のテスト結果から取得されるフェイル観測スキャンFF情報に基づいて、故障スキャンチェーン上の故障の可能性が高い範囲を絞り込む故障箇所推定装置であって、
論理回路テスト結果情報記憶部に記録された論理回路の構成情報と信号線の期待値とスキャンチェーン動作検証テストのテスト結果とを参照して、故障スキャンチェーンの本数とその故障種別とを特定し、単一スキャンチェーンの故障と判定されたテスト結果に対して、論理回路内の故障スキャンチェーンと前記故障種別とを故障スキャンチェーン記憶部に記録する故障スキャンチェーン特定部と、
前記故障スキャンチェーン記憶部に記録された、故障スキャンチェーンと故障種別とを用いて、良品と不良品とのテスト結果を参照して、良品と不良品とのテスト結果の故障スキャンチェーンにおける出力値の差分を元に、故障スキャンFFの範囲を求めて、故障スキャンFF記憶部に記録する故障スキャンFF絞込み部と、
前記故障スキャンチェーン記憶部に記録された故障スキャンチェーンを参照して、スキャンロード動作後に、セット/リセット動作とシフト動作とキャプチャ動作とを組み合わせたテストパタンを入力することで得られるフェイル観測スキャンFF情報と、前記論理回路テスト結果情報記憶部に記憶された前記論理回路の構成情報及び前記信号線の期待値とを参照して、フェイル観測スキャンFFから含意的に推定しながら経路追跡したときに到達した故障スキャンチェーン上のスキャンFFを抽出し、抽出されたスキャンFFの位置関係から故障スキャンFFの範囲をさらに絞り込み、絞り込んだ故障スキャンFFの範囲を故障スキャンFF記憶部に再記録する経路追跡絞込み部と、
前記故障スキャンチェーンと前記故障スキャンFFと前記故障種別とを出力する出力部と、を備えている。
スキャンチェーンの動作検証テストの結果により、故障スキャンチェーンとその故障種別を特定する工程と、
不良品の故障スキャンチェーンのテスト結果(観測値)とシミュレーションの結果を比較して、両値が異なるスキャンFFの箇所から故障スキャンFFの範囲を求める故障スキャンFF絞込み工程と、
論理回路の構成情報、信号線の期待値、フェイル観測スキャンFF、及び、不良品のテスト結果を参照して、正常スキャンチェーンで観測されたフェイル観測スキャンFFから、入力側に含意操作を行いながらフェイルが伝播した経路を遡った場合に到達しうる故障スキャンチェーン上のスキャンFFを抽出し、抽出したスキャンFFのスキャンチェーン上の位置に基づいて故障スキャンFFの範囲を求めることにより、前記故障スキャンFF絞込み部によって求められた故障スキャンFFの範囲をさらに絞り込む経路追跡絞込み工程と、を含む。
スキャンチェーンの動作検証テストの結果により、故障スキャンチェーンとその故障種別を特定する処理と、
不良品の故障スキャンチェーンのテスト結果(観測値)とシミュレーションの結果を比較して、両結果が異なるスキャンFFの箇所から故障スキャンFFの範囲を求める故障スキャンFF絞込み処理と、
論理回路の構成情報、信号線の期待値、フェイル観測スキャンFF、及び、不良品のテスト結果を参照して、正常スキャンチェーンで観測されたフェイル観測スキャンFFから、入力側に含意操作を行いながらフェイルが伝播した経路を遡った場合に到達しうる故障スキャンチェーン上のスキャンFFを抽出し、抽出したスキャンFFのスキャンチェーン上の位置に基づいて故障スキャンFFの範囲を求めることにより、前記故障スキャンFF絞込み部によって求められた故障スキャンFFの範囲をさらに絞り込む経路追跡絞込み処理と、をコンピュータに実行させる。
前記論理回路テスト結果情報記憶部と、前記故障スキャンチェーン記憶部、前記故障スキャンFF記憶部とを参照して、論理回路の構成と、信号線の期待値と、故障スキャンチェーン、故障スキャンFFの範囲、該故障スキャンチェーンの故障種別とを参照して、該故障スキャンFFの範囲内にあるFF間の信号線に対して、信号線の分岐状態を考慮して、スキャンチェーン故障シミュレーションを行い、シミュレーション結果とテスト結果との照合を行うことで、テスト結果と一致する割合が高い信号線を出力する分岐考慮故障シミュレーション照合部をさらに備え、
前記出力部は、故障信号線と故障信号線の故障分岐位置とをさらに出力することが好ましい。
前記出力部によって出力された、故障スキャンチェーンと故障スキャンFFと故障種別と故障信号線と故障信号線の分岐位置とを参照するとともに、前記論理回路テスト結果情報記憶部に記憶された、論理回路の構成と信号線の期待値と論理回路のレイアウト情報とを参照して、故障信号線の座標情報を検索し、座標情報からレイアウトを表示し、故障信号線の故障分岐位置から故障箇所の階層を算出し、レイアウト情報から近接する信号線を算出し、期待値情報と照合してアグレッサー信号線を算出し、故障箇所のレイアウト情報を出力する故障候補レイアウト検索照合部をさらに備え、
前記出力部が、前記故障箇所のレイアウトと前記故障箇所の座標情報と故障の可能性が高い階層名と前記アグレッサー信号線名とをさらに出力することが好ましい。
本発明の第1の実施形態に係る故障箇所推定装置は、スキャンチェーン動作検証テストの結果を用いて故障スキャンチェーンと故障種別を特定し、不良品の故障スキャンチェーンのテスト結果とシミュレーションの結果の比較から故障スキャンFFの範囲を算出し、不良品の正常スキャンチェーンで観測されたフェイルから、入力側に含意操作を行いながらフェイルが伝播した経路を遡り、フェイルを伝播させた故障スキャンFFを算出することにより、さらに故障スキャンFFの範囲を限定し、各スキャンFFに対してスキャンFF間の信号線とその分岐を考慮してスキャンチェーン故障シミュレーションを行い、テスト結果と照合した結果を出力する。
本発明の第2の実施形態に係る故障箇所推定装置について、図面を参照して説明する。図11は、本実施形態に係る故障箇所推定装置の構成を示すブロック図である。図12は、本実施形態に係る故障箇所推定装置の動作を示す流れ図である。
2 データ処理装置
3 記憶装置
4 出力装置
5 テスタ
21 初期設定部
22 故障スキャンチェーン特定部
23 故障スキャンFF絞込み部
24 故障シミュレーション比較部
25 経路追跡絞込み部
26 分岐考慮故障シミュレーション照合部
27 故障候補レイアウト検索照合部
41 論理回路テスト結果情報記憶部
42 故障スキャンチェーン記憶部
43 故障スキャンFF記憶部
44 経路情報記憶部
251 フェイル検出パタン生成部
252 フェイル観測スキャンFF選択部
253 フェイル伝播経路追跡部
254 追跡経路到達スキャンFF確認部
261 故障スキャンFF選択部
262 信号線分岐区別部
263 スキャンチェーン故障シミュレーション部
264 シミュレーション結果照合部
Claims (17)
- スキャンチェーンの動作検証テストの結果により、故障スキャンチェーンとその故障種別を特定する故障スキャンチェーン特定部と、
不良品の故障スキャンチェーンのテスト結果(観測値)とシミュレーションの結果を比較して、両結果が異なるスキャンフリップフロップ(以下、スキャンFFという。)の箇所から故障スキャンFFの範囲を求める故障スキャンFF絞込み部と、
論理回路の構成情報、信号線の期待値、フェイル観測スキャンFF、及び、不良品のテスト結果を参照して、正常スキャンチェーンで観測されたフェイル観測スキャンFFから、入力側に含意操作を行いながらフェイルが伝播した経路を遡った場合に到達しうる故障スキャンチェーン上のスキャンFFを抽出し、抽出したスキャンFFのスキャンチェーン上の位置に基づいて故障スキャンFFの範囲を求めることにより、前記故障スキャンFF絞込み部によって求められた故障スキャンFFの範囲をさらに絞り込む経路追跡絞込み部と、を備えている故障箇所推定装置。 - 論理回路の構成情報、信号線の期待値、故障スキャンチェーン情報、及び、故障スキャンFFの範囲を参照して、スキャンFF間の信号線が分岐していた場合には、分岐前後を故障候補として区別して、それぞれ故障を仮定し、スキャンチェーン故障シミュレーションを実行し、故障シミュレーションの結果と不良品のテスト結果を比較し、最も一致率の高いスキャンFF、信号線及び故障種別を故障候補として出力する分岐考慮故障シミュレーション照合部をさらに備えている、請求項1に記載の故障箇所推定装置。
- 前記故障スキャンチェーン特定部は、スキャン回路内の単一のスキャンチェーン上において故障が存在するものと仮定して、故障スキャンチェーンとその故障種別を特定する、請求項1又は2に記載の故障箇所推定装置。
- 前記故障スキャンFF絞込み部は、不良品のテスト時に、故障スキャンチェーンに印加する論理値をすべて不定値とするパタンでテストを行う、請求項1乃至3のいずれか1項に記載の故障箇所推定装置。
- 前記経路追跡絞込み部は、求めた故障スキャンFFの範囲と故障スキャンFF絞込み部によって求められた故障スキャンFFの範囲との共通部分を、新たに故障スキャンFFの範囲とする、請求項1乃至4のいずれか1項に記載の故障箇所推定装置。
- 論理回路のテスト結果から取得されるフェイル観測スキャンFF情報に基づいて、故障スキャンチェーン上の故障の可能性が高い範囲を絞り込む故障箇所推定装置であって、
論理回路テスト結果情報記憶部に記録された論理回路の構成情報と信号線の期待値とスキャンチェーン動作検証テストのテスト結果とを参照して、故障スキャンチェーンの本数とその故障種別とを特定し、単一スキャンチェーンの故障と判定されたテスト結果に対して、論理回路内の故障スキャンチェーンと前記故障種別とを故障スキャンチェーン記憶部に記録する故障スキャンチェーン特定部と、
前記故障スキャンチェーン記憶部に記録された、故障スキャンチェーンと故障種別とを用いて、良品と不良品とのテスト結果を参照して、良品と不良品とのテスト結果の故障スキャンチェーンにおける出力値の差分を元に、故障スキャンFFの範囲を求めて、故障スキャンFF記憶部に記録する故障スキャンFF絞込み部と、
前記故障スキャンチェーン記憶部に記録された故障スキャンチェーンを参照して、スキャンロード動作後に、セット/リセット動作とシフト動作とキャプチャ動作とを組み合わせたテストパタンを入力することで得られるフェイル観測スキャンFF情報と、前記論理回路テスト結果情報記憶部に記憶された前記論理回路の構成情報及び前記信号線の期待値とを参照して、フェイル観測スキャンFFから含意的に推定しながら経路追跡したときに到達した故障スキャンチェーン上のスキャンFFを抽出し、抽出されたスキャンFFの位置関係から故障スキャンFFの範囲をさらに絞り込み、絞り込んだ故障スキャンFFの範囲を故障スキャンFF記憶部に再記録する経路追跡絞込み部と、
前記故障スキャンチェーンと前記故障スキャンFFと前記故障種別とを出力する出力部と、を備えている故障箇所推定装置。 - 前記経路追跡絞込み部は、前記故障スキャンチェーン記憶部に記録された故障スキャンチェーンを参照して、スキャンロード動作時に故障スキャンチェーンに不定値を入力した後にシフト動作とキャプチャ動作を組み合わせたテストパタンを繰り返し入力して内部論理を決定したときに最初に検出されるフェイル観測スキャンFF情報と、前記論理回路テスト結果情報記憶部に記録された前記論理回路の構成情報及び前記信号線の期待値とを参照して、フェイル観測スキャンFFから含意的に推定しながら経路追跡したときに到達した故障スキャンチェーン上のスキャンFFを抽出し、抽出されたスキャンFFの位置関係から故障スキャンFFの範囲をさらに絞り込み、絞り込んだ故障スキャンFFの範囲を故障スキャンFF記憶部に再記録する、請求項6に記載の故障箇所推定装置。
- 前記論理回路テスト結果情報記憶部と、前記故障スキャンチェーン記憶部、前記故障スキャンFF記憶部とを参照して、論理回路の構成と、信号線の期待値と、故障スキャンチェーン、故障スキャンFFの範囲、該故障スキャンチェーンの故障種別とを参照して、該故障スキャンFFの範囲内にあるFF間の信号線に対して、信号線の分岐状態を考慮して、スキャンチェーン故障シミュレーションを行い、シミュレーション結果とテスト結果との照合を行うことで、テスト結果と一致する割合が高い信号線を出力する分岐考慮故障シミュレーション照合部をさらに備え、
前記出力部は、故障信号線と故障信号線の故障分岐位置とをさらに出力する、請求項6又は7に記載の故障箇所推定装置。 - 前記出力部によって出力された、故障スキャンチェーンと故障スキャンFFと故障種別と故障信号線と故障信号線の分岐位置とを参照するとともに、前記論理回路テスト結果情報記憶部に記憶された、論理回路の構成と信号線の期待値と論理回路のレイアウト情報とを参照して、故障信号線の座標情報を検索し、座標情報からレイアウトを表示し、故障信号線の故障分岐位置から故障箇所の階層を算出し、レイアウト情報から近接する信号線を算出し、期待値情報と照合してアグレッサー信号線を算出し、故障箇所のレイアウト情報を出力する故障候補レイアウト検索照合部をさらに備え、
前記出力部は、前記故障箇所のレイアウトと前記故障箇所の座標情報と故障の可能性が高い階層名と前記アグレッサー信号線名とをさらに出力する、請求項8に記載の故障箇所推定装置。 - スキャンチェーンの動作検証テストの結果により、故障スキャンチェーンとその故障種別を特定する工程と、
不良品の故障スキャンチェーンのテスト結果(観測値)とシミュレーションの結果を比較して、両結果が異なるスキャンフリップフロップ(以下、スキャンFFという。)の箇所から故障スキャンFFの範囲を求める故障スキャンFF絞込み工程と、
論理回路の構成情報、信号線の期待値、フェイル観測スキャンFF、及び、不良品のテスト結果を参照して、正常スキャンチェーンで観測されたフェイル観測スキャンFFから、入力側に含意操作を行いながらフェイルが伝播した経路を遡った場合に到達しうる故障スキャンチェーン上のスキャンFFを抽出し、抽出したスキャンFFのスキャンチェーン上の位置に基づいて故障スキャンFFの範囲を求めることにより、前記故障スキャンFF絞込み部によって求められた故障スキャンFFの範囲をさらに絞り込む経路追跡絞込み工程と、を含む故障箇所推定方法。 - 論理回路の構成情報、信号線の期待値、故障スキャンチェーン情報、及び、故障スキャンFFの範囲を参照して、スキャンFF間の信号線が分岐していた場合には、分岐前後を故障候補として区別して、それぞれ故障を仮定し、スキャンチェーン故障シミュレーションを実行し、故障シミュレーションの結果と不良品のテスト結果を比較し、最も一致率の高いスキャンFF、信号線及び故障種別を故障候補として出力する工程をさらに含む、請求項10に記載の故障箇所推定方法。
- 前記故障スキャンFF絞込み工程において、不良品のテスト時に、故障スキャンチェーンに印加する論理値をすべて不定値とするパタンでテストを行う、請求項10又は11に記載の故障箇所推定方法。
- 前記経路追跡絞込み工程において、求めた故障スキャンFFの範囲と故障スキャンFF絞込み部によって求められた故障スキャンFFの範囲との共通部分を、新たに故障スキャンFFの範囲とする、請求項10乃至12のいずれか1項に記載の故障箇所推定方法。
- スキャンチェーンの動作検証テストの結果により、故障スキャンチェーンとその故障種別を特定する処理と、
不良品の故障スキャンチェーンのテスト結果(観測値)とシミュレーションの結果を比較して、両結果が異なるスキャンフリップフロップ(以下、スキャンFFという。)の箇所から故障スキャンFFの範囲を求める故障スキャンFF絞込み処理と、
論理回路の構成情報、信号線の期待値、フェイル観測スキャンFF、及び、不良品のテスト結果を参照して、正常スキャンチェーンで観測されたフェイル観測スキャンFFから、入力側に含意操作を行いながらフェイルが伝播した経路を遡った場合に到達しうる故障スキャンチェーン上のスキャンFFを抽出し、抽出したスキャンFFのスキャンチェーン上の位置に基づいて故障スキャンFFの範囲を求めることにより、前記故障スキャンFF絞込み部によって求められた故障スキャンFFの範囲をさらに絞り込む経路追跡絞込み処理と、をコンピュータに実行させるプログラム。 - 論理回路の構成情報、信号線の期待値、故障スキャンチェーン情報、及び、故障スキャンFFの範囲を参照して、スキャンFF間の信号線が分岐していた場合には、分岐前後を故障候補として区別して、それぞれ故障を仮定し、スキャンチェーン故障シミュレーションを実行し、故障シミュレーションの結果と不良品のテスト結果を比較し、最も一致率の高いスキャンFF、信号線及び故障種別を故障候補として出力する処理をさらにコンピュータに実行させる、請求項14に記載のプログラム。
- 前記故障スキャンFF絞込み処理において、不良品のテスト時に、故障スキャンチェーンに印加する論理値をすべて不定値とするパタンでテストを行う、請求項14又は15に記載のプログラム。
- 前記経路追跡絞込み処理において、求めた故障スキャンFFの範囲と故障スキャンFF絞込み部によって求められた故障スキャンFFの範囲との共通部分を、新たに故障スキャンFFの範囲とする、請求項14乃至16のいずれか1項に記載のプログラム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009141068A JP5270458B2 (ja) | 2009-06-12 | 2009-06-12 | 故障箇所推定装置 |
US12/801,193 US8356218B2 (en) | 2009-06-12 | 2010-05-27 | Fault location estimation device, fault location estimation method, and program |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009141068A JP5270458B2 (ja) | 2009-06-12 | 2009-06-12 | 故障箇所推定装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2010286383A true JP2010286383A (ja) | 2010-12-24 |
JP2010286383A5 JP2010286383A5 (ja) | 2012-05-10 |
JP5270458B2 JP5270458B2 (ja) | 2013-08-21 |
Family
ID=43307470
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009141068A Expired - Fee Related JP5270458B2 (ja) | 2009-06-12 | 2009-06-12 | 故障箇所推定装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8356218B2 (ja) |
JP (1) | JP5270458B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11693054B2 (en) | 2021-06-08 | 2023-07-04 | Fujitsu Limited | Computer-readable recording medium storing analysis program, analysis method, and analysis device |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5521807B2 (ja) * | 2010-06-16 | 2014-06-18 | 富士通株式会社 | 障害原因推定装置、障害原因推定プログラム及び障害原因推定方法 |
US8775882B2 (en) * | 2010-12-28 | 2014-07-08 | Stmicroelectronics International N.V. | Testing circuits |
JP2012145467A (ja) | 2011-01-13 | 2012-08-02 | Renesas Electronics Corp | 半導体集積回路及び電源電圧適応制御システム |
US8862956B2 (en) * | 2011-02-15 | 2014-10-14 | Mentor Graphics Corporation | Compound hold-time fault diagnosis |
US20140245066A1 (en) * | 2013-02-27 | 2014-08-28 | Lionel J. Riviere-Cazaux | Scan diagnosis analysis using callout clustering |
US9268892B1 (en) | 2014-12-19 | 2016-02-23 | International Business Machines Corporation | Identification of unknown sources for logic built-in self test in verification |
US10302697B2 (en) | 2015-11-19 | 2019-05-28 | International Business Machines Corporation | Automated scan chain diagnostics using emission |
US10969429B1 (en) * | 2019-08-13 | 2021-04-06 | Cadence Design Systems, Inc. | System and method for debugging in concurrent fault simulation |
KR20210024880A (ko) * | 2019-08-26 | 2021-03-08 | 에스케이하이닉스 주식회사 | 테스트 회로, 이를 포함하는 반도체 장치 및 테스트 시스템 |
KR20220117825A (ko) * | 2021-02-17 | 2022-08-24 | 연세대학교 산학협력단 | 고장 진단 가능한 스캔 장치 및 스캔 체인 고장 진단 방법 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11160400A (ja) * | 1997-09-24 | 1999-06-18 | Nec Corp | 順序回路の故障箇所推定方法及び故障箇所推定における候補抽出並びにその重み付け方法更にはその装置 |
JP2000304820A (ja) * | 1999-04-22 | 2000-11-02 | Mitsubishi Electric Corp | 故障診断装置および故障診断方法ならびに半導体集積回路 |
JP2003084036A (ja) * | 2001-09-10 | 2003-03-19 | Nec Corp | 診断システム及び診断方法 |
JP2003315416A (ja) * | 2002-04-23 | 2003-11-06 | Matsushita Electric Ind Co Ltd | スキャンテスト回路の解析方法、テスト装置、および半導体集積回路装置 |
JP2004157029A (ja) * | 2002-11-07 | 2004-06-03 | Kawasaki Microelectronics Kk | 半導体装置およびその故障位置特定方法 |
JP2007040921A (ja) * | 2005-08-05 | 2007-02-15 | Matsushita Electric Ind Co Ltd | スキャンチェーンにおける故障位置特定方法 |
JP2007108863A (ja) * | 2005-10-11 | 2007-04-26 | Fujitsu Ltd | 遅延解析装置、遅延解析方法、遅延解析プログラム、および記録媒体 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6904554B2 (en) * | 2002-06-26 | 2005-06-07 | Lsi Logic Corporation | Logic built-in self test (BIST) |
US7240261B2 (en) * | 2003-12-09 | 2007-07-03 | International Business Machines Corporation | Scan chain diagnostics using logic paths |
US7788561B2 (en) * | 2006-08-14 | 2010-08-31 | Yu Huang | Diagnosing mixed scan chain and system logic defects |
US8261142B2 (en) * | 2007-03-04 | 2012-09-04 | Mentor Graphics Corporation | Generating test sets for diagnosing scan chain failures |
US8006152B2 (en) * | 2009-01-12 | 2011-08-23 | International Business Machines Corporation | Scan chain fail diagnostics |
-
2009
- 2009-06-12 JP JP2009141068A patent/JP5270458B2/ja not_active Expired - Fee Related
-
2010
- 2010-05-27 US US12/801,193 patent/US8356218B2/en active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11160400A (ja) * | 1997-09-24 | 1999-06-18 | Nec Corp | 順序回路の故障箇所推定方法及び故障箇所推定における候補抽出並びにその重み付け方法更にはその装置 |
JP2000304820A (ja) * | 1999-04-22 | 2000-11-02 | Mitsubishi Electric Corp | 故障診断装置および故障診断方法ならびに半導体集積回路 |
JP2003084036A (ja) * | 2001-09-10 | 2003-03-19 | Nec Corp | 診断システム及び診断方法 |
JP2003315416A (ja) * | 2002-04-23 | 2003-11-06 | Matsushita Electric Ind Co Ltd | スキャンテスト回路の解析方法、テスト装置、および半導体集積回路装置 |
JP2004157029A (ja) * | 2002-11-07 | 2004-06-03 | Kawasaki Microelectronics Kk | 半導体装置およびその故障位置特定方法 |
JP2007040921A (ja) * | 2005-08-05 | 2007-02-15 | Matsushita Electric Ind Co Ltd | スキャンチェーンにおける故障位置特定方法 |
JP2007108863A (ja) * | 2005-10-11 | 2007-04-26 | Fujitsu Ltd | 遅延解析装置、遅延解析方法、遅延解析プログラム、および記録媒体 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11693054B2 (en) | 2021-06-08 | 2023-07-04 | Fujitsu Limited | Computer-readable recording medium storing analysis program, analysis method, and analysis device |
Also Published As
Publication number | Publication date |
---|---|
JP5270458B2 (ja) | 2013-08-21 |
US20100318864A1 (en) | 2010-12-16 |
US8356218B2 (en) | 2013-01-15 |
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