JP2010283209A

JP2010283209A - Semiconductor device and method of manufacturing the same

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Publication number: JP2010283209A
Application number: JP2009136222A
Authority: JP
Inventors: Yoshinari Moriyama; 善也守山
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2009-06-05
Filing date: 2009-06-05
Publication date: 2010-12-16

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device having a p-type MIS transistor, which suppresses an increase of resistance of a p-type extension diffusion layer even when the p-type extension diffusion layer is joined shallowly. <P>SOLUTION: The semiconductor device includes the p-type MIS transistor pTr formed on a semiconductor substrate 1. The p-type MIS transistor pTr includes a first gate insulating film 2a formed on a first active region 1a, a first gate electrode 3a formed on the first gate insulating film 2a, the p-type extension diffusion layer 5a formed in a region below a side part of the first gate electrode 3a in the first active region 1a, and a first sidewall spacer 11A formed on a side surface of the first gate electrode 3a. The first sidewall spacer 11A includes a charged sidewall 6a which is negatively-charged, and a first sidewall 10A formed on the charged sidewall 6a. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、ｐチャネルＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device having a p-channel MISFET (Metal Insulator Semiconductor Field Effect Transistor) and a manufacturing method thereof.

近年、半導体集積回路の高集積化に伴い、スケーリング則に従ったエクステンション（Extension）拡散層の浅接合化が益々求められている。 In recent years, with the high integration of semiconductor integrated circuits, there is an increasing demand for shallow junctions of extension diffusion layers in accordance with a scaling law.

以下に、従来の半導体装置の構成について、図８を参照しながら説明する（例えば特許文献１参照）。図８は、従来の半導体装置の構成を示すゲート長方向の断面図である。図８において、左側に示す「ｐＭＩＳ領域」とは、ｐチャネルＭＩＳＦＥＴ（以下、「ｐ型ＭＩＳトランジスタ」と称す）が形成される領域を示し、右側に示す「ｎＭＩＳ領域」とは、ｎチャネルＭＩＳＦＥＴ（以下、「ｎ型ＭＩＳトランジスタ」と称す）が形成される領域を示している。 Hereinafter, a configuration of a conventional semiconductor device will be described with reference to FIG. 8 (see, for example, Patent Document 1). FIG. 8 is a cross-sectional view in the gate length direction showing the configuration of a conventional semiconductor device. In FIG. 8, “pMIS region” on the left side indicates a region where a p-channel MISFET (hereinafter referred to as “p-type MIS transistor”) is formed, and “nMIS region” on the right side indicates an n-channel MISFET. (Hereinafter referred to as an “n-type MIS transistor”) is shown.

図８に示すように、半導体基板１０１におけるｐＭＩＳ領域に、ｐ型ＭＩＳトランジスタｐＴｒが設けられている。半導体基板１０１におけるｎＭＩＳ領域に、ｎ型ＭＩＳトランジスタｎＴｒが設けられている。 As shown in FIG. 8, a p-type MIS transistor pTr is provided in the pMIS region of the semiconductor substrate 101. An n-type MIS transistor nTr is provided in the nMIS region of the semiconductor substrate 101.

ｐ型ＭＩＳトランジスタｐＴｒは、図８に示すように、半導体基板１０１における素子分離領域（図示せず）に囲まれた第１の活性領域１０１ａ上に形成された第１のゲート絶縁膜１０２ａと、第１のゲート絶縁膜１０２ａ上に形成された第１のゲート電極１０３ａと、第１の活性領域１０１ａにおける第１のゲート電極１０３ａの側方下の領域に形成されたｐ型のエクステンション拡散層１０５ａと、第１のゲート電極１０３ａの側面上に形成された第１のサイドウォールスペーサ１１１ａと、第１の活性領域１０１ａにおける第１のサイドウォールスペーサ１１１ａの外側方下の領域に形成されたｐ型のソースドレイン拡散層１１２ａとを備えている。 As shown in FIG. 8, the p-type MIS transistor pTr includes a first gate insulating film 102a formed on a first active region 101a surrounded by an element isolation region (not shown) in the semiconductor substrate 101; A first gate electrode 103a formed on the first gate insulating film 102a and a p-type extension diffusion layer 105a formed in a region below the first gate electrode 103a in the first active region 101a. A first sidewall spacer 111a formed on the side surface of the first gate electrode 103a, and a p-type formed in a region outside the first sidewall spacer 111a in the first active region 101a. Source / drain diffusion layer 112a.

ｎ型ＭＩＳトランジスタｎＴｒは、図８に示すように、半導体基板１０１における素子分離領域（図示せず）に囲まれた第２の活性領域１０１ｂ上に形成された第２のゲート絶縁膜１０２ｂと、第２のゲート絶縁膜１０２ｂ上に形成された第２のゲート電極１０３ｂと、第２の活性領域１０１ｂにおける第２のゲート電極１０３ｂの側方下の領域に形成されたｎ型のエクステンション拡散層１０５ｂと、第２のゲート電極１０３ｂの側面上に形成された第２のサイドウォールスペーサ１１１ｂと、第２の活性領域１０１ｂにおける第２のサイドウォールスペーサ１１１ｂの外側方下の領域に形成されたｎ型のソースドレイン拡散層１１２ｂとを備えている。 As shown in FIG. 8, the n-type MIS transistor nTr includes a second gate insulating film 102b formed on a second active region 101b surrounded by an element isolation region (not shown) in the semiconductor substrate 101, A second gate electrode 103b formed on the second gate insulating film 102b and an n-type extension diffusion layer 105b formed in a region below the second gate electrode 103b in the second active region 101b. A second sidewall spacer 111b formed on the side surface of the second gate electrode 103b, and an n-type formed in a region outside the second sidewall spacer 111b in the second active region 101b. Source / drain diffusion layers 112b.

図８に示すように、第１のサイドウォールスペーサ１１１ａと、第２のサイドウォールスペーサ１１１ｂとは、同一の構造である。 As shown in FIG. 8, the first sidewall spacer 111a and the second sidewall spacer 111b have the same structure.

スケーリング則に従って、第１のゲート電極１０３ａのゲート長Ｌｇ（図８参照）を短小化させた場合、ゲート長Ｌｇの短小化に伴い、ｐ型のエクステンション拡散層１０５ａの深さＸｊ（図８参照）を浅接合化させる必要がある。これにより、ゲート長Ｌｇの変動によるｐ型ＭＩＳトランジスタｐＴｒの閾値電圧Ｖｔｈの変動を抑制することが可能となる。 When the gate length Lg (see FIG. 8) of the first gate electrode 103a is shortened according to the scaling rule, the depth Xj (see FIG. 8) of the p-type extension diffusion layer 105a is shortened as the gate length Lg is shortened. ) Must be shallowly joined. Thereby, it is possible to suppress the fluctuation of the threshold voltage Vth of the p-type MIS transistor pTr due to the fluctuation of the gate length Lg.

特開平７−１１５１９６号公報Japanese Patent Laid-Open No. 7-115196

しかしながら、ｐ型のエクステンション拡散層の浅接合化により、それ自身が高抵抗化されるため、ｐ型ＭＩＳトランジスタのオン電流が低減するという問題がある。特に、ｐ型のエクステンション拡散層の抵抗は、ｎ型のエクステンション拡散層の抵抗よりも高く、ｐ型のエクステンション拡散層の抵抗は比較的高い。そのため、ｐ型のエクステンション拡散層の浅接合化により、それ自身が高抵抗化されると、ｐ型ＭＩＳトランジスタのオン電流が顕著に低減することが予想される。 However, since the resistance of the p-type extension diffusion layer is increased by itself, the on-current of the p-type MIS transistor is reduced. In particular, the resistance of the p-type extension diffusion layer is higher than the resistance of the n-type extension diffusion layer, and the resistance of the p-type extension diffusion layer is relatively high. Therefore, it is expected that the on-current of the p-type MIS transistor is remarkably reduced when the resistance of the p-type extension diffusion layer is increased due to the shallow junction.

前記に鑑み、本発明の目的は、ｐ型ＭＩＳトランジスタを有する半導体装置において、ｐ型のエクステンション拡散層の浅接合化を進めた場合でも、ｐ型のエクステンション拡散層が高抵抗化されることを抑制することである。 In view of the above, an object of the present invention is to increase the resistance of a p-type extension diffusion layer even in a case where a shallow junction of the p-type extension diffusion layer is promoted in a semiconductor device having a p-type MIS transistor. It is to suppress.

前記の目的を達成するため、本発明に係る半導体装置は、半導体基板に形成されたｐ型ＭＩＳトランジスタを備えた半導体装置であって、ｐ型ＭＩＳトランジスタは、半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１の活性領域における第１のゲート電極の側方下の領域に形成されたｐ型のエクステンション拡散層と、第１のゲート電極の側面上に形成された第１のサイドウォールスペーサとを備え、第１のサイドウォールスペーサは、負の電荷が帯電した帯電サイドウォールと、帯電サイドウォールの上に形成された第１のサイドウォールとを有していることを特徴とする。 In order to achieve the above object, a semiconductor device according to the present invention is a semiconductor device including a p-type MIS transistor formed on a semiconductor substrate, and the p-type MIS transistor is on a first active region in the semiconductor substrate. A first gate insulating film formed on the first gate insulating film; a first gate electrode formed on the first gate insulating film; and a region under the side of the first gate electrode in the first active region. A p-type extension diffusion layer and a first sidewall spacer formed on the side surface of the first gate electrode, the first sidewall spacer comprising a charged sidewall charged with a negative charge, And a first sidewall formed on the charging sidewall.

本発明に係る半導体装置によると、負の電荷が帯電した帯電サイドウォールにより、ｐ型のエクステンション拡散層における帯電サイドウォールと接する部分（即ち、ｐ型のエクステンション拡散層の表面）に、正の電荷が静電誘導される。これにより、ｐ型のエクステンション拡散層の正の電荷密度を高くすることができるため、ｐ型のエクステンション拡散層の抵抗を低くすることができる。そのため、ｐ型のエクステンション拡散層の浅接合化を進めた場合でも、ｐ型のエクステンション拡散層が高抵抗化されることを抑制することができるので、ｐ型ＭＩＳトランジスタのオン電流が低減することを抑制することができる。 According to the semiconductor device of the present invention, positive charges are charged on the portion of the p-type extension diffusion layer in contact with the charged sidewall (that is, the surface of the p-type extension diffusion layer) by the charged sidewall charged with negative charges. Is electrostatically induced. Thereby, since the positive charge density of the p-type extension diffusion layer can be increased, the resistance of the p-type extension diffusion layer can be reduced. Therefore, even when the p-type extension diffusion layer is made shallower, it is possible to prevent the p-type extension diffusion layer from being increased in resistance, so that the on-current of the p-type MIS transistor is reduced. Can be suppressed.

本発明に係る半導体装置において、ｐ型のエクステンション拡散層の表面には、正の電荷が静電誘導されていることが好ましい。 In the semiconductor device according to the present invention, it is preferable that positive charges are electrostatically induced on the surface of the p-type extension diffusion layer.

本発明に係る半導体装置において、帯電サイドウォールは、断面形状がＬ字状のＨｆ系絶縁膜からなることが好ましい。 In the semiconductor device according to the present invention, the charging sidewall is preferably made of an Hf-based insulating film having an L-shaped cross section.

このようにすると、Ｈｆ系絶縁膜は、酸化雰囲気に晒されると、自身に負の電荷が帯電するという特性を持つため、酸化雰囲気に晒された帯電サイドウォールに負の電荷を帯電させることができる。 In this way, the Hf-based insulating film has a characteristic that when it is exposed to an oxidizing atmosphere, it is charged with a negative charge, so that the charging sidewall exposed to the oxidizing atmosphere can be charged with a negative charge. it can.

本発明に係る半導体装置において、第１のサイドウォールにおける帯電サイドウォールと接する部分は、シリコン酸化膜からなることが好ましく、例えば、第１のサイドウォールは、帯電サイドウォール上に形成された断面形状がＬ字状の第１の内側サイドウォールと、第１の内側サイドウォール上に形成された第１の外側サイドウォールとを有し、第１の内側サイドウォールは、シリコン酸化膜からなり、第１の外側サイドウォールは、シリコン窒化膜からなることが好ましい。 In the semiconductor device according to the present invention, the portion of the first sidewall that is in contact with the charging sidewall is preferably made of a silicon oxide film. For example, the first sidewall has a cross-sectional shape formed on the charging sidewall. Has an L-shaped first inner sidewall and a first outer sidewall formed on the first inner sidewall. The first inner sidewall is made of a silicon oxide film, The outer side wall 1 is preferably made of a silicon nitride film.

このようにすると、第１の内側サイドウォールの形成時に、酸化雰囲気に晒された帯電サイドウォールに負の電荷を帯電させることができる。 In this way, when the first inner side wall is formed, negative charge can be charged to the charged side wall exposed to the oxidizing atmosphere.

本発明に係る半導体装置において、半導体装置は、半導体基板に形成されたｎ型ＭＩＳトランジスタをさらに備え、ｎ型ＭＩＳトランジスタは、半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２の活性領域における第２のゲート電極の側方下の領域に形成されたｎ型のエクステンション拡散層と、第２のゲート電極の側面上に形成された第２のサイドウォールスペーサとを備え、第２のサイドウォールスペーサは、第２のサイドウォールを有し、帯電サイドウォールを有していないことが好ましい。 In the semiconductor device according to the present invention, the semiconductor device further includes an n-type MIS transistor formed on the semiconductor substrate, and the n-type MIS transistor is formed on the second active region in the semiconductor substrate. A film, a second gate electrode formed on the second gate insulating film, an n-type extension diffusion layer formed in a region below the second gate electrode in the second active region, A second sidewall spacer formed on a side surface of the second gate electrode, and the second sidewall spacer preferably has a second sidewall and does not have a charged sidewall. .

このようにすると、第２のサイドウォールスペーサは、帯電サイドウォールを有さないため、ｎ型のエクステンション拡散層が、負の電荷が帯電した帯電サイドウォールと接することがない。そのため、ｎ型のエクステンション拡散層の表面に、正の電荷が静電誘導されることはない。そのため、ｎ型のエクステンション拡散層に含まれるｎ型不純物と正の電荷とが中和し合うことで、ｎ型のエクステンション拡散層の抵抗が高くなることはない。 In this case, since the second sidewall spacer does not have a charged sidewall, the n-type extension diffusion layer does not contact the charged sidewall charged with a negative charge. Therefore, no positive charge is electrostatically induced on the surface of the n-type extension diffusion layer. Therefore, the resistance of the n-type extension diffusion layer does not increase due to the neutralization of the n-type impurity and the positive charge contained in the n-type extension diffusion layer.

本発明に係る半導体装置において、第２のサイドウォールスペーサは、第２のゲート電極と第２のサイドウォールとの間に形成された負の電荷が帯電していない非帯電サイドウォールを有し、非帯電サイドウォールは、断面形状がＬ字状の帯電サイドウォールと同一の材料からなり、第２のサイドウォールは、シリコン窒化膜からなることが好ましい。 In the semiconductor device according to the present invention, the second sidewall spacer has an uncharged sidewall formed between the second gate electrode and the second sidewall and not charged with negative charges, The non-charged sidewall is preferably made of the same material as the charged sidewall having an L-shaped cross section, and the second sidewall is preferably made of a silicon nitride film.

このようにすると、第２のサイドウォールの形成時に、非帯電サイドウォールが酸化雰囲気に晒されることを防止することができる。 In this way, it is possible to prevent the uncharged sidewall from being exposed to an oxidizing atmosphere during the formation of the second sidewall.

前記の目的を達成するため、本発明に係る半導体装置の製造方法は、半導体基板に形成されたｐ型ＭＩＳトランジスタと、半導体基板に形成されたｎ型ＭＩＳトランジスタとを備えた半導体装置の製造方法であって、半導体基板における第１の活性領域上に、第１のゲート絶縁膜及び第１のゲート電極を順次形成すると共に、半導体基板における第２の活性領域上に、第２のゲート絶縁膜及び第２のゲート電極を順次形成する工程（ａ）と、第１の活性領域における第１のゲート電極の側方下の領域にｐ型のエクステンション拡散層を形成する一方、第２の活性領域における第２のゲート電極の側方下の領域にｎ型のエクステンション拡散層を形成する工程（ｂ）と、工程（ｂ）の後に、第１のゲート電極を覆う絶縁膜を形成する工程（ｃ）と、絶縁膜に負の電荷を帯電させて、負の電荷が帯電した帯電絶縁膜を形成した後、半導体基板上の全面に、サイドウォール用絶縁膜を形成する工程（ｄ）と、サイドウォール用絶縁膜及び帯電絶縁膜に対してエッチングを行うことにより、第１のゲート電極の側面上に、帯電絶縁膜からなる帯電サイドウォール及びサイドウォール用絶縁膜からなる第１のサイドウォールを有する第１のサイドウォールスペーサを形成すると共に、第２のゲート電極の側面上に、サイドウォール用絶縁膜からなる第２のサイドウォールを有する第２のサイドウォールスペーサを形成する工程（ｅ）とを備えたことを特徴とする。 In order to achieve the above object, a method for manufacturing a semiconductor device according to the present invention includes a p-type MIS transistor formed on a semiconductor substrate and an n-type MIS transistor formed on the semiconductor substrate. The first gate insulating film and the first gate electrode are sequentially formed on the first active region in the semiconductor substrate, and the second gate insulating film is formed on the second active region in the semiconductor substrate. And a step (a) of sequentially forming the second gate electrode, and forming a p-type extension diffusion layer in a region below the first gate electrode in the first active region, while the second active region A step (b) of forming an n-type extension diffusion layer in a region under the side of the second gate electrode in step (b), and a step (c) of forming an insulating film covering the first gate electrode after the step (b). ) (D) forming a sidewall insulating film on the entire surface of the semiconductor substrate after charging the insulating film with a negative charge and forming a charged insulating film charged with the negative charge; By etching the insulating film and the charging insulating film, a first side wall having a charging side wall made of a charging insulating film and a first side wall made of a side wall insulating film is formed on the side surface of the first gate electrode. And (e) forming a second sidewall spacer having a second sidewall made of a sidewall insulating film on the side surface of the second gate electrode. It is characterized by that.

本発明に係る半導体装置の製造方法によると、負の電荷が帯電した帯電サイドウォールにより、ｐ型のエクステンション拡散層における帯電サイドウォールと接する部分（即ち、ｐ型のエクステンション拡散層の表面）に、正の電荷が静電誘導される。これにより、ｐ型のエクステンション拡散層の正の電荷密度を高くすることができるため、ｐ型のエクステンション拡散層の抵抗を低くすることができる。そのため、ｐ型のエクステンション拡散層の浅接合化を進めた場合でも、ｐ型のエクステンション拡散層が高抵抗化されることを抑制することができるので、ｐ型ＭＩＳトランジスタのオン電流が低減することを抑制することができる。 According to the method for manufacturing a semiconductor device according to the present invention, a portion of the p-type extension diffusion layer that is in contact with the charged sidewall (that is, the surface of the p-type extension diffusion layer) is charged with a negatively charged charged sidewall. A positive charge is electrostatically induced. Thereby, since the positive charge density of the p-type extension diffusion layer can be increased, the resistance of the p-type extension diffusion layer can be reduced. Therefore, even when the p-type extension diffusion layer is made shallower, it is possible to prevent the p-type extension diffusion layer from being increased in resistance, so that the on-current of the p-type MIS transistor is reduced. Can be suppressed.

一方、第２のサイドウォールスペーサは、帯電サイドウォールを有さないため、ｎ型のエクステンション拡散層が、負の電荷が帯電した帯電サイドウォールと接することがない。そのため、ｎ型のエクステンション拡散層の表面に、正の電荷が静電誘導されることはない。そのため、ｎ型のエクステンション拡散層に含まれるｎ型不純物と正の電荷とが中和し合うことで、ｎ型のエクステンション拡散層の抵抗が高くなることはない。 On the other hand, since the second sidewall spacer does not have a charged sidewall, the n-type extension diffusion layer does not come into contact with the charged sidewall charged with a negative charge. Therefore, no positive charge is electrostatically induced on the surface of the n-type extension diffusion layer. Therefore, the resistance of the n-type extension diffusion layer does not increase due to the neutralization of the n-type impurity and the positive charge contained in the n-type extension diffusion layer.

本発明に係る半導体装置の製造方法において、工程（ｄ）は、酸化雰囲気中、シリコン酸化膜からなるサイドウォール用絶縁膜を形成する工程を含み、工程（ｄ）において、絶縁膜が酸化雰囲気に晒されることにより、絶縁膜に負の電荷が帯電して、帯電絶縁膜が形成されることが好ましく、第１に例えば、工程（ｄ）は、常圧ＣＶＤ法により、４５０℃以上であって且つ６００℃以下の温度の下、サイドウォール用絶縁膜を形成する工程であることが好ましく、第２に例えば、工程（ｄ）は、減圧ＣＶＤ法により、６００℃以上であって且つ７００℃以下の温度の下、サイドウォール用絶縁膜を形成する工程であることが好ましい。 In the method of manufacturing a semiconductor device according to the present invention, the step (d) includes a step of forming a sidewall insulating film made of a silicon oxide film in an oxidizing atmosphere. In the step (d), the insulating film is brought into an oxidizing atmosphere. By exposing, it is preferable that a negative charge is charged in the insulating film to form a charged insulating film. First, for example, step (d) is performed at 450 ° C. or higher by atmospheric pressure CVD. It is preferable that the insulating film for sidewalls is formed at a temperature of 600 ° C. or lower. Second, for example, the step (d) is 600 ° C. or higher and 700 ° C. or lower by a low pressure CVD method. It is preferable that the step is a step of forming an insulating film for a sidewall under the above temperature.

本発明に係る半導体装置の製造方法において、工程（ｃ）は、第２のゲート電極を覆う絶縁膜を形成する工程を含み、工程（ｄ）は、絶縁膜における第２のゲート電極を覆う部分をレジストマスクで覆う工程（ｄ１）と、工程（ｄ１）の後に、酸素プラズマ処理を行う工程（ｄ２）と、工程（ｄ２）の後に、レジストマスクを除去する工程（ｄ３）と、工程（ｄ４）の後に、サイドウォール用絶縁膜を形成する工程（ｄ４）とを含み、工程（ｄ２）において、絶縁膜における第１のゲート電極を覆う部分に負の電荷が帯電して、帯電絶縁膜が形成されることが好ましい。 In the method of manufacturing a semiconductor device according to the present invention, the step (c) includes a step of forming an insulating film that covers the second gate electrode, and the step (d) includes a portion that covers the second gate electrode in the insulating film. A step (d1) of covering the substrate with a resist mask, a step (d2) of performing oxygen plasma treatment after the step (d1), a step (d3) of removing the resist mask after the step (d2), and a step (d4). ), And a step (d4) of forming a sidewall insulating film. In the step (d2), the portion of the insulating film covering the first gate electrode is charged with a negative charge, and the charged insulating film Preferably it is formed.

このようにすると、絶縁膜における第２のゲート電極を覆う部分がレジストマスクで覆われた状態で、酸素プラズマ処理を行うことができる。そのため、酸素プラズマの処理時に、絶縁膜における第１のゲート電極を覆う部分に負の電荷を帯電させる一方、絶縁膜における第２のゲート電極を覆う部分に負の電荷が帯電することを防止することができる。 Thus, the oxygen plasma treatment can be performed in a state where the portion of the insulating film covering the second gate electrode is covered with the resist mask. Therefore, at the time of the oxygen plasma treatment, a negative charge is charged in a portion of the insulating film covering the first gate electrode, while a negative charge is prevented from being charged in a portion of the insulating film covering the second gate electrode. be able to.

本発明に係る半導体装置の製造方法において、サイドウォール用絶縁膜は、シリコン窒化膜からなることが好ましい。 In the method of manufacturing a semiconductor device according to the present invention, the sidewall insulating film is preferably made of a silicon nitride film.

このようにすると、サイドウォール用絶縁膜の形成時に、絶縁膜における第２のゲート電極を覆う部分が、酸化雰囲気に晒されることを防止することができる。 In this way, it is possible to prevent the portion of the insulating film that covers the second gate electrode from being exposed to the oxidizing atmosphere when forming the sidewall insulating film.

本発明に係る半導体装置及びその製造方法によると、負の電荷が帯電した帯電サイドウォールにより、ｐ型のエクステンション拡散層における帯電サイドウォールと接する部分（即ち、ｐ型のエクステンション拡散層の表面）に、正の電荷が静電誘導される。これにより、ｐ型のエクステンション拡散層の正の電荷密度を高くすることができるため、ｐ型のエクステンション拡散層の抵抗を低くすることができる。そのため、ｐ型のエクステンション拡散層の浅接合化を進めた場合でも、ｐ型のエクステンション拡散層が高抵抗化されることを抑制することができるので、ｐ型ＭＩＳトランジスタのオン電流が低減することを抑制することができる。 According to the semiconductor device and the method for manufacturing the same according to the present invention, a portion of the p-type extension diffusion layer in contact with the charged sidewall (that is, the surface of the p-type extension diffusion layer) is charged by the negatively charged charged sidewall. , Positive charges are electrostatically induced. Thereby, since the positive charge density of the p-type extension diffusion layer can be increased, the resistance of the p-type extension diffusion layer can be reduced. Therefore, even when the p-type extension diffusion layer is made shallower, it is possible to prevent the p-type extension diffusion layer from being increased in resistance, so that the on-current of the p-type MIS transistor is reduced. Can be suppressed.

(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。(a)-(c) is process sectional drawing of the principal part of the gate length direction which shows the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention in process order. (a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。(a)-(c) is process sectional drawing of the principal part of the gate length direction which shows the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention in process order. (a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。(a)-(b) is principal part process sectional drawing of the gate length direction which shows the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention in process order. 本発明の第１の実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。It is sectional drawing of the gate length direction which shows the structure of the semiconductor device which concerns on the 1st Embodiment of this invention. (a) 〜(b) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。(a)-(b) is principal part process sectional drawing of the gate length direction which shows the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention in process order. (a) 〜(b) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。(a)-(b) is principal part process sectional drawing of the gate length direction which shows the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention in process order. 本発明の第２の実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。It is sectional drawing of the gate length direction which shows the structure of the semiconductor device which concerns on the 2nd Embodiment of this invention. 従来の半導体装置の構成を示すゲート長方向の断面図である。It is sectional drawing of the gate length direction which shows the structure of the conventional semiconductor device.

以下に、本発明の各実施形態について、図面を参照しながら説明する。 Embodiments of the present invention will be described below with reference to the drawings.

（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図１(a) 〜(c) 、図２(a) 〜(c) 及び図３(a) 〜(b) を参照しながら説明する。図１(a) 〜図３(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。図１(a) 〜図３(b) 、及び後述の図５(a) 〜図６(b) において、左側に示す「ｐＭＩＳ領域」は、ｐ型ＭＩＳトランジスタが形成される領域を示し、右側に示す「ｎＭＩＳ領域」は、ｎ型ＭＩＳトランジスタが形成される領域を示している。 (First embodiment)
1A to 1C, FIGS. 2A to 2C, and FIGS. 3A to 3B are described below with respect to the semiconductor device manufacturing method according to the first embodiment of the present invention. The description will be given with reference. FIG. 1A to FIG. 3B are main-portion process cross-sectional views in the gate length direction showing the semiconductor device manufacturing method according to the first embodiment of the present invention in the order of processes. In FIGS. 1 (a) to 3 (b) and FIGS. 5 (a) to 6 (b) described later, the “pMIS region” shown on the left side indicates a region where a p-type MIS transistor is formed, and the right side. The “nMIS region” shown in FIG. 4 indicates a region where an n-type MIS transistor is formed.

まず、図示を省略するが、半導体基板１の上部に、素子分離領域（図示せず）を選択的に形成する。これにより、半導体基板１におけるｐＭＩＳ領域に、素子分離領域に囲まれた第１の活性領域１ａが形成される。それと共に、半導体基板１におけるｎＭＩＳ領域に、素子分離領域に囲まれた第２の活性領域１ｂが形成される。 First, although not shown, an element isolation region (not shown) is selectively formed on the semiconductor substrate 1. As a result, a first active region 1 a surrounded by the element isolation region is formed in the pMIS region in the semiconductor substrate 1. At the same time, a second active region 1 b surrounded by the element isolation region is formed in the nMIS region of the semiconductor substrate 1.

次に、半導体基板１上に、ゲート絶縁膜形成膜及びゲート電極形成膜を順次形成する。その後、フォトリソグラフィ法により、ゲート電極形成膜の上に、ゲートパターン形状を有するレジストパターン（図示せず）を形成する。その後、レジストパターンをマスクにして、ゲート電極形成膜及びゲート絶縁膜形成膜を順次パターニングする。その後、レジストパターンを除去する。これにより、図１(a) に示すように、第１の活性領域１ａ上に、第１のゲート絶縁膜２ａ及び第１のゲート電極３ａを順次形成する。それと共に、第２の活性領域１ｂ上に、第２のゲート絶縁膜２ｂ及び第２のゲート電極３ｂを順次形成する。このとき、第１，第２のゲート電極３ａ，３ｂのゲート長は、例えば３２ｎｍである。 Next, a gate insulating film formation film and a gate electrode formation film are sequentially formed on the semiconductor substrate 1. Thereafter, a resist pattern (not shown) having a gate pattern shape is formed on the gate electrode formation film by photolithography. Thereafter, the gate electrode formation film and the gate insulation film formation film are sequentially patterned using the resist pattern as a mask. Thereafter, the resist pattern is removed. Thereby, as shown in FIG. 1A, a first gate insulating film 2a and a first gate electrode 3a are sequentially formed on the first active region 1a. At the same time, a second gate insulating film 2b and a second gate electrode 3b are sequentially formed on the second active region 1b. At this time, the gate length of the first and second gate electrodes 3a and 3b is, for example, 32 nm.

その後、ＣＶＤ法により、半導体基板１上の全面に、例えばシリコン窒化膜（ＳｉＮ膜）又はシリコン酸化膜（ＳｉＯ₂膜）からなるオフセットスペーサ用絶縁膜を堆積する。その後、オフセットスペーサ用絶縁膜に対して異方性エッチングを行う。これにより、図１(a) に示すように、第１のゲート電極３ａの側面上に、第１のオフセットスペーサ４ａを形成する。それと共に、第２のゲート電極３ｂの側面上に、第２のオフセットスペーサ４ｂを形成する。このとき、第１，第２のオフセットスペーサ４ａ，４ｂの幅は、例えば３ｎｍである。 Thereafter, an insulating film for offset spacer made of, for example, a silicon nitride film (SiN film) or a silicon oxide film (SiO ₂ film) is deposited on the entire surface of the semiconductor substrate 1 by the CVD method. Thereafter, anisotropic etching is performed on the insulating film for offset spacer. Thereby, as shown in FIG. 1A, the first offset spacer 4a is formed on the side surface of the first gate electrode 3a. At the same time, a second offset spacer 4b is formed on the side surface of the second gate electrode 3b. At this time, the width of the first and second offset spacers 4a and 4b is, for example, 3 nm.

次に、図１(b) に示すように、イオン注入法により、第１のゲート電極３ａ及び第１のオフセットスペーサ４ａをマスクにして、第１の活性領域１ａに、例えばボロンイオン（Ｂ⁺）等のｐ型不純物イオンを注入する。これにより、第１の活性領域１ａにおける第１のゲート電極３ａの側方下の領域にｐ型のエクステンション拡散層５ａを自己整合的に形成する。一方、イオン注入法により、第２のゲート電極３ｂ及び第２のオフセットスペーサ４ｂをマスクにして、第２の活性領域１ｂに、例えばヒ素イオン（Ａｓ^-）等のｎ型不純物イオンを注入する。これにより、第２の活性領域１ｂにおける第２のゲート電極３ｂの側方下の領域にｎ型のエクステンション拡散層５ｂを自己整合的に形成する。このとき、ｐ型，ｎ型のエクステンション拡散層５ａ，５ｂの深さは、例えば１５ｎｍ以下であり、ｐ型，ｎ型のエクステンション拡散層５ａ，５ｂが浅接合化されている。 Next, as shown in FIG. 1B, for example, boron ions (B ⁺⁾ are formed in the first active region 1a by ion implantation using the first gate electrode 3a and the first offset spacer 4a as a mask. P-type impurity ions such as) are implanted. As a result, a p-type extension diffusion layer 5a is formed in a self-aligned manner in a region below the first gate electrode 3a in the first active region 1a. On the other hand, n-type impurity ions such as arsenic ions (As ⁻ ) are implanted into the second active region 1b by ion implantation using the second gate electrode 3b and the second offset spacer 4b as a mask. As a result, an n-type extension diffusion layer 5b is formed in a self-aligned manner in a region below the side of the second gate electrode 3b in the second active region 1b. At this time, the depth of the p-type and n-type extension diffusion layers 5a and 5b is, for example, 15 nm or less, and the p-type and n-type extension diffusion layers 5a and 5b are shallowly joined.

次に、図１(c) に示すように、例えばＰＶＤ（Physical Vapor Deposition）法又はＡＬＤ（Atomic Layer Deposition）法により、半導体基板１上の全面に、例えばＨｆ系絶縁膜からなる絶縁膜６を堆積する。 Next, as shown in FIG. 1C, an insulating film 6 made of, for example, an Hf-based insulating film is formed on the entire surface of the semiconductor substrate 1 by, eg, PVD (Physical Vapor Deposition) or ALD (Atomic Layer Deposition). accumulate.

次に、図２(a) に示すように、フォトリソグラフィ法により、絶縁膜６上に、ｐＭＩＳ領域を覆いｎＭＩＳ領域を開口するレジストマスク（図示せず）を形成する。その後、ドライエッチング法により、エッチングガスとして例えばＢＣｌ₃系ガスを用いて、絶縁膜６におけるレジストマスクの下に形成された部分以外の部分（即ち、絶縁膜６におけるｎＭＩＳ領域に形成された部分）を除去する。その後、アッシング法により、レジストマスクを除去する。 Next, as shown in FIG. 2A, a resist mask (not shown) that covers the pMIS region and opens the nMIS region is formed on the insulating film 6 by photolithography. Thereafter, by dry etching, for example, using BCl ₃ gas as an etching gas, a portion other than the portion formed under the resist mask in the insulating film 6 (that is, a portion formed in the nMIS region in the insulating film 6). Remove. Thereafter, the resist mask is removed by an ashing method.

このようにして、第１の活性領域１ａ上に、第１のゲート電極１ａを覆うように、絶縁膜６を形成する。 In this way, the insulating film 6 is formed on the first active region 1a so as to cover the first gate electrode 1a.

次に、図２(b) に示すように、例えば常圧ＣＶＤ（Chemical Vapor Deposition）法により、例えば４５０℃以上であって且つ５００℃以下の温度の下、半導体基板１上の全面に、例えば膜厚が５ｎｍ〜１５ｎｍのＳｉＯ₂膜からなる内側サイドウォール用絶縁膜７を堆積する。 Next, as shown in FIG. 2B, for example, by an atmospheric pressure CVD (Chemical Vapor Deposition) method, for example, on the entire surface of the semiconductor substrate 1 at a temperature of 450 ° C. or more and 500 ° C. or less. An inner sidewall insulating film 7 made of a SiO ₂ film having a thickness of 5 nm to 15 nm is deposited.

このとき、ｐＭＩＳ領域において、絶縁膜６は酸化雰囲気に晒されるため、絶縁膜６に負の電荷８を帯電させて、負の電荷８が帯電した帯電絶縁膜６ｘを形成することができる。これにより、ｐ型のエクステンション拡散層５ａにおける帯電絶縁膜６ｘと接する部分（即ち、ｐ型のエクステンション拡散層５ａの表面）に、正の電荷９が静電誘導される。 At this time, since the insulating film 6 is exposed to an oxidizing atmosphere in the pMIS region, the insulating film 6 can be charged with a negative charge 8 to form a charged insulating film 6x charged with the negative charge 8. As a result, positive charges 9 are electrostatically induced in the portion of the p-type extension diffusion layer 5a that is in contact with the charging insulating film 6x (that is, the surface of the p-type extension diffusion layer 5a).

一方、ｎＭＩＳ領域において、ｎ型のエクステンション拡散層５ｂ上には、絶縁膜６が形成されていないため、ｎ型のエクステンション拡散層５ｂ上に、負の電荷が帯電した帯電絶縁膜が形成されることはない。そのため、ｎ型のエクステンション拡散層５ｂの表面に、正の電荷が静電誘導されることはない。 On the other hand, in the nMIS region, since the insulating film 6 is not formed on the n-type extension diffusion layer 5b, a charged insulating film charged with negative charges is formed on the n-type extension diffusion layer 5b. There is nothing. Therefore, no positive charge is electrostatically induced on the surface of the n-type extension diffusion layer 5b.

次に、図２(c) に示すように、例えばＣＶＤ法により、内側サイドウォール用絶縁膜７上に、例えばＳｉＮ膜からなる外側サイドウォール用絶縁膜１０を堆積する。 Next, as shown in FIG. 2C, an outer sidewall insulating film 10 made of, for example, a SiN film is deposited on the inner sidewall insulating film 7 by, eg, CVD.

次に、図３(a) に示すように、ｐＭＩＳ領域において、外側サイドウォール用絶縁膜１０、内側サイドウォール用絶縁膜７及び帯電絶縁膜６ｘに対して、異方性ドライエッチングを行う。それと共に、ｎＭＩＳ領域において、外側サイドウォール用絶縁膜１０及び内側サイドウォール用絶縁膜７に対して、異方性ドライエッチングを行う。これにより、第１のゲート電極３ａの側面上に、断面形状がＬ字状の負の電荷８が帯電した帯電サイドウォール６ａと、第１のサイドウォール１０Ａとを有する第１のサイドウォールスペーサ１１Ａを形成する。それと共に、第２のゲート電極３ｂの側面上に、第２のサイドウォール１０Ｂを有する第２のサイドウォールスペーサ１１Ｂを形成する。第１のサイドウォール１０Ａは、断面形状がＬ字状の第１の内側サイドウォール７ａ及び第１の外側サイドウォール１０ａを有する。第２のサイドウォール１０Ｂは、断面形状がＬ字状の第２の内側サイドウォール７ｂ及び第２の外側サイドウォール１０ｂを有する。 Next, as shown in FIG. 3A, anisotropic dry etching is performed on the outer sidewall insulating film 10, the inner sidewall insulating film 7, and the charging insulating film 6x in the pMIS region. At the same time, anisotropic dry etching is performed on the outer sidewall insulating film 10 and the inner sidewall insulating film 7 in the nMIS region. Accordingly, the first sidewall spacer 11A having the charged sidewall 6a charged with the negative charge 8 having an L-shaped cross section and the first sidewall 10A on the side surface of the first gate electrode 3a. Form. At the same time, a second sidewall spacer 11B having a second sidewall 10B is formed on the side surface of the second gate electrode 3b. The first sidewall 10A includes a first inner side wall 7a and a first outer side wall 10a whose cross-sectional shape is L-shaped. The second sidewall 10B includes a second inner sidewall 7b and a second outer sidewall 10b whose cross-sectional shape is L-shaped.

次に、図３(b) に示すように、イオン注入法により、第１のゲート電極３ａ及び第１のサイドウォールスペーサ１１Ａをマスクにして、第１の活性領域１ａに、例えばＢ⁺等のｐ型不純物イオンを注入する。これにより、第１の活性領域１ａにおける第１のサイドウォールスペーサ１１Ａの外側方下の領域にｐ型のソースドレイン拡散層１２ａを自己整合的に形成する。一方、イオン注入法により、第２のゲート電極３ｂ及び第２のサイドウォールスペーサ１１Ｂをマスクにして、第２の活性領域１ｂに、例えばＡｓ^-等のｎ型不純物イオンを注入する。これにより、第２の活性領域１ｂにおける第２のサイドウォールスペーサ１１Ｂの外側方下の領域にｎ型のソースドレイン拡散層１２ｂを自己整合的に形成する。 Next, as shown in FIG. 3B, the first gate electrode 3a and the first sidewall spacer 11A are used as a mask by ion implantation, and the first active region 1a is made of, for example, B ⁺ or the like. P-type impurity ions are implanted. As a result, a p-type source / drain diffusion layer 12a is formed in a self-aligned manner in a region outside the first sidewall spacer 11A in the first active region 1a. On the other hand, by ion implantation, the second gate electrode 3b and the second side wall spacers 11B as a mask, the second active region 1b, for example, As ^- implanting n-type impurity ions such. As a result, the n-type source / drain diffusion layer 12b is formed in a self-aligned manner in a region outside the second sidewall spacer 11B in the second active region 1b.

以上のようにして、本実施形態に係る半導体装置を製造することができる。 As described above, the semiconductor device according to this embodiment can be manufactured.

以下に、本発明の第１の実施形態に係る半導体装置の構成について、図４を参照しながら説明する。図４は、本発明の第１の実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。 The configuration of the semiconductor device according to the first embodiment of the present invention will be described below with reference to FIG. FIG. 4 is a sectional view in the gate length direction showing the configuration of the semiconductor device according to the first embodiment of the present invention.

図４に示すように、半導体基板１におけるｐＭＩＳ領域には、ｐ型ＭＩＳトランジスタｐＴｒが設けられている。一方、半導体基板１におけるｎＭＩＳ領域には、ｎ型ＭＩＳトランジスタｎＴｒが設けられている。 As shown in FIG. 4, a p-type MIS transistor pTr is provided in the pMIS region in the semiconductor substrate 1. On the other hand, an n-type MIS transistor nTr is provided in the nMIS region of the semiconductor substrate 1.

ｐ型ＭＩＳトランジスタｐＴｒは、図４に示すように、第１の活性領域１ａ上に形成された第１のゲート絶縁膜２ａと、第１のゲート絶縁膜２ａ上に形成された第１のゲート電極３ａと、第１のゲート電極３ａの側面上に形成された第１のオフセットスペーサ４ａと、第１の活性領域１ａにおける第１のゲート電極３ａの側方下の領域に形成されたｐ型のエクステンション拡散層５ａと、第１のオフセットスペーサ４ａの側面上に形成された第１のサイドウォールスペーサ１１Ａと、第１の活性領域１ａにおける第１のサイドウォールスペーサ１１Ａの外側方下の領域に形成されたｐ型のソースドレイン拡散層１２ａとを備えている。 As shown in FIG. 4, the p-type MIS transistor pTr includes a first gate insulating film 2a formed on the first active region 1a and a first gate formed on the first gate insulating film 2a. The electrode 3a, the first offset spacer 4a formed on the side surface of the first gate electrode 3a, and the p-type formed in the region below the side of the first gate electrode 3a in the first active region 1a Extension diffusion layer 5a, a first sidewall spacer 11A formed on the side surface of the first offset spacer 4a, and a region in the first active region 1a on the outer side of the first sidewall spacer 11A. And a p-type source / drain diffusion layer 12a formed.

第１のサイドウォールスペーサ１１Ａは、断面形状がＬ字状のＨｆ系絶縁膜からなり、且つ負の電荷８が帯電した帯電サイドウォール６ａと、第１のサイドウォール１０Ａとを有する。第１のサイドウォール１０Ａは、断面形状がＬ字状のＳｉＯ₂膜からなる第１の内側サイドウォール７ａと、ＳｉＮ膜からなる第１の外側サイドウォール１０ａとを有する。 The first sidewall spacer 11A includes an Hf-based insulating film having an L-shaped cross section, and includes a charged sidewall 6a charged with a negative charge 8, and a first sidewall 10A. The first sidewall 10A includes a first inner sidewall 7a made of a SiO ₂ film having an L-shaped cross section, and a first outer sidewall 10a made of a SiN film.

帯電サイドウォール６ａにより、ｐ型のエクステンション拡散層５ａにおける帯電サイドウォール６ａと接する部分（即ち、ｐ型のエクステンション拡散層５ａの表面）には、正の電荷９が静電誘導されている。 A positive charge 9 is electrostatically induced by the charged sidewall 6a in a portion of the p-type extension diffusion layer 5a that is in contact with the charged sidewall 6a (that is, the surface of the p-type extension diffusion layer 5a).

ｎ型ＭＩＳトランジスタｎＴｒは、図４に示すように、第２の活性領域１ｂ上に形成された第２のゲート絶縁膜２ｂと、第２のゲート絶縁膜２ｂ上に形成された第２のゲート電極３ｂと、第２のゲート電極３ｂの側面上に形成された第２のオフセットスペーサ４ｂと、第２の活性領域１ｂにおける第２のゲート電極３ｂの側方下の領域に形成されたｎ型のエクステンション拡散層５ｂと、第２のオフセットスペーサ４ｂの側面上に形成された第２のサイドウォールスペーサ１１Ｂと、第２の活性領域１ｂにおける第２のサイドウォールスペーサ１１Ｂの外側方下の領域に形成されたｎ型のソースドレイン拡散層１２ｂとを備えている。 As shown in FIG. 4, the n-type MIS transistor nTr includes a second gate insulating film 2b formed on the second active region 1b and a second gate formed on the second gate insulating film 2b. The n-type electrode 3b, the second offset spacer 4b formed on the side surface of the second gate electrode 3b, and the n-type formed in the region under the side of the second gate electrode 3b in the second active region 1b. The extension diffusion layer 5b, the second sidewall spacer 11B formed on the side surface of the second offset spacer 4b, and a region outside the second sidewall spacer 11B in the second active region 1b. And an n-type source / drain diffusion layer 12b formed.

第２のサイドウォールスペーサ１１Ｂは、第２のサイドウォール１０Ｂを有する。第２のサイドウォール１０Ｂは、断面形状がＬ字状のＳｉＯ₂膜からなる第２の内側サイドウォール７ｂと、ＳｉＮ膜からなる第２の外側サイドウォール１０ｂとを有する。 The second sidewall spacer 11B has a second sidewall 10B. The second side wall 10B has a second inner side wall 7b made of a SiO ₂ film having an L-shaped cross section, and a second outer side wall 10b made of a SiN film.

本実施形態によると、図４に示すように、ｐ型のエクステンション拡散層５ａの表面に接して、負の電荷８が帯電した帯電サイドウォール６ａが設けられている。そのため、ｐ型のエクステンション拡散層５ａにおける帯電サイドウォール６ａと接する部分（即ち、ｐ型のエクステンション拡散層５ａの表面）には、正の電荷９が静電誘導されている。これにより、ｐ型のエクステンション拡散層５ａの正の電荷密度を高くすることができるため、ｐ型のエクステンション拡散層５ａの抵抗を低くすることができる。そのため、ｐ型のエクステンション拡散層５ａの浅接合化を進めた場合でも、ｐ型のエクステンション拡散層５ａが高抵抗化されることを抑制することができるので、ｐ型ＭＩＳトランジスタｐＴｒのオン電流が低減することを抑制することができる。 According to this embodiment, as shown in FIG. 4, a charged sidewall 6a charged with a negative charge 8 is provided in contact with the surface of the p-type extension diffusion layer 5a. Therefore, a positive charge 9 is electrostatically induced in a portion of the p-type extension diffusion layer 5a that is in contact with the charging sidewall 6a (that is, the surface of the p-type extension diffusion layer 5a). Thereby, since the positive charge density of the p-type extension diffusion layer 5a can be increased, the resistance of the p-type extension diffusion layer 5a can be reduced. Therefore, even when the shallow junction of the p-type extension diffusion layer 5a is advanced, it is possible to suppress the p-type extension diffusion layer 5a from being increased in resistance, so that the on-current of the p-type MIS transistor pTr is reduced. Reduction can be suppressed.

一方、図４に示すように、ｎ型のエクステンション拡散層５ｂの表面に接して、第２の内側サイドウォール７ｂが形成されている。言い換えれば、ｎ型のエクステンション拡散層５ｂの表面に接して、負の電荷が帯電した帯電サイドウォールが設けられていない。そのため、ｎ型のエクステンション拡散層５ｂの表面に、正の電荷が静電誘導されることがない。そのため、ｎ型のエクステンション拡散層５ｂに含まれるｎ型不純物と正の電荷とが中和し合うことで、ｎ型のエクステンション拡散層５ｂの抵抗が高くなることはない。 On the other hand, as shown in FIG. 4, a second inner sidewall 7b is formed in contact with the surface of the n-type extension diffusion layer 5b. In other words, no charging sidewall charged with negative charges is provided in contact with the surface of the n-type extension diffusion layer 5b. Therefore, no positive charge is electrostatically induced on the surface of the n-type extension diffusion layer 5b. Therefore, the resistance of the n-type extension diffusion layer 5b does not increase due to the neutralization of the n-type impurity and the positive charge contained in the n-type extension diffusion layer 5b.

なお、本実施形態では、第１，第２のサイドウォール１０Ａ，１０Ｂの構成が、シリコン酸化膜からなる第１，第２の内側サイドウォール７ａ，７ｂとシリコン窒化膜からなる第１，第２の外側サイドウォール１０ａ，１０ｂとの積層構成の場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１，第２のサイドウォールの構成が、シリコン酸化膜からなる単層構成の場合でもよい。 In the present embodiment, the first and second sidewalls 10A and 10B have the first and second inner sidewalls 7a and 7b made of a silicon oxide film and the first and second sidewalls made of a silicon nitride film. Although the case of the laminated structure with the outer side walls 10a and 10b has been described as a specific example, the present invention is not limited to this. For example, the configuration of the first and second sidewalls may be a single layer configuration made of a silicon oxide film.

また、本実施形態では、図１(b) に示すように、ｐ型，ｎ型のエクステンション拡散層５ａ，５ｂを形成した後、図１(c) に示すように、半導体基板１上の全面にＨｆ系絶縁膜からなる絶縁膜６を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、ｐ型，ｎ型のエクステンション拡散層を形成した後、半導体基板上に、例えば膜厚が数ｎｍのＳｉＯ₂膜からなる下地絶縁膜を形成し、その後、半導体基板上の全面にＨｆ系絶縁膜からなる絶縁膜を形成してもよい。このようにすると、絶縁膜は、半導体基板上に下地絶縁膜を介して形成されるため、半導体基板と接することがない。そのため、絶縁膜が半導体基板と接することにより、半導体基板と絶縁膜との界面に界面準位が生じることを抑制することができる。 In this embodiment, after forming the p-type and n-type extension diffusion layers 5a and 5b as shown in FIG. 1 (b), the entire surface on the semiconductor substrate 1 is formed as shown in FIG. 1 (c). Although the case where the insulating film 6 made of an Hf-based insulating film is formed is described as a specific example, the present invention is not limited to this. For example, after forming p-type and n-type extension diffusion layers, a base insulating film made of, for example, a SiO ₂ film having a thickness of several nm is formed on a semiconductor substrate, and then an Hf-based film is formed on the entire surface of the semiconductor substrate. An insulating film made of an insulating film may be formed. In this case, since the insulating film is formed on the semiconductor substrate via the base insulating film, it does not come into contact with the semiconductor substrate. Therefore, when the insulating film is in contact with the semiconductor substrate, generation of an interface state at the interface between the semiconductor substrate and the insulating film can be suppressed.

また、本実施形態では、図２(a) に示すように、ドライエッチング法により、エッチングガスとして例えばＢＣｌ₃系ガスを用いて、絶縁膜６におけるｎＭＩＳ領域に形成された部分を除去する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、ウェットエッチング法により、薬液として例えばＨＦ系薬液を用いて、絶縁膜におけるｎＭＩＳ領域に形成された部分を除去してもよい。この場合、第２のオフセットスペーサは、例えばＳｉＮ膜からなることが好ましい。このようにすると、一般に、薬液としてＨＦ系薬液を用いた場合、ＳｉＮ膜のエッチングレートは、Ｈｆ系絶縁膜のエッチングレートに比べて小さいため、絶縁膜におけるｎＭＩＳ領域に形成された部分が除去された後に、第２のオフセットスペーサが除去されることを防止することができる。 Further, in the present embodiment, as shown in FIG. 2A, a case where a portion formed in the nMIS region in the insulating film 6 is removed by dry etching using, for example, BCl ₃ gas as an etching gas. Although described as a specific example, the present invention is not limited to this. For example, the portion formed in the nMIS region in the insulating film may be removed by wet etching using, for example, an HF chemical solution as the chemical solution. In this case, the second offset spacer is preferably made of, for example, a SiN film. In this case, generally, when an HF chemical solution is used as the chemical solution, since the etching rate of the SiN film is smaller than the etching rate of the Hf insulating film, the portion formed in the nMIS region in the insulating film is removed. After that, it is possible to prevent the second offset spacer from being removed.

また、本実施形態では、図２(b) に示すように、例えば常圧ＣＶＤ法により、例えば４５０℃以上であって且つ５００℃以下の温度の下、内側サイドウォール用絶縁膜７を堆積する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば減圧ＣＶＤ法により、例えば６００℃以上であって且つ７００℃以下の温度の下、内側サイドウォール用絶縁膜を堆積してもよい。 In the present embodiment, as shown in FIG. 2B, the inner sidewall insulating film 7 is deposited at a temperature of, for example, 450 ° C. or higher and 500 ° C. or lower by, for example, atmospheric pressure CVD. Although cases have been described as specific examples, the present invention is not limited thereto. For example, the inner sidewall insulating film may be deposited by a low pressure CVD method at a temperature of 600 ° C. or more and 700 ° C. or less.

（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図５(a) 〜(b) 及び図６(a) 〜(b) を参照しながら説明する。図５(a) 〜図６(b) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、図５(a) 〜図６(b) において、第１の実施形態における構成要素と同一の構成要素には、図１(a) 〜図３(b) に示す符号と同一の符号を付す。従って、本実施形態では、第１の実施形態と同様の説明を適宜省略する。 (Second Embodiment)
A method for manufacturing a semiconductor device according to the second embodiment of the present invention will be described below with reference to FIGS. 5 (a) to (b) and FIGS. 6 (a) to (b). FIG. 5A to FIG. 6B are cross-sectional views of main steps in the gate length direction showing the method of manufacturing the semiconductor device according to the second embodiment of the present invention in the order of steps. In FIG. 5 (a) to FIG. 6 (b), the same reference numerals as those shown in FIG. 1 (a) to FIG. 3 (b) are given to the same constituent elements as those in the first embodiment. Attached. Therefore, in this embodiment, the same description as that of the first embodiment is omitted as appropriate.

まず、第１の実施形態における図１(a) 〜(c) に示す工程と同様の工程を順次行い、図１(c) に示す構成と同様の構成を得る。 First, steps similar to those shown in FIGS. 1A to 1C in the first embodiment are sequentially performed to obtain a configuration similar to the configuration shown in FIG.

次に、図５(a) に示すように、フォトリソグラフィ法により、絶縁膜６上に、ｐＭＩＳ領域を開口しｎＭＩＳ領域を覆うレジストマスク１３を形成する。その後、絶縁膜６におけるｎＭＩＳ領域に形成された部分がレジストマスク１３で覆われた状態で、Ｏ₂プラズマ処理を行う。ここで、レジストマスク１３が完全に除去されて、絶縁膜６におけるｎＭＩＳ領域に形成された部分が露出されることがないように、Ｏ₂プラズマ処理の条件を調整する。 Next, as shown in FIG. 5A, a resist mask 13 is formed on the insulating film 6 by photolithography to open the pMIS region and cover the nMIS region. Thereafter, O ₂ plasma treatment is performed in a state where a portion of the insulating film 6 formed in the nMIS region is covered with the resist mask 13. Here, the conditions of the O ₂ plasma treatment are adjusted so that the resist mask 13 is completely removed and the portion formed in the nMIS region in the insulating film 6 is not exposed.

このとき、ｐＭＩＳ領域において、絶縁膜６は酸化雰囲気に晒されるため、絶縁膜６におけるｐＭＩＳ領域に形成された部分に負の電荷８を帯電させて、負の電荷８が帯電した帯電絶縁膜６ｘを形成することができる。これにより、ｐ型のエクステンション拡散層５ａの表面に正の電荷９が静電誘導される。 At this time, since the insulating film 6 is exposed to an oxidizing atmosphere in the pMIS region, the portion of the insulating film 6 formed in the pMIS region is charged with a negative charge 8, and the charged insulating film 6x charged with the negative charge 8 is charged. Can be formed. As a result, positive charges 9 are electrostatically induced on the surface of the p-type extension diffusion layer 5a.

一方、ｎＭＩＳ領域において、絶縁膜６はレジストマスク１３で覆われているため、絶縁膜６におけるｎＭＩＳ領域に形成された部分が酸化雰囲気に晒されることを防止することができる。そのため、絶縁膜６におけるｎＭＩＳ領域に形成された部分に負の電荷が帯電することがない。そのため、ｎ型のエクステンション拡散層５ｂの表面に正の電荷が静電誘導されることはない。 On the other hand, since the insulating film 6 is covered with the resist mask 13 in the nMIS region, the portion of the insulating film 6 formed in the nMIS region can be prevented from being exposed to the oxidizing atmosphere. Therefore, negative charges are not charged in the portion of the insulating film 6 formed in the nMIS region. Therefore, positive charges are not electrostatically induced on the surface of the n-type extension diffusion layer 5b.

次に、図５(b) に示すように、レジストマスク１３を除去する。その後、例えばＣＶＤ法により、帯電絶縁膜６ｘ及び絶縁膜６の上に、例えばＳｉＮ膜からなるサイドウォール用絶縁膜１４を堆積する。 Next, as shown in FIG. 5B, the resist mask 13 is removed. Thereafter, a sidewall insulating film 14 made of, for example, a SiN film is deposited on the charging insulating film 6x and the insulating film 6 by, eg, CVD.

これにより、ｐＭＩＳ領域において、帯電絶縁膜６ｘに帯電させた負の電荷８を逃がすことなく、帯電絶縁膜６ｘをサイドウォール用絶縁膜１４で覆うことができる。 Thereby, in the pMIS region, the charging insulating film 6x can be covered with the sidewall insulating film 14 without releasing the negative charge 8 charged in the charging insulating film 6x.

一方、ｎＭＩＳ領域において、絶縁膜６を酸化雰囲気に晒すことなく（即ち、絶縁膜６に負の電荷を帯電させることなく）、絶縁膜６をサイドウォール用絶縁膜１４で覆うことができる。 On the other hand, in the nMIS region, the insulating film 6 can be covered with the sidewall insulating film 14 without exposing the insulating film 6 to an oxidizing atmosphere (that is, without charging the insulating film 6 with a negative charge).

次に、図６(a) に示すように、ｐＭＩＳ領域において、サイドウォール用絶縁膜１４及び帯電絶縁膜６ｘに対して、異方性ドライエッチングを行う。それと共に、ｎＭＩＳ領域において、サイドウォール用絶縁膜１４及び絶縁膜６に対して、異方性ドライエッチングを行う。これにより、第１のゲート電極３ａの側面上に、断面形状がＬ字状の負の電荷８が帯電した帯電サイドウォール６ａ、及び第１のサイドウォール１４ａを有する第１のサイドウォールスペーサ１５Ａを形成する。それと共に、第２のゲート電極３ｂの側面上に、断面形状がＬ字状の負の電荷が帯電していない非帯電サイドウォール６ｂ及び第２のサイドウォール１４ｂを有する第２のサイドウォールスペーサ１５Ｂを形成する。 Next, as shown in FIG. 6A, anisotropic dry etching is performed on the sidewall insulating film 14 and the charging insulating film 6x in the pMIS region. At the same time, anisotropic dry etching is performed on the sidewall insulating film 14 and the insulating film 6 in the nMIS region. Accordingly, the first sidewall spacer 15A having the charged sidewall 6a charged with the negative charge 8 having an L-shaped cross section and the first sidewall 14a on the side surface of the first gate electrode 3a. Form. At the same time, on the side surface of the second gate electrode 3b, a second side wall spacer 15B having an uncharged side wall 6b and a second side wall 14b that are not charged with negative charges having an L-shaped cross section. Form.

次に、図６(b) に示すように、イオン注入法により、第１のゲート電極３ａ及び第１のサイドウォールスペーサ１５Ａをマスクにして、第１の活性領域１ａに、例えばＢ⁺等のｐ型不純物イオンを注入する。これにより、第１の活性領域１ａにおける第１のサイドウォールスペーサ１５Ａの外側方下の領域にｐ型のソースドレイン拡散層１２ａを自己整合的に形成する。一方、イオン注入法により、第２のゲート電極３ｂ及び第２のサイドウォールスペーサ１５Ｂをマスクにして、第２の活性領域１ｂに、例えばＡｓ^-等のｎ型不純物イオンを注入する。これにより、第２の活性領域１ｂにおける第２のサイドウォールスペーサ１５Ｂの外側方下の領域にｎ型のソースドレイン拡散層１２ｂを自己整合的に形成する。 Next, as shown in FIG. 6B, by ion implantation, the first gate electrode 3a and the first sidewall spacer 15A are used as a mask, and the first active region 1a is made of, for example, B ⁺ or the like. P-type impurity ions are implanted. As a result, the p-type source / drain diffusion layer 12a is formed in a self-aligned manner in a region outside the first sidewall spacer 15A in the first active region 1a. On the other hand, by ion implantation, n-type impurity ions such as As ⁻ are implanted into the second active region 1b using the second gate electrode 3b and the second sidewall spacer 15B as a mask. As a result, the n-type source / drain diffusion layer 12b is formed in a self-aligned manner in a region outside the second sidewall spacer 15B in the second active region 1b.

以下に、本発明の第２の実施形態に係る半導体装置の構成について、図７を参照しながら説明する。図７は、本発明の第２の実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。図７において、第１の実施形態における構成要素と同一の構成要素には、図４に示す符号と同一の符号を付す。従って、本実施形態では、第１の実施形態と同様の説明は適宜省略する。 The configuration of the semiconductor device according to the second embodiment of the present invention will be described below with reference to FIG. FIG. 7 is a sectional view in the gate length direction showing the configuration of the semiconductor device according to the second embodiment of the present invention. In FIG. 7, the same reference numerals as those shown in FIG. 4 are given to the same constituent elements as those in the first embodiment. Therefore, in the present embodiment, the same description as in the first embodiment is omitted as appropriate.

本実施形態と第１の実施形態との構成上の相違点について、以下に説明する。 Differences in configuration between the present embodiment and the first embodiment will be described below.

第１の実施形態では、第１のサイドウォールスペーサ１１Ａが、断面形状がＬ字状のＨｆ系絶縁膜からなり、且つ負の電荷８が帯電した帯電サイドウォール６ａと、第１のサイドウォール１０Ａとを有する。第１のサイドウォール１０Ａは、断面形状がＬ字状のＳｉＯ₂膜からなる第１の内側サイドウォール７ａと、ＳｉＮ膜からなる第１の外側サイドウォール１０ａとを有する。 In the first embodiment, the first sidewall spacer 11A is made of an Hf-based insulating film having an L-shaped cross section, and a charged sidewall 6a charged with a negative charge 8, and the first sidewall 10A. And have. The first sidewall 10A includes a first inner sidewall 7a made of a SiO ₂ film having an L-shaped cross section, and a first outer sidewall 10a made of a SiN film.

これに対し、本実施形態では、第１のサイドウォールスペーサ１５Ｂが、断面形状がＬ字状のＨｆ系絶縁膜からなり、且つ負の電荷８が帯電した帯電サイドウォール６ａと、ＳｉＮ膜からなる第１のサイドウォール１４ｂとを有する。 On the other hand, in the present embodiment, the first sidewall spacer 15B is made of a Hf-based insulating film having an L-shaped cross section, a charged sidewall 6a charged with a negative charge 8, and a SiN film. A first sidewall 14b.

このように、第１のサイドウォール１０Ａ，１４ａの構成が、第１の実施形態では積層構成であるのに対し、本実施形態では単層構成である。 As described above, the configuration of the first sidewalls 10A and 14a is a laminated configuration in the first embodiment, whereas it is a single layer configuration in the present embodiment.

第１の実施形態では、第２のサイドウォールスペーサ１１Ｂが、第２のサイドウォール１０Ｂを有する。第２のサイドウォール１０Ｂは、断面形状がＬ字状のＳｉＯ₂膜からなる第２の内側サイドウォール７ｂと、ＳｉＮ膜からなる第２の外側サイドウォール１０ｂとを有する。 In the first embodiment, the second sidewall spacer 11B has a second sidewall 10B. The second side wall 10B includes a second inner side wall 7b made of a SiO ₂ film having an L-shaped cross section, and a second outer side wall 10b made of a SiN film.

これに対し、本実施形態では、第２のサイドウォールスペーサ１５Ｂが、断面形状がＬ字状のＨｆ系絶縁膜からなり、且つ負の電荷が帯電していない非帯電サイドウォール６ｂと、ＳｉＮ膜からなる第２のサイドウォール１４ｂとを有する。 On the other hand, in the present embodiment, the second sidewall spacer 15B is made of an Hf-based insulating film having an L-shaped cross section and is not charged with negative charges, and an SiN film. And a second side wall 14b.

このように、第２のサイドウォールスペーサ１１Ｂ，１５Ｂが、第１の実施形態では非帯電サイドウォールを含まないのに対し、本実施形態では非帯電サイドウォール６ｂを含む。また、第２のサイドウォール１０Ｂ，１４ｂの構成が、第１の実施形態では積層構成であるのに対し、本実施形態では単層構成である。 As described above, the second sidewall spacers 11B and 15B do not include the uncharged sidewall in the first embodiment, but include the uncharged sidewall 6b in the present embodiment. The configuration of the second sidewalls 10B and 14b is a laminated configuration in the first embodiment, whereas it is a single layer configuration in the present embodiment.

本実施形態によると、第１の実施形態と同様の効果を得ることができる。 According to this embodiment, the same effect as that of the first embodiment can be obtained.

以上説明したように、ｐ型のエクステンション拡散層の浅接合化を進めた場合でも、ｐ型のエクステンション拡散層が高抵抗化されることを抑制することができるため、ｐ型ＭＩＳトランジスタを有する半導体装置及びその製造方法に有用である。 As described above, even when the junction of the p-type extension diffusion layer is made shallower, it is possible to prevent the resistance of the p-type extension diffusion layer from being increased. Therefore, a semiconductor having a p-type MIS transistor It is useful for an apparatus and a manufacturing method thereof.

１半導体基板
１ａ第１の活性領域
１ｂ第２の活性領域
２ａ第１のゲート絶縁膜
２ｂ第２のゲート絶縁膜
３ａ第１のゲート電極
３ｂ第２のゲート電極
４ａ第１のオフセットスペーサ
４ｂ第２のオフセットスペーサ
５ａｐ型のエクステンション拡散層
５ｂｎ型のエクステンション拡散層
６絶縁膜
６ｘ帯電絶縁膜
６ａ帯電サイドウォール
７内側サイドウォール用絶縁膜
７ａ第１の内側サイドウォール
７ｂ第２の内側サイドウォール
８負の電荷
９正の電荷
１０外側サイドウォール用絶縁膜
１０ａ第１の外側サイドウォール
１０ｂ第２の外側サイドウォール
１０Ａ第１のサイドウォール
１０Ｂ第２のサイドウォール
１１Ａ第１のサイドウォールスペーサ
１１Ｂ第２のサイドウォールスペーサ
１２ａｐ型のソースドレイン拡散層
１２ｂｎ型のソースドレイン拡散層
１３レジストマスク
６ｂ非帯電サイドウォール
１４サイドウォール用絶縁膜
１４ａ第１のサイドウォール
１４ｂ第２のサイドウォール
１５Ａ第１のサイドウォールスペーサ
１５Ｂ第２のサイドウォールスペーサ DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 1a 1st active region 1b 2nd active region 2a 1st gate insulating film 2b 2nd gate insulating film 3a 1st gate electrode 3b 2nd gate electrode 4a 1st offset spacer 4b 2nd Offset spacer 5a p-type extension diffusion layer 5b n-type extension diffusion layer 6 insulating film 6x charging insulating film 6a charging sidewall 7 insulating film for inner side wall 7a first inner side wall 7b second inner side wall 8 Negative charge 9 Positive charge 10 Insulating film for outer side wall 10a First outer side wall 10b Second outer side wall 10A First side wall 10B Second side wall 11A First side wall spacer 11B Second Side wall spacer 12a p-type source In-diffusion layer 12b n-type source / drain diffusion layer 13 resist mask 6b uncharged side wall 14 side wall insulating film 14a first side wall 14b second side wall 15A first side wall spacer 15B second side wall Spacer

Claims

A semiconductor device comprising a p-type MIS transistor formed on a semiconductor substrate,
The p-type MIS transistor is
A first gate insulating film formed on a first active region in the semiconductor substrate;
A first gate electrode formed on the first gate insulating film;
A p-type extension diffusion layer formed in a region laterally below the first gate electrode in the first active region;
A first sidewall spacer formed on a side surface of the first gate electrode,
The semiconductor device according to claim 1, wherein the first sidewall spacer includes a charged sidewall charged with a negative charge, and a first sidewall formed on the charged sidewall.

The semiconductor device according to claim 1, wherein positive charges are electrostatically induced on a surface of the p-type extension diffusion layer.

The semiconductor device according to claim 1, wherein the charging sidewall is made of an Hf-based insulating film having an L-shaped cross section.

2. The semiconductor device according to claim 1, wherein a portion of the first sidewall that is in contact with the charging sidewall is made of a silicon oxide film.

The first sidewall includes an L-shaped first inner sidewall formed on the charging sidewall, and a first outer sidewall formed on the first inner sidewall. And
The first inner sidewall is made of a silicon oxide film,
The semiconductor device according to claim 4, wherein the first outer side wall is made of a silicon nitride film.

The semiconductor device further includes an n-type MIS transistor formed on the semiconductor substrate,
The n-type MIS transistor is
A second gate insulating film formed on a second active region in the semiconductor substrate;
A second gate electrode formed on the second gate insulating film;
An n-type extension diffusion layer formed in a region laterally below the second gate electrode in the second active region;
A second sidewall spacer formed on a side surface of the second gate electrode,
The semiconductor device according to claim 1, wherein the second sidewall spacer has a second sidewall and does not have the charged sidewall.

The second sidewall spacer has an uncharged sidewall formed between the second gate electrode and the second sidewall and not charged with negative charges,
The non-charged sidewall is made of the same material as the charged sidewall having an L-shaped cross section,
The semiconductor device according to claim 6, wherein the second sidewall is made of a silicon nitride film.

A method for manufacturing a semiconductor device comprising a p-type MIS transistor formed on a semiconductor substrate and an n-type MIS transistor formed on the semiconductor substrate,
A first gate insulating film and a first gate electrode are sequentially formed on the first active region in the semiconductor substrate, and a second gate insulating film and a first gate electrode are formed on the second active region in the semiconductor substrate. Step (a) of sequentially forming two gate electrodes;
A p-type extension diffusion layer is formed in a region below the first gate electrode in the first active region, while a region below the second gate electrode in the second active region. Forming an n-type extension diffusion layer in (b),
(C) forming an insulating film covering the first gate electrode after the step (b);
(D) forming a sidewall insulating film on the entire surface of the semiconductor substrate after charging the insulating film with a negative charge to form a charged insulating film charged with the negative charge;
Etching is performed on the sidewall insulating film and the charging insulating film to form a charging sidewall made of the charging insulating film and a sidewall insulating film on the side surface of the first gate electrode. Forming a first sidewall spacer having one sidewall and forming a second sidewall spacer having a second sidewall made of the sidewall insulating film on a side surface of the second gate electrode; And a step (e) of forming a semiconductor device.

The step (d) includes a step of forming the sidewall insulating film made of a silicon oxide film in an oxidizing atmosphere,
9. The charged insulating film according to claim 8, wherein, in the step (d), when the insulating film is exposed to the oxidizing atmosphere, a negative charge is charged in the insulating film to form the charged insulating film. Semiconductor device manufacturing method.

The said process (d) is a process of forming the said insulating film for sidewalls by the atmospheric pressure CVD method under the temperature of 450 degreeC or more and 600 degrees C or less. Semiconductor device manufacturing method.

The said process (d) is a process of forming the said insulating film for sidewalls by the low pressure CVD method under the temperature of 600 degreeC or more and 700 degrees C or less. A method for manufacturing a semiconductor device.

The step (c) includes a step of forming the insulating film covering the second gate electrode,
The step (d) includes a step (d1) of covering a portion of the insulating film covering the second gate electrode with a resist mask, a step (d2) of performing an oxygen plasma treatment after the step (d1), A step (d3) of removing the resist mask after the step (d2), and a step (d4) of forming the sidewall insulating film after the step (d4),
9. The semiconductor device according to claim 8, wherein, in the step (d2), a negative charge is charged on a portion of the insulating film covering the first gate electrode to form the charged insulating film. Manufacturing method.

13. The method of manufacturing a semiconductor device according to claim 12, wherein the sidewall insulating film is made of a silicon nitride film.