JP2010272814A - 回路基板、及びはんだバンプのクラックの修復方法 - Google Patents
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Abstract
【解決手段】 第1基板と、第1基板上に形成された第1電極と、所定の温度で液体となり、Sn(錫)と合金を形成する第1導電性物質と、第1電極上に備えられ、第1導電性物質を内部に備える第1カプセルと、第1カプセルを覆い、Snを含むはんだバンプと、を備え、第2電極を備えた第2基板と、第2電極上に備えられ、はんだバンプに覆われ、所定の温度で破壊される第2カプセルと、第2カプセル内に備えられ、所定の温度で液体となり、Sn(錫)と合金を形成する第2導電性物質と、を備える。
【選択図】図11
Description
また、半導体パッケージと回路基板との間隔はコンテナの高さによって制約される。半導体パッケージ及び回路基板上の電極間にはんだバンプを形成するときに、コンテナの高さよりも低いはんだバンプが形成されることがある。このような場合、はんだバンプの表面張力を利用したセルフアライメント効果が失われてしまうため、半導体パッケージと回路基板が接続できなくなる問題があった。
回路基板1は、例えば、ガラスエポキシ基板、又は絶縁層と配線層とを積み上げて形成されるビルドアップ基板から形成されている。
電極構造50は、電極パッド2、カプセル3、及び接着剤4を備える。図1A及び図1Bに示すように、電極構造50は、回路基板1上に備えられている。
電極パッド2は、回路基板1上に備えられている。電極パッド2は、例えば銅、ニッケルの上に金メッキが形成されている。電極パッド2は、例えば略円形の形状を有する。電極パッド2の直径は、例えば600μmである。電極パッド2の厚みは、例えば30μmから60μmである。
なお、電極パッド2には、窪み8が形成されている。窪み8は、例えば直径40μmから45μm、及び深さ5μmから10μmを有する。窪み8は、カプセル3が電極パッド2上に確実に固定されるために形成される。後述する図5Bに示すように、はんだバンプ12にクラック13が電極パッド2の表面近傍に発生した時に、カプセル3がクラック13によって確実に破壊されるようにするためである。
カプセル3は、導電性物質5及び外殻6を備える。
カプセル3は、電極パッド2の窪み8上に接着剤4を介して形成される。電極パッド2の直径が例えば600μmである場合、カプセル3は、電極パッド2の中心から、例えば0μmから200μmの位置に配置されることが望ましい。カプセル3が電極パッド2の中心から200μmよりも離れた位置に配置されると、後述する図5Bに示すように、カプセル3がクラック13によって破壊された場合、導電性物質5がクラック13からはんだバンプ12の外へ溢れる可能性がある。はんだバンプ12の外へ溢れた導電性物質5によって、隣接する複数の電極パッド2間が短絡する問題が発生する可能性がある。
導電性物質5は、例えば融点が15.7℃から80.0℃であり、且つSn(錫)と合金を形成する物質を含むことが望ましい。導電性物質5は、例えばGa(ガリウム)、Ga−In(インジウム)系合金、又はGa−Sn系合金を用いることができる。導電性物質5は、電子機器の動作温度である例えば室温から80.0℃までの範囲において、液体であることが望ましい。導電性物質5としてGaが用いられる場合、導電性物質5の融点は29.8℃である。
図13は、Ga−In合金の状態図を示す。図13において、縦軸はGa−In合金の温度(℃)を示す。図13において、下部の横軸はInの原子数%(at%)を示す。図13において、上部の横軸はInの重量%(wt%)を示す。図13における実線は、Ga−In合金の液相線を示す。Ga−In合金の横軸が示す組成比において、液相線から上方の温度ではGa−In合金が全て液相で存在することを示す。
図13の点Aに示すように、Gaの融点は、29.8℃である。図13の点Bに示すように、Gaの原子数%及びInの原子数%が83.5:16.5となるGa−In合金の融点は、15.7℃である。図13の点Cに示すように、Gaの原子数%及びInの原子数%が65.5:35.5となるGa−In合金の融点は、80℃である。
導電性物質5としてGa−In系合金が用いられる場合、導電性物質5の融点は15.7℃から80.0℃であることが望ましい。このような導電性物質5の融点を得るためには、図13の液相線における点A−点B―点Cの範囲で示すように、In−Ga合金におけるInの含有比は0原子数%から65原子数%、及びGaの含有比は35原子数%から100原子数%であることが望ましい。
図14は、Ga−Sn合金の状態図を示す。図14において、横軸はGa−Sn合金の温度(℃)を示す。図14において、下部の横軸はSnの原子数%(at%)を示す。図14において、上部の横軸はSnの重量%(wt%)を示す。図14における実線は、Ga−Sn合金の液相線を示す。Ga−Sn合金の横軸が示す組成比において、液相線から上方の温度ではGa−Sn合金が全て液相で存在することを示す。
図14の点Dに示すように、Gaの融点は、29.8℃である。図14の点Eに示すように、Gaの原子数%及びSnの原子数%が95:5となるGa−Sn合金の融点は、20℃である。図14の点Fに示すように、Gaの原子数%及びSnの原子数%が75:25となるGa−Sn合金の融点は、80℃である。
導電性物質5としてGa−Sn系合金が用いられる場合、導電性物質5の融点は20.0℃から80.0℃であることが望ましい。このような導電性物質5の融点を得るためには、図14の液相線における点D−点E―点Fの範囲で示すように、Ga−Sn合金におけるSnの含有比は0原子数%から25原子数%、及びGaの含有比は75原子数%から100原子数%であることが望ましい。
外殻6は、導電性物質5を内包するように形成される。外殻6は、例えば、略円柱形状を有することが望ましい。外殻6の底面における直径は、例えば40μmから45μmである。外殻6の高さは、例えば55μmから60μmである。外殻6は、例えばCu(銅)からなる円筒形状の容器の内壁に、密着層として例えばNi(ニッケル)メッキ、酸化防止層として例えばAu(金)メッキが順次積層形成されている。銅の容器は、例えば1μmから2μmの厚みで形成されている。密着層は、例えば1μmから2μmの厚みで形成されている。酸化防止層は、例えば1μmから2μmの厚みで形成されている。外殻6の内壁のAuメッキ上に、外郭6を形成する金属に対する導電性物質5に含まれるGa(ガリウム)の腐食作用を抑制するために、コーティング層として例えばポリフェニレンエーテル(PPE)又はポリイミド(PI)が形成されている。コーティング層は、例えば1μmから2μmの厚みで形成されている。
接着剤4は、電極パッド2上に形成された窪み8上に形成されている。接着剤4は、電極パッド2上にカプセル3を接合するために形成されている。接着剤4は、例えば2μmから3μmの厚みによって形成されている。
図4A及び図4Bに示すように、カプセル3は、例えば不図示の治具を用いて、窪み8上に形成された接着剤4上に配置される。カプセル3が接着剤4上に形成された後、カプセル3及び電極パッド2の間に介在する接着剤4が硬化し、カプセル3が電極パッド2上に接合される。このように、前述した図2Aから図4Bに示した工程を得て、電極構造50が形成される。
図5Aに示すように、半導体パッケージの電極構造60は、半導体パッケージ10、電極パッド11、はんだバンプ12、及び絶縁被覆層15から構成されている。
半導体パッケージ10は、不図示の半導体素子をパッケージに実装したものである。半導体パッケージ10は、はんだバンプ12を備えることによって、BGA(Ball Grid Array)型の実装構造を有する。
電極パッド11は、半導体パッケージ10上に備えられている。電極パッド11は、半導体パッケージ10に実装された不図示の半導体素子に電圧を印加するために形成されている。電極パッド11は、例えば銅又はニッケルの上に金メッキが形成されている。
はんだバンプ12は、回路基板1上の電極パッド2と、半導体パッケージ10上の電極パッド11との間を電気的に接続する接着部材である。はんだバンプ12は、例えば直径600μmの大きさで形成されている。はんだバンプ12は、例えば、Sn−Pb(鉛)系合金、Sn−Bi(ビスマス)系合金、Sn−In系合金、Sn−Zn(亜鉛)系合金、Sn−Ag(銀)系合金、Sn−Ag−Cu(銅)系合金、又はSn−Cu系合金を含むことが望ましい。はんだバンプ12は、電極パッド2上のカプセル3を内包するように形成されている。
絶縁被覆層15は、半導体パッケージ10上及び電極パッド11の外周上を覆うように形成されている。絶縁被覆層15の厚みは、例えば5μmから20μmである。絶縁被覆層15は、絶縁性及び機械的強度が高く、耐熱性、耐薬品性及び難燃性に優れた材料から形成されることが望ましい。絶縁被覆層15は、例えばポリイミドから形成されている。
先ず、図5Bに示すように、半導体装置71に係るはんだバンプ12にクラック13が発生する経緯を説明する。半導体装置71が搭載された不図示の電子機器が動作する際に、電子機器が低負荷状態から高負荷状態に移行すると、電子機器の動作温度が通常の電子機器の動作温度から、高負荷状態の電子機器の動作温度まで上昇し、電極構造50における回路基板1、及び半導体パッケージの電極構造60における半導体パッケージ10が熱膨張する。回路基板1の熱膨張係数は、例えば16ppmである。半導体パッケージ10の熱膨張係数は、例えば12ppmである。従って、回路基板1は半導体パッケージ10よりも熱膨張係数が大きい。そのため、回路基板1の熱膨張量は大きくなり、半導体パッケージ10の熱膨張量は小さくなる。その結果、回路基板1と半導体パッケージ10との間に介在するはんだバンプ12に応力が発生する。
一方、半径が例えば25μmである略球体の形状を有する導電性物質5の体積は、概ね65500μm3となる。このような導電性物質5を内包するカプセル3が、電極パッド2上に例えば4個配置されると、電極パッド2上の導電性物質5の体積は、概ね262000μm3となる。このような構成にすれば、前述したクラック13の体積と導電性物質5の体積が概ね等しくなる。そのため、導電性物質5によってはんだバンプ12に発生したクラック13を概ね充填することが可能となる。
しかし、導電性物質5の体積がはんだバンプ12におけるクラック13の体積よりも大きくなると、導電性物質5がクラック13からはんだバンプ12の外へ溢れてしまう。はんだバンプ12の外へ溢れた導電性物質5によって、隣接する複数の電極パッド2間が短絡する問題が発生してしまう。そのため、導電性物質5の体積は、クラック13の体積以下であることが望ましい。
図6Bに示すように、半導体パッケージの電極構造60におけるはんだバンプ12は、回路基板1上の電極パッド2と対向するように配置される。この際、回路基板1上の電極パッドを覆うように、不図示のはんだペーストが塗布されることが望ましい。
図6Cに示すように、半導体パッケージの電極構造60は、回路基板1上の電極パッド2上に、不図示のリフロー処理によって、電極パッド11上のはんだバンプ12を加熱して溶融させることによって接続される。この際に、電極パッド2上に形成されたカプセル3は、はんだバンプ12によって内包される。このように、前述した図6Aから図6Cに示した工程を経て、半導体装置70が完成する。
半導体パッケージ10は、図5Aに示す半導体パッケージ10と同様に、半導体素子をパッケージに実装したものである。
半導体パッケージの電極構造61は、電極パッド11、カプセル3、及び接着剤4を備える。図7A及び図7Bに示すように、半導体パッケージの電極構造61は、半導体パッケージ10上に備えられている。
電極パッド11は、図5Aに示す電極パッド11と同様に、半導体パッケージ10上に備えられている。
なお、電極パッド11には、図1A及び図1Bに示す電極パッド2と同様に、窪み8が形成されている。後述する図11Bに示すように、窪み8は、カプセル3が電極パッド11上に確実に固定されるために形成される。後述する図11Bに示すように、はんだバンプ12にクラック13が電極パッド11の表面近傍に発生した時に、カプセル3がクラック13によって確実に破壊されるようにするためである。
カプセル3は、図1A及び図1Bに示す電極構造50と同様に、導電性物質5及び外殻6を備える。図1A及び図1Bに示す電極構造50と同様に、電極パッド11の直径が例えば600μmである場合、カプセル3は、電極パッド11の中心から、例えば0μmから200μmの位置に配置されることが望ましい。
導電性物質5は、図1A及び図1Bに示す電極構造50と同様に、例えば融点が15.7℃から80.0℃であり、且つSn(錫)と合金を形成する物質を含むことが望ましい。
外郭6は、図1A及び図1Bに示す電極構造50と同様に、導電性物質5を内包するように形成される。
接着剤4は、図1A及び図1Bに示す電極構造50と同様に、電極パッド11上に形成された窪み8上に形成されている。接着剤4は、電極パッド11上にカプセル3を接合するために形成されている。
絶縁被覆層15は、図5Aに示す絶縁被覆層15と同様に、半導体パッケージ10上及び電極パッド11の外周上を覆うように形成されている。
図10A及び図10Bに示すように、カプセル3は、例えば不図示の治具を用いて、窪み8上に形成された接着剤4上に配置される。カプセル3が接着剤4上に形成された後、カプセル3及び電極パッド11の間に介在する接着剤4が硬化し、カプセル3が電極パッド11上に接合される。このように、前述した図8Aから図10Bに示した工程を得て、半導体パッケージの電極構造61が形成される。
はんだバンプ12は、回路基板1上の電極パッド2と、半導体パッケージ10上の電極パッド11との間を電気的に接続する接着部材である。はんだバンプ12は、図5Aに示すはんだバンプ12と同様に、例えば直径600μmの大きさで形成されている。はんだバンプ12は、図5Aに示すはんだバンプ12と同様に、例えば、Sn−Pb(鉛)系合金、Sn−Bi(ビスマス)系合金、Sn−In系合金、Sn−Zn(亜鉛)系合金、Sn−Ag(銀)系合金、Sn−Ag−Cu(銅)系合金、又はSn−Cu系合金を含むことが望ましい。はんだバンプ12は、電極パッド2上のカプセル3、及び電極パッド11上のカプセル3を内包するように形成されている。
先ず、図11Bに示すように、半導体装置73に係るはんだバンプ12にクラック13が発生する経緯を説明する。半導体装置73が搭載された不図示の電子機器が動作する際に、電子機器が低負荷状態から高負荷状態に移行すると、図5Bに示す半導体装置71と同様に、電子機器の動作温度が通常の電子機器の動作温度から、高負荷状態の電子機器の動作温度まで上昇し、電極構造50における回路基板1、及び半導体パッケージの電極構造61における半導体パッケージ10が熱膨張する。セラミックパッケージとガラスエポキシ基板を例にとると、回路基板1は半導体パッケージ10よりも熱膨張係数が大きい。そのため、回路基板1の熱膨張量は大きくなり、半導体パッケージ10の熱膨張量は小さくなる。その結果、回路基板1と半導体パッケージ10との間に介在するはんだバンプ12に応力が発生する。
図12Bに示すように、先ず、不図示のメタルマスクを用いて半導体パッケージ10の電極パッド11上に不図示のはんだメッキ印刷される。次いで、例えばリフロー法による加熱工程により、溶融したはんだメッキの表面張力によってはんだメッキが電極パッド11上に凝集することにより、電極パッド11上にはんだバンプ12が形成される。はんだバンプ12は、半導体パッケージ10における電極パッド11上のカプセル3を内包するように形成される。次いで、半導体パッケージ10の電極パッド11上に形成されたはんだバンプ12は、回路基板1上の電極パッド2と対向するように配置される。この際、回路基板1上の電極パッド2を覆うように、不図示のフラックスが塗布されることが望ましい。
図12Cに示すように、半導体パッケージの電極構造61は、回路基板1上の電極パッド2上に、不図示のリフロー処理によって、電極パッド11上のはんだバンプ12を加熱して溶融させることによって接続される。この際に、電極パッド2上に形成されたカプセル3は、はんだバンプ12によって内包される。このように、前述した図12Aから図12Cに示した工程を経て、半導体装置72が完成する。
2 電極パッド
3 カプセル
4 接着剤
5 導電性物質
6 外殻
7 レジスト層
7a 開口
8 窪み
10 半導体パッケージ
11 電極パッド
12 はんだバンプ
13 クラック
14 Ga−Sn系合金
15 絶縁被覆層
50 電極構造
60 半導体パッケージの電極構造
61 半導体パッケージの電極構造
70 半導体装置
71 半導体装置
72 半導体装置
73 半導体装置
Claims (6)
- 第1基板と、
前記第1基板上に形成された第1電極と、
所定の温度で液体となり、Sn(錫)と合金を形成する第1導電性物質と、
前記第1電極上に備えられ、前記第1導電性物質を内部に備える第1カプセルと、
前記第1カプセルを覆い、Snを含むはんだバンプと、
を備えることを特徴とする回路基板。 - 第2電極を備えた第2基板と、
前記第2電極上に備えられ、前記はんだバンプに覆われ、前記所定の温度で破壊される第2カプセルと、
前記第2カプセル内に備えられ、前記所定の温度で液体となり、Sn(錫)と合金を形成する第2導電性物質と、を備えることを特徴とする請求項1に記載の回路基板。 - 前記所定の温度は、電子機器の動作温度であることを特徴とする請求項1又は請求項2に記載の回路基板。
- 前記導電性物質は、Ga(ガリウム)及びIn(インジウム)、又はGa及びSnを含むことを特徴とする請求項1又は請求項2に記載の回路基板。
- Snを含有するはんだバンプ内に所定の温度において液体となりSnと合金を形成する導電性物質を内部に備えたカプセルを配置し、
前記はんだバンプにクラックが発生したとき前記カプセルが破壊され、
前記カプセル内の前記導電性物質が前記カプセルの外に出ることで前記導電性物質が前記クラックを充填する
ことを特徴とするはんだバンプのクラックの修復方法。 - 前記所定の温度は、電子機器の動作温度であることを特徴とする請求項5に記載のはんだバンプのクラックの修復方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009125559A JP5246038B2 (ja) | 2009-05-25 | 2009-05-25 | 回路基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2009125559A JP5246038B2 (ja) | 2009-05-25 | 2009-05-25 | 回路基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010272814A true JP2010272814A (ja) | 2010-12-02 |
JP5246038B2 JP5246038B2 (ja) | 2013-07-24 |
Family
ID=43420575
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2009125559A Expired - Fee Related JP5246038B2 (ja) | 2009-05-25 | 2009-05-25 | 回路基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5246038B2 (ja) |
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---|---|
JP5246038B2 (ja) | 2013-07-24 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120105 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121213 |
|
A131 | Notification of reasons for refusal |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130312 |
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