JP2010258998A - シリアル通信装置 - Google Patents

Abstract

【課題】マスターとスレーブ間で制御信号のシリアル通信を行う際に、システムに応じた最適な通信レートで通信を行うことが可能なシリアル通信装置を提供する。
【解決手段】シリアル通信装置に、制御信号のサンプリングクロックを入力とし、当該サンプリングクロックに位相同期した逓倍クロックを生成する位相同期回路と、外部設定された分周比を用いて前記逓倍クロックを分周して転送クロックを生成する分周回路と、前記制御信号を前記転送クロックを用いてパラレル／シリアル変換して出力するＰ／Ｓ変換器とを設ける。
【選択図】図２

Description

本発明は、シリアル通信装置に関する。

プリンタやコピー機、複合機等の画像形成装置では、複雑なシステム構成上、マスターの制御基板からスレーブのユニットに対して数多くの制御信号や画像データなどが出力されており、そのため機内の配線数が非常に多くなり、配線の取り回しが煩雑となって製造面で非常に苦労をし、またハーネスなどの部品コストも高くなるという問題がある。
そこで、従来では下記特許文献１に開示されているように、ビット数が多く通信レートが速い画像データに対してはシリアライザを用いてパラレル−シリアル変換を行うことでハーネスの削減を図っている。

特開２００３−６１４９号公報

しかしながら、画像形成装置においてマスターとスレーブ間で通信する信号は画像データだけでなく、数多くの制御信号も存在しており、それらの制御信号用のハーネスの削減も求められている。ここで、制御信号用のハーネスを削減するために、画像データと同様のパラレル−シリアル変換を行うと通信レートが速すぎてオーバースペックとなる。

本発明は、上述した事情に鑑みてなされたものであり、マスターとスレーブ間で制御信号のシリアル通信を行う際に、システムに応じた最適な通信レートで通信を行うことが可能なシリアル通信装置を提供することを目的とする。

上記目的を達成するために、本発明に係るシリアル通信装置は、制御信号のサンプリングクロックを入力とし、当該サンプリングクロックに位相同期した逓倍クロックを生成する位相同期回路と、外部設定された分周比を用いて前記逓倍クロックを分周して転送クロックを生成する分周回路と、前記制御信号を前記転送クロックを用いてパラレル／シリアル変換して出力するＰ／Ｓ変換器とを具備することを特徴とする。
また、本発明に係るシリアル通信装置は、前記Ｐ／Ｓ変換器によってシリアル信号に変換された前記制御信号を前記転送クロックを用いてシリアル／パラレル変換するＳ／Ｐ変換器をさらに備えることを特徴とする。

本発明に係るシリアル通信装置によれば、マスターとスレーブ間で制御信号のシリアル通信を行う際に、システムに応じた最適な通信レートで通信を行うことが可能となる。

本発明の一実施形態におけるシリアル通信システムの機能構成を示すブロック図である。 本発明の一実施形態におけるシリアル通信部２の機能構成を示すブロック図である。 本発明の一実施形態におけるシリアル通信部２、３の動作を示すタイミングチャートである。

以下、図面を参照して、本発明の一実施形態について説明する。
本実施形態に係るシリアル通信システムは、図１に示すようにマスターユニットＡとスレーブユニットＢとをシリアル通信線Ｃ１及び転送クロック線Ｃ２で接続したものである。

本シリアル通信システムは、複合機等の画像形成装置において各種の制御信号をマスターユニットＡとスレーブユニットＢとの間で送受信するためのものであり、マスターユニットＡは、画像形成装置の制御ユニット（制御基板）、またスレーブユニットＢは、プリントエンジンやフィニッシャ等、制御ユニットの制御対象ユニットである。図示するように、マスターユニットＡは、制御部１及びシリアル通信部２を含むものであり、スレーブユニットＢは、シリアル通信部３を含むものである。また、シリアル通信部２、３は、本実施形態におけるシリアル通信装置である。

マスターユニットＡにおいて、制御部１は、シリアル通信部２、３を制御するものであり、ＣＰＵ（Central Processing Unit）、当該ＣＰＵが実行する制御プログラムが記憶されたメモリ及び上記ＣＰＵとシリアル通信部２とを通信可能に接続するためのインタフェース回路等から構成されている。なお、制御部１は、シリアル通信部２には直接接続されているものの、シリアル通信部３にはシリアル通信部２を介して間接的に接続されている。

シリアル通信部２は、上述したシリアル通信線Ｃ１及び転送クロック線Ｃ２、つまり２本の信号線によってシリアル通信部３と接続されている。このシリアル通信部２は、上記制御部１による制御の下で、シリアル通信線Ｃ１及び転送クロック線Ｃ２を用いてシリアル通信部３とシリアル通信を行う。また、図示していないが、シリアル通信部２は、複数の線路から構成されたバスライン（パラレル信号伝送線路）を介してマスターユニットＡ内の他の機能回路とパラレルデータの授受を行うように構成されている。シリアル通信部３についても、同様にバスライン（パラレル信号伝送線路）を介してスレーブユニットＢ内の他の機能回路とパラレルデータの授受を行うように構成されている。

マスターユニットＡのシリアル通信部２がスレーブユニットＢのシリアル通信部３に送信するシリアル信号は、マスターユニットＡがスレーブユニットＢを制御するための複数の制御信号（つまりパラレル信号）をシリアル信号化したものであり、マスターユニットＡがスレーブユニットＢを制御する上で必要な信号である。

図２は、シリアル通信部２、３の詳細なブロック構成図である。この図２に示すように、シリアル通信部２は、ＰＬＬ回路（位相同期回路）２ａ、分周回路２ｂ、Ｐ／Ｓ（パラレル／シリアル）変換器２ｃ及び出力バッファ２ｄを備えている。一方、シリアル通信部３は、Ｓ／Ｐ（シリアル／パラレル）変換器３ａを備えている。

シリアル通信部２において、ＰＬＬ回路２ａは、制御信号のサンプリングクロックを入力とし、当該サンプリングクロックに位相同期した逓倍クロックを生成して分周回路２ｂに出力するものであり、位相比較器２１、ＬＰＦ（ローパスフィルタ）２２、ＶＣＯ（電圧制御型発振器）２３及び分周器２４から構成されている。なお、上記のサンプリングクロックは制御部１から供給されるものである。

位相比較器２１は、サンプリングクロックと分周器２４の出力クロックとの位相差に応じた電圧信号をＬＰＦ２２に出力する。ＬＰＦ２２は、発振防止用のループフィルタとしての役割を担うローパスフィルタであり、位相比較器２１から入力される電圧信号から所定の周波数成分を除去してＶＣＯ２３に出力する。ＶＣＯ２３は、ＬＰＦ２２から入力される電圧信号の電圧レベルに応じた周波数を有するクロック信号（逓倍クロック）を生成して分周器２４及び分周回路２ｂに出力する。分周器２４は、ＶＣＯ２３から入力されるクロック信号を１／Ｎ分周して位相比較器２１に出力する。
このような構成のＰＬＬ回路２ａによって、サンプリングクロックに位相同期した逓倍クロックが生成され、この逓倍クロックは分周回路２ｂに出力される。

分周回路２ｂは、例えばプログラマブル・ディバイダであり、外部設定された分周比（外部分周設定値）を用いて、上記のＰＬＬ回路２ａから入力される逓倍クロックを分周して転送クロックを生成し、この転送クロックをＰ／Ｓ変換器２ｃに出力すると共に、転送クロック線Ｃ２を介してシリアル通信部３のＳ／Ｐ変換器３ａに出力（送信）する。
なお、分周比の外部設定の手法としては、スイッチを用いた手動設定によって分周比を設定可能としても良いし、或いは制御部１から設定信号を分周回路２ｂに出力することで任意に分周比を設定可能としても良い。

Ｐ／Ｓ変換器２ｃは、バスラインを介して入力される上記複数の制御信号（パラレル信号）を、上記の分周回路２ｂから入力される転送クロックに同期したタイミングでラッチし、当該転送クロックに同期した所定ビット長のシリアル信号を生成して出力バッファ回路２ｄに出力する。出力バッファ回路２ｄは、このようなシリアル信号をバッファリングしてシリアル通信線Ｃ１を介してシリアル通信部３のＳ／Ｐ変換器３ａに出力（送信）する。

シリアル通信部３のＳ／Ｐ変換器３ａは、シリアル通信線Ｃ１を介してシリアル通信部２から順次受信されるシリアル信号を、転送クロック線Ｃ２を介して受信される転送クロックを用いてパラレル信号（つまり複数の制御信号）に順次変換して出力する。

次に、上記のように構成されたシリアル通信システムの動作例について詳しく説明する。
例えば、シリアル通信部２においてシリアル信号に変換すべき制御信号の最大信号数を２０本と仮定し、その制御信号のサンプリング周期（サンプリングクロックの周期）を２．５（ｍｓ）とすると、シリアル変換すべきビット数は２０ビット、サンプリング周波数（サンプリングクロックの周波数）は４００（Ｈｚ）となるので、制御信号のシリアル通信に必要な通信レートは、４００×２０＝８（ｋＨｚ）となる。

上記のように２０ビットのＰ／Ｓ変換を行う場合にはＰＬＬ回路２ａの逓倍数を２０倍とすることで、ＰＬＬ回路２ａから出力される逓倍クロックの周波数はサンプリングクロックの２０倍、つまり８（ｋＨｚ）となる。ここで、分周回路２ｂの分周比の設定を１／１とすることで、Ｐ／Ｓ変換器２ｃで使用する転送クロックを８（ｋＨｚ）とすることができ、必要な通信レートでＰ／Ｓ変換を行うことが可能となる。

また、例えば、シリアル通信部２においてシリアル信号に変換すべき制御信号の最大信号数を１０本程度とする場合には、制御信号のシリアル通信に必要な通信レートは４００×１０＝４（ｋＨｚ）となり、この場合には分周回路２ｂの分周比の設定を１／２とすることで、Ｐ／Ｓ変換器２ｃで使用する転送クロックを４（ｋＨｚ）とすることができ、必要な通信レートでＰ／Ｓ変換を行うことが可能となる。

図３（ａ）は、シリアル通信部２におけるサンプリングクロックと、転送クロックと、パラレルデータ（Ｐ／Ｓ変換前の制御信号）と、シリアルデータ（Ｐ／Ｓ変換後の制御信号）との時間的な対応関係を示すタイミングチャートである。また、図３（ｂ）は、シリアル通信部３におけるサンプリングクロックと、転送クロックと、シリアルデータ（シリアル通信部２から受信される制御信号）と、パラレルデータ（受信したシリアルデータをＳ／Ｐ変換して得られる制御信号）との時間的な対応関係を示すタイミングチャートである。

図３（ａ）に示すように、シリアル通信部２においてＰＬＬ回路２ａは、サンプリングクロックに位相同期した逓倍クロックを生成し、分周回路２ｂは、逓倍クロックを分周して転送クロックを生成し、Ｐ／Ｓ変換器２ｃは、入力される８ビットのパラレルデータ（制御信号）をシリアルデータに変換し、そのシリアルデータを転送クロックに同期して出力する。

一方、図３（ｂ）に示すように、シリアル通信部３においてＳ／Ｐ変換器３ａは、転送クロック線Ｃ２を介して受信される転送クロックに同期してシリアルデータ（シリアル通信部２から受信される制御信号）を入力し、当該入力したシリアルデータをＰ／Ｓ変換器２ｃとは逆の規則でシリアル／パラレル変換し、このＳ／Ｐ変換により得られたパラレルデータを出力する。

以上のように、本実施形態によれば、マスターとスレーブ間で制御信号のシリアル通信を行う際に、システムに応じた最適な通信レートで通信を行うことが可能となる。
なお、分周回路２ｂの分周比の設定においては、例えば上述したように、制御信号の本数が１〜１０本であれば分周比を１／２とし、１１〜２０であれば分周比を１／１と設定しても良いし、または、制御信号の本数毎に細かく分周比を設定するような構成としても良い。
このように細かく分周比を設定する場合は、ＰＬＬ回路２ａへの入力クロックの周波数をサンプリングクロックの１０倍程度とし、分周回路２ｂの分周比設定をより細かくする方法がある。分周回路２ｂの設定は予め設定しておいた分周比を外部端子で行っても良い。

また、本実施形態では、本発明のシリアル通信装置を複合機などの画像形成装置に適用した場合を例示して説明したが、本発明は画像形成装置に限定されず、各種の電子機器における制御信号のシリアル伝送に適用することができる。

Ａ…マスターユニット、Ｂ…スレーブユニット、Ｃ１…シリアル通信線、Ｃ２…転送クロック線、１…制御部、２、３…シリアル通信部（シリアル通信装置）、２ａ…ＰＬＬ回路（位相同期回路）、２ｂ…分周回路、２ｃ…Ｐ／Ｓ変換器、２ｄ…出力バッファ、３ａ…Ｓ／Ｐ変換器

Claims (2)

1. 制御信号のサンプリングクロックを入力とし、当該サンプリングクロックに位相同期した逓倍クロックを生成する位相同期回路と、
   外部設定された分周比を用いて前記逓倍クロックを分周して転送クロックを生成する分周回路と、
   前記制御信号を前記転送クロックを用いてパラレル／シリアル変換して出力するＰ／Ｓ変換器と、
   を具備することを特徴とするシリアル通信装置。
2. 前記Ｐ／Ｓ変換器によってシリアル信号に変換された前記制御信号を前記転送クロックを用いてシリアル／パラレル変換するＳ／Ｐ変換器をさらに備えることを特徴とする請求項１記載のシリアル通信装置。

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