JP2010258336A - Method of manufacturing metal thin film, and method of manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、リフトオフ法を用いて金属薄膜パターンを形成するための金属薄膜の製造方法および、これを用いた半導体装置の製造方法に関する。 The present invention relates to a method of manufacturing a metal thin film for forming a metal thin film pattern using a lift-off method, and a method of manufacturing a semiconductor device using the same.
１）通常のプラズマエッチングプロセスではパターン形成が困難であるＡｕなどの金属薄膜のパターンを形成する場合、２）プラズマエッチングプロセスでは基板にダメージが入る場合、あるいは、３）ウェットエッチングプロセスでは基板や下地の薄膜がエッチングされてしまう場合、一般に、リフトオフ法の適用が考えられる。 1) When a pattern of a metal thin film such as Au, which is difficult to form by a normal plasma etching process, is formed. 2) When a substrate is damaged by a plasma etching process. In general, the lift-off method can be applied when the thin film is etched.
リフトオフ法では、基板や下地の薄膜上にレジストパターンを形成して、その上にＡｕなどの金属薄膜を付着させ、その後、有機溶剤を用いてレジストを溶解することにより、レジストの上に付着している金属薄膜を剥離し、その結果、Ａｕなどの金属薄膜パターンを形成することができる。このようなパターン形成方法では、金属薄膜の下のレジストを溶解させる必要があることから、レジストに有機溶剤を接触させる技術が必要である。 In the lift-off method, a resist pattern is formed on a substrate or an underlying thin film, a metal thin film such as Au is deposited thereon, and then the resist is dissolved using an organic solvent to adhere to the resist. As a result, a metal thin film pattern such as Au can be formed. In such a pattern forming method, since it is necessary to dissolve the resist under the metal thin film, a technique for bringing an organic solvent into contact with the resist is required.
例えば、特許文献１または２では、有機溶剤を用いてレジストを溶解させる前に、レジストや金属薄膜に温度変化を加え、レジストと金属薄膜の熱膨張率の違いに起因した応力を発生させ、これによりレジスト上の金属薄膜に亀裂を生じさせて、有機溶剤がレジスト中に入り込み易くしている。 For example, in Patent Document 1 or 2, a temperature change is applied to a resist or a metal thin film before the resist is dissolved using an organic solvent to generate a stress due to a difference in thermal expansion coefficient between the resist and the metal thin film. As a result, the metal thin film on the resist is cracked to make it easy for the organic solvent to enter the resist.
一方、リフトオフ法を用いて金属薄膜パターンを形成した場合、図８に示すようなバリ１１が生ずることがある。これは、レジスト４の側面などに付着していた金属薄膜５がリフトオフでは剥離されずに、パターン端部に残ってしまう現象である。金属薄膜パターンの端部にバリが残ると、電気絶縁を要する箇所が短絡する不良や、外力によって破断したバリの破片が周囲の処理装置に付着して、次の試料にキズをつける不良などが起こる可能性が高くなる。 On the other hand, when the metal thin film pattern is formed by using the lift-off method, a burr 11 as shown in FIG. 8 may occur. This is a phenomenon in which the metal thin film 5 adhering to the side surface of the resist 4 is not peeled off by lift-off and remains at the end of the pattern. If burrs remain on the edge of the metal thin film pattern, there may be defects such as short-circuits where electrical insulation is required, or burrs broken by external force attached to the surrounding processing equipment and scratching the next sample. More likely to happen.
こうしたバリ対策として、例えば、特許文献３では、レジストの断面形状をオーバーハング形状にすることにより、レジスト上の金属薄膜と、基板や下地の上に位置する金属薄膜とが連続して形成されないようにして、バリの発生を抑制している。 As a countermeasure against such burrs, for example, in Patent Document 3, by making the cross-sectional shape of the resist an overhang shape, the metal thin film on the resist and the metal thin film located on the substrate or the base are not continuously formed. Thus, the generation of burrs is suppressed.
しかしながら、特許文献１または２のように、レジストに温度変化を加えて金属薄膜に小さな亀裂を発生させる方法では、亀裂が金属薄膜パターンとレジストとの境目に発生するとは限らず、バリが残る可能性は高い。 However, as described in Patent Document 1 or 2, in the method of generating a small crack in the metal thin film by changing the temperature of the resist, the crack does not always occur at the boundary between the metal thin film pattern and the resist, and burrs may remain. The nature is high.
また、スパッタ法や真空蒸着法などを用いて金属薄膜を形成する場合、金属粒子の速度成分は、基板に対して垂直な方向だけでなく、それ以外の斜め方向の成分を有している。そのため、特許文献３のようにレジストの断面形状をオーバーハング形状にしただけでは、斜め入射の金属粒子がレジストの側壁に付着する場合がある。例えば、金属薄膜パターンの幅が広く、オーバーハング形状のレジストパターンが孤立する場合、斜め入射の金属粒子がレジスト側面に付着するため、バリ抑制対策としては十分ではない。 Moreover, when forming a metal thin film using a sputtering method, a vacuum evaporation method, etc., the velocity component of a metal particle has not only the direction perpendicular | vertical with respect to a board | substrate but the component of the diagonal direction other than that. Therefore, if the cross-sectional shape of the resist is simply overhanged as in Patent Document 3, obliquely incident metal particles may adhere to the side wall of the resist. For example, when the width of the metal thin film pattern is wide and the overhang-shaped resist pattern is isolated, obliquely incident metal particles adhere to the side surface of the resist, which is not sufficient as a burr suppression measure.
本発明の目的は、金属薄膜パターンの端部におけるバリ発生を抑制できる金属薄膜の製造方法および半導体装置の製造方法を提供することである。 An object of the present invention is to provide a method of manufacturing a metal thin film and a method of manufacturing a semiconductor device that can suppress the occurrence of burrs at the end of the metal thin film pattern.
上記目的を達成するために、本発明は、所定パターンの金属薄膜を形成するための方法であって、
下地の上に、前記パターンのエッジに対応する位置近傍に壁面を有する段差パターンを形成する工程と、
段差パターンを含む下地全体にレジストを塗布する工程と、
塗布したレジストに対して、前記パターンの反転パターンとなるようにパターニングを施す工程と、
レジストおよび段差パターンを含む下地全体に金属薄膜を形成する工程と、
溶剤を塗布して、レジストおよび該レジスト上に位置する金属薄膜を除去する工程とを含むことを特徴とする。
To achieve the above object, the present invention provides a method for forming a metal thin film having a predetermined pattern,
Forming a step pattern having a wall surface in the vicinity of the position corresponding to the edge of the pattern on the base;
Applying a resist to the entire substrate including the step pattern;
A step of patterning the applied resist so as to be an inverted pattern of the pattern,
Forming a metal thin film on the entire base including the resist and the step pattern;
And applying a solvent to remove the resist and the metal thin film located on the resist.
本発明によれば、段差パターンの壁面とレジストのエッジとの間に急峻な隙間が存在するようになるため、この状態で金属薄膜を形成した場合、隙間は、金属薄膜の成膜が困難な、いわゆるカバレッジの悪い部分となる。その結果、隙間には金属薄膜が殆ど存在しなくなるため、リフトオフの際、溶剤がこの隙間を通ってレジスト中に入り込み易くなるとともに、バリの発生を抑制できる。 According to the present invention, there is a steep gap between the wall surface of the step pattern and the edge of the resist. Therefore, when the metal thin film is formed in this state, it is difficult to form the metal thin film. It becomes a bad part of so-called coverage. As a result, almost no metal thin film exists in the gap, so that at the time of lift-off, the solvent can easily enter the resist through the gap and the generation of burrs can be suppressed.
実施の形態１．
図１は、金属薄膜パターンを形成する工程の一例を示す平面図である。図２は、図１中の点線に沿った部分断面図である。ここでは、図１（ｅ）に示すように、金属薄膜パターン８が矩形状となるようにパターニングを行う場合を例示するが、本発明は任意のパターン形状に適用可能である。
Embodiment 1 FIG.
FIG. 1 is a plan view showing an example of a process for forming a metal thin film pattern. FIG. 2 is a partial cross-sectional view taken along the dotted line in FIG. Here, as shown in FIG. 1E, a case where patterning is performed so that the metal thin film pattern 8 is rectangular is illustrated, but the present invention can be applied to any pattern shape.
まず、図１（ａ）と図２（ａ）に示すように、基板１の上に金属電極２を形成する。ここで、基板１は、例えば、Ｓｉなどの半導体基板であり、金属電極２は、例えば、Ａｌ合金やＴｉ合金などの金属材料で形成される。基板１には、公知の半導体素子製造技術を用いて、トランジスタなどの半導体素子が予め形成されており、続いて、以下に説明する金属薄膜の製造方法を用いて基板１に金属配線を形成することによって、各種半導体装置の製造が可能である。 First, as shown in FIGS. 1A and 2A, a metal electrode 2 is formed on a substrate 1. Here, the substrate 1 is a semiconductor substrate such as Si, and the metal electrode 2 is formed of a metal material such as an Al alloy or a Ti alloy. A semiconductor element such as a transistor is previously formed on the substrate 1 using a known semiconductor element manufacturing technique, and subsequently, metal wiring is formed on the substrate 1 using a metal thin film manufacturing method described below. As a result, various semiconductor devices can be manufactured.
次に、図１（ｂ）と図２（ｂ）に示すように、図１（ｅ）の金属薄膜パターン８のエッジに対応する位置近傍に壁面を有する段差パターン３を形成する。ここでは、一例として、断面が台形状で、下底の幅が約３μｍ、高さが約２μｍである段差パターン３を形成している。ここで、下地となる金属電極２が、真空蒸着法で成膜されたアルミ膜やＣＶＤ法で形成されたタングステン膜のように表面粗さが大きい膜の場合は、金属電極２の凹凸面の最も高い位置から更に２μｍ程度加算した高さを持つ段差パターン３を形成することが好ましい。 Next, as shown in FIGS. 1B and 2B, a step pattern 3 having a wall surface in the vicinity of the position corresponding to the edge of the metal thin film pattern 8 in FIG. 1E is formed. Here, as an example, the step pattern 3 having a trapezoidal cross section, a bottom width of about 3 μm, and a height of about 2 μm is formed. Here, when the metal electrode 2 as a base is a film having a large surface roughness such as an aluminum film formed by a vacuum deposition method or a tungsten film formed by a CVD method, the uneven surface of the metal electrode 2 is formed. It is preferable to form the step pattern 3 having a height obtained by adding about 2 μm from the highest position.
段差パターン３は、電気特性の安定化のため、金属薄膜パターン８と同程度の導電性を有する膜であることが好ましいが、絶縁膜でも構わない。段差パターン３を形成する方法としては、金属薄膜もしくは絶縁膜を、上記所定の高さが得られる厚みで全面成膜した後、通常のフォトリソグラフィー技術を用いてレジストのパターニングを行う。その後、ドライエッチングもしくはウエットエッチングにより段差パターン３の形状に形成する。 The step pattern 3 is preferably a film having the same degree of conductivity as the metal thin film pattern 8 in order to stabilize electrical characteristics, but may be an insulating film. As a method of forming the step pattern 3, a metal thin film or an insulating film is formed on the entire surface with a thickness that can obtain the predetermined height, and then a resist is patterned using a normal photolithography technique. Thereafter, the step pattern 3 is formed by dry etching or wet etching.
次に、段差パターン３を含む下地全体にレジストを塗布する。続いて、フォトリソグラフィー技術を用いて、塗布したレジストに対して図１（ｅ）の金属薄膜パターン８の反転パターンとなるようにパターニングを施す。これにより図１（ｃ）と図２（ｃ）で示すように、金属薄膜パターン８の形成領域以外の領域全てがレジスト４によって被覆される。このレジスト４は、次に成膜する金属薄膜５に対するマスクとなる。レジスト４の厚さは、好ましくは約３μｍである。 Next, a resist is applied to the entire base including the step pattern 3. Subsequently, patterning is performed on the applied resist so as to be an inverted pattern of the metal thin film pattern 8 in FIG. Thereby, as shown in FIG. 1C and FIG. 2C, the entire region other than the formation region of the metal thin film pattern 8 is covered with the resist 4. This resist 4 serves as a mask for the metal thin film 5 to be formed next. The thickness of the resist 4 is preferably about 3 μm.
次に、図１（ｄ）と図２（ｄ）に示すように、レジスト４および段差パターン３を含む下地全体に、スパッタ法または真空蒸着法を用いてＡｕやＭｏなどの金属薄膜５を成膜する。このとき段差パターン３の壁面とレジスト４のエッジは接近しており、両者間には急峻で深い隙間が存在するようになる。そのため、金属薄膜５を成膜する際、基板１に対して垂直以外の方向から入射する金属粒子に対して、レジスト４の側壁は段差パターン３の影になり、段差パターン３の側壁もレジスト４の影になり、その結果、レジスト４の側壁および段差パターン３の側壁に金属薄膜５が付着しにくくなる。 Next, as shown in FIGS. 1D and 2D, a metal thin film 5 such as Au or Mo is formed on the entire base including the resist 4 and the step pattern 3 by using a sputtering method or a vacuum deposition method. Film. At this time, the wall surface of the step pattern 3 and the edge of the resist 4 are close to each other, and a steep and deep gap exists between them. Therefore, when the metal thin film 5 is formed, the side wall of the resist 4 becomes a shadow of the step pattern 3 with respect to metal particles incident from a direction other than the direction perpendicular to the substrate 1, and the side wall of the step pattern 3 is also resist 4 As a result, the metal thin film 5 is less likely to adhere to the side walls of the resist 4 and the step pattern 3.
図３は、段差パターン３とレジスト４の間の隙間６における金属薄膜５の成膜状態を示す断面図である。この隙間６は、金属薄膜５のカバレッジが悪くなり、レジスト４の側壁に金属薄膜５が成膜されない部分、即ち、不連続部分が発生する。 FIG. 3 is a cross-sectional view showing a film formation state of the metal thin film 5 in the gap 6 between the step pattern 3 and the resist 4. The gap 6 has poor coverage of the metal thin film 5, and a portion where the metal thin film 5 is not formed on the side wall of the resist 4, that is, a discontinuous portion is generated.
図４は、バリ発生率と隙間６の幅との関係を示すグラフである。このグラフは、実験的に得られたものである。隙間６の幅が下地表面において１０μｍよりも大きい場合、段差パターン３およびレジスト４は、相対する側壁への金属粒子付着に対して防護壁として機能しなくなり、金属薄膜５に対するカバレッジ悪化の効果が発揮できない。一方、隙間６の幅が１μｍより小さい場合、段差パターン３の上部および側壁に成膜された金属薄膜５と、レジスト４上部および側壁に成膜された金属薄膜５とが互いに繋がってしまい、リフトオフ後のバリ発生率が増加してしまう。従って、隙間６の幅は、下地表面において１〜１０μｍであることが好ましい。 FIG. 4 is a graph showing the relationship between the burr occurrence rate and the width of the gap 6. This graph was obtained experimentally. When the width of the gap 6 is larger than 10 μm on the base surface, the step pattern 3 and the resist 4 do not function as a protective wall against the adhesion of metal particles to the opposite side walls, and the coverage deterioration effect on the metal thin film 5 is exhibited. Can not. On the other hand, when the width of the gap 6 is smaller than 1 μm, the metal thin film 5 formed on the upper part and the side wall of the step pattern 3 and the metal thin film 5 formed on the upper part and the side wall of the resist 4 are connected to each other. Later burr generation rate will increase. Therefore, the width of the gap 6 is preferably 1 to 10 μm on the base surface.
次に、図１（ｅ）と図２（ｅ）に示すように、ノズル９から基板１に向けてレジスト４を溶解する溶剤、例えば、有機溶剤を塗布する。レジスト４は、有機溶剤によって溶解するとともに、レジスト４の上部に付着した金属薄膜５も基板１から剥離する。このとき、レジスト４に金属薄膜５が成膜されていない箇所、即ち、レジスト４と段差パターン３との間に位置する隙間６を通って有機溶剤がレジスト４中に入り込むことができ、有機溶剤とレジスト４との接触が容易になる。 Next, as shown in FIG. 1E and FIG. 2E, a solvent that dissolves the resist 4 from the nozzle 9 toward the substrate 1, for example, an organic solvent is applied. The resist 4 is dissolved by the organic solvent, and the metal thin film 5 attached to the upper portion of the resist 4 is also peeled off from the substrate 1. At this time, the organic solvent can enter the resist 4 through a portion where the metal thin film 5 is not formed on the resist 4, that is, through the gap 6 located between the resist 4 and the step pattern 3. And the resist 4 are easily contacted.
このように段差パターン３によってレジスト４との間に急峻な隙間を形成することにより、段差パターン３とレジスト４との間に成膜される金属薄膜５のカバレッジを悪化させることが可能になり、金属薄膜５に、亀裂などの不連続部分を発生させることができる。そのため、有機溶剤を用いたリフトオフの際、有機溶剤が亀裂から容易にレジスト４に染み込むことが可能となり、バリ発生が抑制された金属薄膜パターン８を形成することが可能になる。 By forming a steep gap between the step pattern 3 and the resist 4 in this way, it becomes possible to deteriorate the coverage of the metal thin film 5 formed between the step pattern 3 and the resist 4, Discontinuous portions such as cracks can be generated in the metal thin film 5. Therefore, at the time of lift-off using an organic solvent, the organic solvent can easily penetrate into the resist 4 from cracks, and the metal thin film pattern 8 in which the generation of burrs is suppressed can be formed.
なお、本実施形態では、基板１上に形成された金属電極２を下地として金属薄膜パターン８を形成する場合を例示したが、本発明は、基板１上に直接に金属薄膜のパターニングを行う場合、あるいは基板１上に複数の各種層を形成したものを下地として金属薄膜のパターニングを行う場合にも適用可能である。 In the present embodiment, the case where the metal thin film pattern 8 is formed using the metal electrode 2 formed on the substrate 1 as a base is exemplified. However, in the present invention, the metal thin film pattern is directly patterned on the substrate 1. Alternatively, the present invention can be applied to the case where the metal thin film is patterned using a substrate on which a plurality of various layers are formed as a base.
実施の形態２．
図５は、金属薄膜パターンを形成する工程の他の例を示す平面図である。図６は、図５中の点線に沿った部分断面図である。ここでは、図５（ｅ）に示すように、金属薄膜パターン８が矩形状となるようにパターニングを行う場合を例示するが、本発明は任意のパターン形状に適用可能である。
Embodiment 2. FIG.
FIG. 5 is a plan view showing another example of the process of forming the metal thin film pattern. 6 is a partial cross-sectional view taken along the dotted line in FIG. Here, as shown in FIG. 5E, a case where patterning is performed so that the metal thin film pattern 8 has a rectangular shape is illustrated, but the present invention can be applied to any pattern shape.
まず、図５（ａ）と図６（ａ）に示すように、基板１の上に金属電極２を形成する。ここで、基板１は、例えば、Ｓｉなどの半導体基板であり、金属電極２は、例えば、Ａｌ合金やＴｉ合金などの金属材料で形成される。基板１には、公知の半導体素子製造技術を用いて、トランジスタなどの半導体素子が予め形成されており、続いて、以下に説明する金属薄膜の製造方法を用いて基板１に金属配線を形成することによって、各種半導体装置の製造が可能である。 First, as shown in FIGS. 5A and 6A, a metal electrode 2 is formed on a substrate 1. Here, the substrate 1 is a semiconductor substrate such as Si, and the metal electrode 2 is formed of a metal material such as an Al alloy or a Ti alloy. A semiconductor element such as a transistor is previously formed on the substrate 1 using a known semiconductor element manufacturing technique, and subsequently, metal wiring is formed on the substrate 1 using a metal thin film manufacturing method described below. As a result, various semiconductor devices can be manufactured.
次に、図５（ｂ）と図６（ｂ）に示すように、図１（ｅ）の金属薄膜パターン８のエッジに対応する位置近傍に壁面を有する段差パターン３を形成する。ここでは、一例として、断面が台形状で、下底の幅が約３μｍ、高さが約２μｍである段差パターン３を形成している。ここで、下地となる金属電極２が、真空蒸着法で成膜されたアルミ膜やＣＶＤ法で形成されたタングステン膜のように表面粗さが大きい膜の場合は、金属電極２の凹凸面の最も高い位置から更に２μｍ程度加算した高さを持つ段差パターン３を形成することが好ましい。 Next, as shown in FIGS. 5B and 6B, a step pattern 3 having a wall surface in the vicinity of the position corresponding to the edge of the metal thin film pattern 8 in FIG. 1E is formed. Here, as an example, the step pattern 3 having a trapezoidal cross section, a bottom width of about 3 μm, and a height of about 2 μm is formed. Here, when the metal electrode 2 as a base is a film having a large surface roughness such as an aluminum film formed by a vacuum evaporation method or a tungsten film formed by a CVD method, the uneven surface of the metal electrode 2 is formed. It is preferable to form the step pattern 3 having a height obtained by adding about 2 μm from the highest position.
本実施形態では、段差パターン３は絶縁性膜であって、段差パターン３の形成と同時に段差パターン３と同質の絶縁膜１０を形成している。絶縁膜１０は、金属配線間の絶縁や電極間の絶縁など、半導体素子の機能に必要な膜であり、ＳｉＮ、ＳｉＯ２、ポリイミドなどで形成される。こうした絶縁膜は、例えば、半導体素子の電気特性の安定性や信頼性を向上させることを目的として、半導体素子の外周部に形成する場合が多い。 In the present embodiment, the step pattern 3 is an insulating film, and the insulating film 10 having the same quality as the step pattern 3 is formed simultaneously with the formation of the step pattern 3. Insulating film 10, such as insulation between the insulation and the electrodes between the metal wiring, a film necessary for the function of the semiconductor device, SiN, SiO 2, is formed like polyimide. Such an insulating film is often formed on the outer periphery of a semiconductor element, for example, for the purpose of improving the stability and reliability of the electrical characteristics of the semiconductor element.
段差パターン３および絶縁膜１０を形成する方法としては、絶縁材料を全面成膜した後、通常のフォトリソグラフィー技術を用いてレジストのパターニングを行う。その後、ドライエッチングもしくはウエットエッチングにより、段差パターン３および絶縁膜１０の形状に形成する。 As a method of forming the step pattern 3 and the insulating film 10, an insulating material is formed on the entire surface, and then a resist is patterned using a normal photolithography technique. Thereafter, the step pattern 3 and the insulating film 10 are formed by dry etching or wet etching.
次に、段差パターン３および絶縁膜１０を含む下地全体にレジストを塗布する。続いて、フォトリソグラフィー技術を用いて、塗布したレジストに対して図５（ｅ）の金属薄膜パターン８の反転パターンとなるようにパターニングを施す。これにより図５（ｃ）と図６（ｃ）で示すように、金属薄膜パターン８の形成領域以外の領域全てがレジスト４によって被覆される。このレジスト４は、次に成膜する金属薄膜５に対するマスクとなる。レジスト４の厚さは、好ましくは約３μｍである。 Next, a resist is applied to the entire base including the step pattern 3 and the insulating film 10. Subsequently, patterning is performed on the applied resist so as to be an inverted pattern of the metal thin film pattern 8 of FIG. As a result, as shown in FIGS. 5C and 6C, the entire region other than the formation region of the metal thin film pattern 8 is covered with the resist 4. This resist 4 serves as a mask for the metal thin film 5 to be formed next. The thickness of the resist 4 is preferably about 3 μm.
次に、図５（ｄ）と図６（ｄ）に示すように、レジスト４、段差パターン３および絶縁膜１０を含む下地全体に、スパッタ法または真空蒸着法を用いてＡｕやＭｏなどの金属薄膜５を成膜する。このとき段差パターン３の壁面とレジスト４のエッジは接近しており、両者間には急峻で深い隙間が存在するようになる。そのため、金属薄膜５を成膜する際、基板１に対して垂直以外の方向から入射する金属粒子に対して、レジスト４の側壁は段差パターン３の影になり、段差パターン３の側壁もレジスト４の影になり、その結果、レジスト４の側壁および段差パターン３の側壁に金属薄膜５が付着しにくくなる。 Next, as shown in FIGS. 5D and 6D, a metal such as Au or Mo is formed on the entire base including the resist 4, the step pattern 3 and the insulating film 10 by using a sputtering method or a vacuum deposition method. A thin film 5 is formed. At this time, the wall surface of the step pattern 3 and the edge of the resist 4 are close to each other, and a steep and deep gap exists between them. Therefore, when the metal thin film 5 is formed, the side wall of the resist 4 becomes a shadow of the step pattern 3 with respect to metal particles incident from a direction other than the direction perpendicular to the substrate 1, and the side wall of the step pattern 3 is also resist 4 As a result, the metal thin film 5 is less likely to adhere to the side walls of the resist 4 and the step pattern 3.
隙間の幅は、実施の形態１と同様な理由により、下地表面において１〜１０μｍであることが好ましい。 The width of the gap is preferably 1 to 10 μm on the base surface for the same reason as in the first embodiment.
次に、図５（ｅ）と図６（ｅ）に示すように、ノズル９から基板１に向けてレジスト４を溶解する溶剤、例えば、有機溶剤を塗布する。レジスト４は、有機溶剤によって溶解するとともに、レジスト４の上部に付着した金属薄膜５も基板１から剥離する。このとき、レジスト４に金属薄膜５が成膜されていない箇所、即ち、レジスト４と段差パターン３との間に位置する隙間を通って有機溶剤がレジスト４中に入り込むことができ、有機溶剤とレジスト４との接触が容易になる。 Next, as shown in FIGS. 5E and 6E, a solvent for dissolving the resist 4 from the nozzle 9 toward the substrate 1, for example, an organic solvent is applied. The resist 4 is dissolved by the organic solvent, and the metal thin film 5 attached to the upper portion of the resist 4 is also peeled off from the substrate 1. At this time, the organic solvent can enter the resist 4 through a portion where the metal thin film 5 is not formed on the resist 4, that is, through a gap located between the resist 4 and the step pattern 3. Contact with the resist 4 is facilitated.
このように本実施形態では、段差パターン３の形成と絶縁膜１０の形成を同一工程で行うことによって、工程数の増加を抑制できるため、半導体素子を低コストで製造できる。 As described above, in the present embodiment, by forming the step pattern 3 and the insulating film 10 in the same process, an increase in the number of processes can be suppressed, so that a semiconductor element can be manufactured at low cost.
実施の形態３．
図７は、段差パターン３の他の形状を示す断面図である。段差パターン３は、実施の形態１，２における台形とは異なって、逆台形の断面形状、即ち、下地側にある下底より上底が長い逆テーパーの断面形状であることが好ましい。さらに、実施の形態２のように、段差パターン３と同質の絶縁膜１０を同時に形成する場合、絶縁膜１０についても段差パターン３と同様に逆テーパーの断面形状であることが好ましい。
Embodiment 3 FIG.
FIG. 7 is a cross-sectional view showing another shape of the step pattern 3. Unlike the trapezoid in the first and second embodiments, the step pattern 3 preferably has an inverted trapezoidal cross-sectional shape, that is, a reverse tapered cross-sectional shape having a longer upper base than a lower base on the base side. Further, when the insulating film 10 having the same quality as that of the step pattern 3 is simultaneously formed as in the second embodiment, the insulating film 10 preferably has a reverse-tapered cross-sectional shape like the step pattern 3.
こうした断面形状の場合、レジスト４と段差パターン３との間に位置する隙間の断面形状は、下地側の幅が大きいテーパー状になる。そのため、隙間に対する金属薄膜５のカバレッジがより悪化するようになり、隙間における金属薄膜５の付着がより妨げられる。その結果、リフトオフの際、有機溶剤がより容易に染み込むようになり、有機溶剤の使用量を低減できる。しかも、隙間における金属薄膜５の付着量が減少するため、バリの発生量をより低減できる。 In the case of such a cross-sectional shape, the cross-sectional shape of the gap located between the resist 4 and the step pattern 3 is a tapered shape having a large width on the base side. Therefore, the coverage of the metal thin film 5 with respect to the gap is further deteriorated, and the adhesion of the metal thin film 5 in the gap is further prevented. As a result, the organic solvent penetrates more easily at the time of lift-off, and the amount of the organic solvent used can be reduced. Moreover, since the amount of the metal thin film 5 attached to the gap is reduced, the amount of burrs generated can be further reduced.
１ 基板、 ２ 金属電極、 ３ 段差パターン、 ４ レジスト、 ５ 金属薄膜、
６ 隙間、 ８ 金属薄膜パターン、 ９ ノズル、 １０ 絶縁膜、 １１ バリ。
1 substrate, 2 metal electrode, 3 step pattern, 4 resist, 5 metal thin film,
6 gap, 8 metal thin film pattern, 9 nozzle, 10 insulating film, 11 burr.
Claims (6)
下地の上に、前記パターンのエッジに対応する位置近傍に壁面を有する段差パターンを形成する工程と、
段差パターンを含む下地全体にレジストを塗布する工程と、
塗布したレジストに対して、前記パターンの反転パターンとなるようにパターニングを施す工程と、
レジストおよび段差パターンを含む下地全体に金属薄膜を形成する工程と、
溶剤を塗布して、レジストおよび該レジスト上に位置する金属薄膜を除去する工程とを含むことを特徴とする金属薄膜の製造方法。 A method for forming a metal thin film having a predetermined pattern,
Forming a step pattern having a wall surface in the vicinity of the position corresponding to the edge of the pattern on the base;
Applying a resist to the entire substrate including the step pattern;
A step of patterning the applied resist so as to be a reverse pattern of the pattern;
Forming a metal thin film on the entire substrate including the resist and the step pattern;
And a step of applying a solvent to remove the resist and the metal thin film located on the resist.
段差パターン形成工程において、段差パターンとともに、半導体素子に必要な絶縁膜を形成することを特徴とする請求項１記載の金属薄膜の製造方法。 The step pattern is an insulating film,
2. The method for producing a metal thin film according to claim 1, wherein an insulating film necessary for the semiconductor element is formed together with the step pattern in the step pattern forming step.
請求項１〜５のいずれかに記載の金属薄膜の製造方法を用いて、半導体基板に金属配線を形成する工程とを含むことを特徴とする半導体装置の製造方法。 Forming a semiconductor element on a semiconductor substrate;
A method for manufacturing a semiconductor device, comprising: forming a metal wiring on a semiconductor substrate using the method for manufacturing a metal thin film according to claim 1.
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|---|---|---|---|---|
| JP2015119014A (en) * | 2013-12-18 | 2015-06-25 | 日亜化学工業株式会社 | Semiconductor light-emitting element and method for forming electrode of the same |
| CN106449374A (en) * | 2016-12-12 | 2017-02-22 | 东莞市广信知识产权服务有限公司 | Method for removing organic contamination during process of preparing GaAs-pHEMT device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03145134A (en) * | 1989-10-30 | 1991-06-20 | Sharp Corp | Formation of pattern of conductive layer |
| JPH0529139U (en) * | 1991-09-27 | 1993-04-16 | 三菱電機株式会社 | Lift off mask |
| JPH065717A (en) * | 1992-06-19 | 1994-01-14 | Toshiba Corp | Formation of ohmic-connection metal layer on electrode |
| JPH06267942A (en) * | 1993-03-11 | 1994-09-22 | Mitsubishi Electric Corp | Manufacture of semiconductor integrated circuit device |
| JPH08181140A (en) * | 1994-12-27 | 1996-07-12 | Nec Corp | Semiconductor integrated circuit device and manufacture thereof |
-
2009
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03145134A (en) * | 1989-10-30 | 1991-06-20 | Sharp Corp | Formation of pattern of conductive layer |
| JPH0529139U (en) * | 1991-09-27 | 1993-04-16 | 三菱電機株式会社 | Lift off mask |
| JPH065717A (en) * | 1992-06-19 | 1994-01-14 | Toshiba Corp | Formation of ohmic-connection metal layer on electrode |
| JPH06267942A (en) * | 1993-03-11 | 1994-09-22 | Mitsubishi Electric Corp | Manufacture of semiconductor integrated circuit device |
| JPH08181140A (en) * | 1994-12-27 | 1996-07-12 | Nec Corp | Semiconductor integrated circuit device and manufacture thereof |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015119014A (en) * | 2013-12-18 | 2015-06-25 | 日亜化学工業株式会社 | Semiconductor light-emitting element and method for forming electrode of the same |
| CN106449374A (en) * | 2016-12-12 | 2017-02-22 | 东莞市广信知识产权服务有限公司 | Method for removing organic contamination during process of preparing GaAs-pHEMT device |
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