JP2010258200A - Semiconductor device and method of manufacturing the same - Google Patents

Semiconductor device and method of manufacturing the same Download PDF

Info

Publication number
JP2010258200A
JP2010258200A JP2009106160A JP2009106160A JP2010258200A JP 2010258200 A JP2010258200 A JP 2010258200A JP 2009106160 A JP2009106160 A JP 2009106160A JP 2009106160 A JP2009106160 A JP 2009106160A JP 2010258200 A JP2010258200 A JP 2010258200A
Authority
JP
Japan
Prior art keywords
semiconductor device
lead
package
semiconductor element
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2009106160A
Other languages
Japanese (ja)
Inventor
Tatsumi Kumegawa
竜巳 粂川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Priority to JP2009106160A priority Critical patent/JP2010258200A/en
Publication of JP2010258200A publication Critical patent/JP2010258200A/en
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/37124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
    • H01L2224/4009—Loop shape
    • H01L2224/40095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H01L2224/83205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/842—Applying energy for connecting
    • H01L2224/84201—Compression bonding
    • H01L2224/84205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

<P>PROBLEM TO BE SOLVED: To provide a low cost and high production efficiency resin-sealed type semiconductor device for power, and to provide a method of manufacturing the same. <P>SOLUTION: The semiconductor device includes a semiconductor element 1, at least two leads 2 connected with the semiconductor element 1, and a resin package 9 covering the semiconductor element 1, wherein a portion of the lead 2 is exposed from the resin package. A first surface of the lead is connected with the semiconductor element and a second surface opposed to the first surface is exposed on a main surface of the package. The lead includes an extension part extending outward from at least one surface adjacent to the main surface of the package. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体装置およびその製造方法にかかり、特にパワー用半導体装置に関するものである。   The present invention relates to a semiconductor device and a manufacturing method thereof, and particularly relates to a power semiconductor device.

従来、パワー用半導体装置としては、上面、底面、ならびに上面と底面の両方に直交する複数の平坦側面をもつモールドパッケージ１０９の内部に金属フレームが埋め込まれ、このモールドパッケージの側面及び底面に、複数の端子１０１，１０２が導出されたものが提案されている(特許文献１)。   Conventionally, as a power semiconductor device, a metal frame is embedded inside a mold package 109 having a top surface, a bottom surface, and a plurality of flat side surfaces orthogonal to both the top surface and the bottom surface. Have been proposed in which the terminals 101 and 102 are derived (Patent Document 1).

この特許文献１に記載された半導体装置では、図８に構造図を示すように、リードフレーム上に、搭載されて、モールド樹脂成型された多数の半導体装置を個片に分割する際、モールド樹脂より露出するリードフレームの金属バリ量を低減する為に、半導体チップの裏面側（パッケージの底面側）の向きにあるリードの厚みをあらかじめ薄くすることで解決している。   In the semiconductor device described in Patent Document 1, as shown in a structural diagram in FIG. 8, when a large number of semiconductor devices mounted on a lead frame and molded with a mold resin are divided into individual pieces, the mold resin In order to reduce the amount of metal burrs in the exposed lead frame, the problem is solved by previously reducing the thickness of the lead in the direction of the back surface side (the bottom surface side of the package) of the semiconductor chip.

米国特許６４８，３１８０公報 Ｆｉｇ.１、Ｆｉｇ．３US Pat. No. 648,3180, FIG. 1, FIG. 3

しかしながら、前記特許文献１に示す構成では、以下の課題を有していた。
半導体装置の個片化の為に、ダイシングブレードを用いて、モールド成型されたエポキシ樹脂と金属からなるリードフレームを同時に切断していた。この時、金属からなるリードフレームの切断面の金属バリ量は確かに低減されたが、逆にヒゲ状のエポキシ樹脂からなるバリがしばしば発生し外観形状不良となって、生産上の課題を有していた。 However, the configuration shown in Patent Document 1 has the following problems.
In order to divide the semiconductor device into pieces, a lead frame made of a molded epoxy resin and metal was simultaneously cut using a dicing blade. At this time, the amount of metal burrs on the cut surface of the lead frame made of metal was certainly reduced, but conversely, burrs made of beard-like epoxy resin were frequently generated, resulting in poor appearance and a problem in production. Was.

又、プリント基板への実装は、パッケージ底面の中央の端子（１０１）とパッケージの周囲に位置する長方形状の端子（１０２）を接点として、実装時にはんだを介して半導体装置を固着される。
その際、はんだを介してプリント基板に固着されている検査手法としては、通常、Ｘ線検査をしているが、このＸ線検査装置は、非常に高価な設備である為、設備コストが高価となって検査コストが高騰するという課題を有していた。 For mounting on a printed board, the semiconductor device is fixed by soldering at the time of mounting using the central terminal (101) on the bottom of the package and the rectangular terminal (102) positioned around the package as a contact.
At that time, X-ray inspection is usually performed as an inspection method fixed to the printed circuit board via solder. However, since this X-ray inspection apparatus is a very expensive equipment, the equipment cost is high. As a result, there was a problem that the inspection cost increased.

そこで本発明は、前記従来の課題を解決するもので、プリント基板などの配線基板上への実装に際し、目視で実装状態を検査することができ、安価で生産効率の高いパワー用樹脂封止型半導体装置を提供することを目的とする。   Accordingly, the present invention solves the above-described conventional problems, and can be visually inspected for mounting on a wiring board such as a printed board, and is inexpensive and highly productive resin-sealed mold for power. An object is to provide a semiconductor device.

本発明の半導体装置は、リード（アウターリード）がモールド樹脂の底面および側面から露出している。
また望ましくは、側面から露出した領域のアウターリードの厚みは、モールド成型されたエポキシ樹脂内部の前記モール度樹脂側面近傍におけるリードの厚みに対して薄くなっている。
又、チップの表面電極と対をなすリードとの接続は、アルミニウムを主とする矩形のリボン状からなり、おのおの超音波を用いて接続されている事を特徴とする。
である。 In the semiconductor device of the present invention, the leads (outer leads) are exposed from the bottom and side surfaces of the mold resin.
Desirably, the thickness of the outer lead in the region exposed from the side surface is thinner than the thickness of the lead in the vicinity of the side surface of the mold degree resin inside the molded epoxy resin.
Further, the connection between the lead that forms a pair with the surface electrode of the chip is made of a rectangular ribbon mainly composed of aluminum, and is connected using ultrasonic waves.
It is.

すなわち本発明の半導体装置は、半導体素子と、前記半導体素子に接続された少なくとも２つのリードと、前記半導体素子を覆う樹脂パッケージとを具備し、前記リードの一部が前記樹脂パッケージから露出された半導体装置であって、前記リードは第１の面を前記半導体素子に接続される一方で前記第１の面に相対向する第２の面が前記パッケージの主面上に露呈せしめられており、前記リードは前記パッケージの主面に隣接する少なくともひとつの面から外方に伸張する伸長部を具備したことを特徴とする。
この構成によれば、アウターリードが、樹脂パッケージの底面だけでなく側端からも露出しているため、プリント基板への実装に際し、プリント基板への固着状況を目視で検査することができる。従来は、Ｘ線検査設備を必要としており、検査コストがアップするという問題があったが、上記構成によればこの問題を解決することができる。 That is, the semiconductor device of the present invention includes a semiconductor element, at least two leads connected to the semiconductor element, and a resin package covering the semiconductor element, and a part of the lead is exposed from the resin package. In the semiconductor device, the lead has a first surface connected to the semiconductor element, and a second surface opposite to the first surface is exposed on the main surface of the package, The lead includes an extending portion extending outward from at least one surface adjacent to the main surface of the package.
According to this configuration, since the outer leads are exposed not only from the bottom surface but also from the side edges of the resin package, it is possible to visually inspect the state of fixation to the printed circuit board when mounted on the printed circuit board. Conventionally, X-ray inspection equipment has been required, and there has been a problem that inspection costs are increased. However, according to the above configuration, this problem can be solved.

また本発明は、上記半導体装置において、前記リードが、前記樹脂パッケージ内で、厚み方向にくぼみを有するものを含む。
この構成により、リードの樹脂パッケージからの抜けを防止することができる。また、切断部分でリードフレームの肉厚を薄くすることもでき、半導体装置の個片化に際し、リードフレームの切断面の金属バリ量は確かに低減され、かつ、樹脂パッケージを切断する必要がないため、ヒゲ状の樹脂バリの発生もなく、外観が良好で生産性の高い半導体装置を提供することが可能となる。 The present invention includes the above semiconductor device, wherein the lead has a recess in the thickness direction in the resin package.
With this configuration, the lead can be prevented from coming off from the resin package. In addition, the thickness of the lead frame can be reduced at the cut portion, and when the semiconductor device is divided into pieces, the amount of metal burrs on the cut surface of the lead frame is certainly reduced, and it is not necessary to cut the resin package. Therefore, it is possible to provide a semiconductor device with good appearance and high productivity without generation of a beard-like resin burr.

また本発明は、上記半導体装置において、前記リードは、前記樹脂パッケージ内で、前記第１の面と第２の面上で異なる領域にくぼみを有するものを含む。
この構成により、強度の低下を招くことなく、リードの樹脂パッケージからの抜けをより効率よく防止することができる。 According to the present invention, in the semiconductor device, the lead has a recess in a different region on the first surface and the second surface in the resin package.
With this configuration, it is possible to more efficiently prevent the lead from coming off from the resin package without causing a decrease in strength.

また本発明は、上記半導体装置において、前記リードの前記伸長部は前記パッケージの前記主面に隣接する２つの面から外方に突出しているものを含む。
この構成により、アウターリードが樹脂パッケージの側端から２方に露出しているため、プリント基板への実装に際し、プリント基板への固着状況を２方から効率よく目視で検査することができる。 Further, the present invention includes the semiconductor device, wherein the extended portion of the lead protrudes outward from two surfaces adjacent to the main surface of the package.
With this configuration, since the outer leads are exposed in two directions from the side edge of the resin package, the state of fixation to the printed circuit board can be efficiently visually inspected from the two directions when mounted on the printed circuit board.

また本発明は、上記半導体装置において、前記リードの前記伸長部は前記パッケージの前記主面に隣接する３つの面から外方に突出しているものを含む。
この構成により、アウターリードが樹脂パッケージの側端から３方に露出しているため、プリント基板への実装に際し、プリント基板への固着状況を３方からさらに効率よく目視で検査することができる。 Further, the present invention includes the semiconductor device, wherein the extended portion of the lead protrudes outward from three surfaces adjacent to the main surface of the package.
With this configuration, since the outer leads are exposed in three directions from the side end of the resin package, the state of fixation to the printed circuit board can be more efficiently visually inspected from the three directions when mounted on the printed circuit board.

また本発明は、上記半導体装置において、前記リードのうちの１つの前記第１の面に前記半導体素子の第１の端子が接続するように前記半導体素子が搭載されており、前記リードの他の１つの前記第１の面と、前記半導体素子の第２の端子とが接続導体を介して電気的に接続されたものを含む。   According to the present invention, in the semiconductor device, the semiconductor element is mounted so that a first terminal of the semiconductor element is connected to the first surface of one of the leads. One of the first surfaces and the second terminal of the semiconductor element are electrically connected via a connection conductor.

また本発明は、上記半導体装置において、前記接続導体はリボン状の導体であり、前記リードおよび前記半導体素子の前記第２の端子と超音波接続されたものを含む。
この構成により、パワー用半導体装置にも有効である。 According to the present invention, in the semiconductor device, the connection conductor is a ribbon-shaped conductor and is ultrasonically connected to the lead and the second terminal of the semiconductor element.
This configuration is also effective for power semiconductor devices.

また本発明は、上記半導体装置において、前記接続導体はワイヤ状導体であるものを含む。   According to the present invention, in the above semiconductor device, the connection conductor is a wire conductor.

また本発明は、上記半導体装置において、前記リードおよび前記半導体素子の前記第２の端子は超音波接続されたものを含む。
この構成により、より効率よく実装を行うことが可能となる。 In the semiconductor device, the lead and the second terminal of the semiconductor element may be ultrasonically connected.
With this configuration, mounting can be performed more efficiently.

また本発明は、上記半導体装置において、前記リードおよび前記半導体素子の前記第２の端子ははんだを介して電気的に接続されたものを含む。   Further, the present invention includes the semiconductor device, wherein the lead and the second terminal of the semiconductor element are electrically connected via solder.

また本発明は、１ユニットに第１および第２のリードを有し、各ユニットが連続形成されたリードフレームを用意する工程と、前記リードフレームの第２のリードに半導体素子を搭載する工程と、樹脂モールドを行う工程と、個別の半導体装置に分割する工程とを具備し、前記半導体素子と、前記半導体素子に接続された少なくとも２つのリードと、前記半導体素子を覆う樹脂パッケージとを具備し、前記リードの一部が前記樹脂パッケージから露出され、前記リードが、第１の面を前記半導体素子に接続される一方で前記第１の面に相対向する第２の面を前記パッケージの主面上に露呈せしめられており、前記リードは前記パッケージの主面に隣接する少なくともひとつの面から外方に伸張する伸長部を具備したことを特徴とする。
この構成により、切断部分でリードフレームの肉厚が薄くなっているため、半導体装置の個片化に際し、リードフレームの切断面の金属バリ量は確かに低減され、かつ、樹脂パッケージを切断する必要がないため、ヒゲ状の樹脂バリの発生もなく、外観が良好で生産性の高い半導体装置を提供することが可能となる。又、アウターリードが樹脂パッケージの側端から露出しているため、プリント基板への実装に際し、プリント基板への固着状況を目視で検査することができる。 The present invention also includes a step of preparing a lead frame having first and second leads in one unit and each unit being continuously formed, and a step of mounting a semiconductor element on the second lead of the lead frame. A step of resin molding and a step of dividing into individual semiconductor devices, the semiconductor element, at least two leads connected to the semiconductor element, and a resin package covering the semiconductor element. A part of the lead is exposed from the resin package, and the lead is connected to the semiconductor element at the first surface, and the second surface opposite to the first surface is connected to the main surface of the package. The lead is exposed on a surface, and the lead includes an extending portion extending outwardly from at least one surface adjacent to the main surface of the package.
With this configuration, the thickness of the lead frame is reduced at the cut part, so the amount of metal burrs on the cut surface of the lead frame is certainly reduced and the resin package needs to be cut when the semiconductor device is singulated. Therefore, it is possible to provide a semiconductor device with good appearance and high productivity without generation of a beard-like resin burr. Further, since the outer leads are exposed from the side edges of the resin package, the state of fixation to the printed circuit board can be visually inspected when mounted on the printed circuit board.

また本発明は、上記半導体装置の製造方法において、前記樹脂モールドを行う工程が、複数の半導体素子に対して一括モールドする工程であり、前記分割する工程は、第１のダイシングソーで樹脂パッケージのみを分離する第１の分割工程と、前記第１のダイシングソーよりも幅狭の第２のダイシングソーでリードフレームを分割する第２の分割工程とを含むものを含む。
この構成により、より効率よくダイシングを行うことが可能となる。 According to the present invention, in the method for manufacturing a semiconductor device, the step of performing the resin molding is a step of collectively molding a plurality of semiconductor elements, and the step of dividing includes only a resin package using a first dicing saw. Including a first dividing step of separating the lead frame and a second dividing step of dividing the lead frame with a second dicing saw narrower than the first dicing saw.
With this configuration, dicing can be performed more efficiently.

また本発明は、上記半導体装置の製造方法において、前記樹脂モールドを行う工程は、各半導体素子に対して個別にモールドする工程であり、前記分割する工程は、リードフレームを分割する工程であるものを含む。
この構成により、ダイシング工程において、リードフレームのみを分断すればよいため、効率よいダイシングが可能となる。 According to the present invention, in the semiconductor device manufacturing method, the resin molding step is a step of individually molding each semiconductor element, and the division step is a step of dividing the lead frame. including.
With this configuration, since only the lead frame has to be divided in the dicing step, efficient dicing can be performed.

また本発明は、上記半導体装置の製造方法において、前記リードフレームを用意する工程が、条材をパンチングすることで凹凸を形成する工程を含む。
この構成により、ダイシング用のパンチを調整するだけで、効率よいダイシングが可能となる。 According to the present invention, in the semiconductor device manufacturing method, the step of preparing the lead frame includes a step of forming irregularities by punching a strip.
This configuration enables efficient dicing only by adjusting the dicing punch.

以上説明してきたように、本発明の構成によれば、下記効果を得ることができる。
個片分割は、リードフレームのみを切断し、樹脂成型されたエポキシ樹脂などの樹脂パッケージは切断しないため樹脂バリの発生がなく、樹脂の長さ寸法であるパッケージの長さ寸法も均一化をはかることができるので外観品質が向上する。 As described above, according to the configuration of the present invention, the following effects can be obtained.
Dividing into individual pieces cuts only the lead frame and does not cut resin packages such as resin-molded epoxy resin, so there is no generation of resin burrs, and the length of the package, which is the length of the resin, is also made uniform. Can improve the appearance quality.

又、ダイシングブレードのライフサイクルが長くなり生産効率が良くなる。またダイシングブレードの使用量も減るのでいずれもコスト削減に寄与出来る。   In addition, the life cycle of the dicing blade is lengthened and the production efficiency is improved. Also, since the amount of dicing blade used is reduced, both can contribute to cost reduction.

又、プリント基板との実装において、モールド樹脂から露出したアウターリードとパッケージ底面とは同一面上であるから、モールド樹脂から露出したアウターリードには、実装時に使用するはんだのフィレットが形成される。
従って、はんだ付けの状態は、高価なＸ線外観検査装置ではなく、安価な光学的外観検査装置で前記フィレット形状を観測出来るので、結果として設備費用が安価となり原価上有効である。 In mounting with a printed circuit board, the outer lead exposed from the mold resin and the bottom surface of the package are on the same surface, and therefore, a solder fillet used for mounting is formed on the outer lead exposed from the mold resin.
Therefore, since the fillet shape can be observed with an inexpensive optical appearance inspection apparatus instead of an expensive X-ray appearance inspection apparatus, the equipment cost is reduced and the cost is effective.

又、チップの表面電極と対をなすリードとの接続は、リボン形状の接続導体を使用することで、ボンディングワイヤ以上の広い断面積を確保できる。従ってこの領域部のオン抵抗が下がるなどの他、ジュール熱の低減をはかることができる結果、前記接続導体が溶断されて断線するなどの不良を回避出来る。またこの構成は、チップの相対向する２つの主面にアノードおよびカソード電極を設けて形成された縦型のパワー半導体装置に大きな効果がある   Further, the connection between the chip surface electrode and the paired lead can be ensured by using a ribbon-shaped connection conductor so as to have a wider cross-sectional area than the bonding wire. Accordingly, the on-resistance of the region can be reduced and the Joule heat can be reduced. As a result, it is possible to avoid defects such as the connection conductor being melted and disconnected. In addition, this configuration has a significant effect on a vertical power semiconductor device formed by providing an anode and a cathode electrode on two opposite main surfaces of a chip.

又、チップの表面電極と対をなすリードとの接続は、アルミニウムを主とする矩形のリボン状からなり、おのおの超音波を用いて接着されている。その為に、２４０℃程度の環境変化にも問題は発生しない。又、Ｐｂ（鉛）を主成分としたはんだも使用する事なく接続できるので、製品環境面でも効果をはかることができる。   Further, the connection between the chip surface electrode and the pair of leads is made of a rectangular ribbon mainly made of aluminum, and is bonded using ultrasonic waves. For this reason, no problem occurs even in an environmental change of about 240 ° C. Moreover, since it can connect without using the solder which has Pb (lead) as a main component, an effect can be achieved also in terms of product environment.

本発明の実施の形態１における樹脂封止型パワー半導体装置の構造図Structure diagram of a resin-encapsulated power semiconductor device according to the first embodiment of the present invention 本発明の実施の形態１の裏面側（プリント基板搭載側）から見た全体図Overall view seen from the back side (printed circuit board mounting side) of Embodiment 1 of the present invention 本発明の実施の形態１における樹脂封止型パワー半導体装置の製造フロー図Manufacturing flow diagram of resin-encapsulated power semiconductor device in Embodiment 1 of the present invention 本発明の実施の形態２の半導体装置の裏面側（プリント基板搭載側）から見た全体図Whole view seen from the back side (printed circuit board mounting side) of the semiconductor device of Embodiment 2 of the present invention 本発明の実施の形態３の半導体装置の裏面側（プリント基板搭載側）から見た全体図Overall view seen from the back side (printed circuit board mounting side) of the semiconductor device according to the third embodiment of the present invention 本発明の実施の形態４の半導体装置の断面説明図Sectional explanatory drawing of the semiconductor device of Embodiment 4 of this invention 本発明の実施の形態４の半導体装置の変形例を示す断面説明図Sectional explanatory drawing which shows the modification of the semiconductor device of Embodiment 4 of this invention. 従来の半導体装置の構造図Structure of conventional semiconductor device

以下本発明の実施の形態について、図面を参照しながら説明する。
図１は、本発明の実施の形態１における樹脂封止型パワー半導体装置の断面構造を示す説明図、図２はプリント基板上への実装面側からみたこの半導体装置の斜視図である。図３（ａ）乃至（ｆ）はこの半導体装置の製造工程図である。 Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is an explanatory view showing a cross-sectional structure of a resin-encapsulated power semiconductor device according to the first embodiment of the present invention, and FIG. 2 is a perspective view of the semiconductor device as viewed from the mounting surface side on a printed board. 3A to 3F are manufacturing process diagrams of this semiconductor device.

この樹脂封止型パワー半導体装置は、半導体素子としてのパワー半導体チップ１と、この半導体チップ１に接続された２つのリード２（２ａ、２ｂ）と、半導体チップ１を覆うエポキシ樹脂からなる樹脂パッケージ９とを具備し、リード２の一部が樹脂パッケージ９から露出された半導体装置であって、これらリード２は第１の面２Ｒを前記半導体素子に接続される一方で前記第１の面２Ｒに相対向する第２の面２Ｓが前記パッケージの主面上に露呈せしめられており、リード２は樹脂パッケージ９の主面に隣接する少なくともひとつの面すなわち側面から外方に伸張する伸長部を具備したことを特徴とする。そしてこのリード２が、樹脂パッケージ９内で、厚み方向にくぼみＲを有する。またこのリード２は、樹脂パッケージ９内で、第１の面と第２の面上で異なる領域にくぼみＲを有している。   This resin-encapsulated power semiconductor device includes a power semiconductor chip 1 as a semiconductor element, two leads 2 (2a, 2b) connected to the semiconductor chip 1, and a resin package made of epoxy resin covering the semiconductor chip 1. 9 and a part of the lead 2 is exposed from the resin package 9, and the lead 2 connects the first surface 2R to the semiconductor element while the first surface 2R. A second surface 2S facing each other is exposed on the main surface of the package, and the lead 2 has at least one surface adjacent to the main surface of the resin package 9, that is, an extended portion extending outward from the side surface. It is characterized by having. The lead 2 has a recess R in the thickness direction in the resin package 9. Further, the lead 2 has a recess R in the resin package 9 in different regions on the first surface and the second surface.

図１において、１はパワーダイオードからなる縦型のパワー半導体チップ、２はチップ裏面電極（図示なし）をダイボンドされた金属リード、３は、縦型のパワー半導体チップを搭載するためのダイパット、４は樹脂内部に位置する前記金属リードの側面、５はアウターリードの表面、６はアウターリードの断面、７は前記パワーダイオードからなるパワー半導体チップの表面電極ともう一方の対をなすリボン形状からなるアルミニウムを主成分とした接続導体である。８は、アルミニウムを主とするリボン状の接続導体を超音波接合された接合面である。９は、樹脂モールドによって形成されたエポキシ樹脂からなる樹脂パッケージである。   In FIG. 1, 1 is a vertical power semiconductor chip made of a power diode, 2 is a metal lead die-bonded to a chip back surface electrode (not shown), 3 is a die pad for mounting the vertical power semiconductor chip, 4 Is the side surface of the metal lead located inside the resin, 5 is the surface of the outer lead, 6 is the cross section of the outer lead, and 7 is a ribbon that forms the other pair with the surface electrode of the power semiconductor chip comprising the power diode. It is a connection conductor mainly composed of aluminum. Reference numeral 8 denotes a bonding surface obtained by ultrasonically bonding a ribbon-shaped connection conductor mainly composed of aluminum. 9 is a resin package made of an epoxy resin formed by a resin mold.

かかる構成によれば、プリント基板への実装後、つまり半導体チップの動作時の発熱は、ダイパット下部のリードの厚みを厚くすることができ、放熱板としての熱抵抗が低減され放熱特性が良好となるので、縦型のパワーダイオードなどのパワー半導体装置に最適である。   According to such a configuration, the heat generated after mounting on the printed circuit board, that is, during the operation of the semiconductor chip, can increase the thickness of the lead under the die pad, reduce the thermal resistance as a heat sink, and improve the heat dissipation characteristics. Therefore, it is optimal for a power semiconductor device such as a vertical power diode.

又、リードが樹脂パッケージの底面だけでなく側方にも導出されているため、アウターリードとプリント基板のランド間はフィレット（はんだの吸いあがり）が得られ、これを観察する事でプリント基板への実装検査が可能となる。この検査は目視検査あるいは光学的検査で可能である為、安価な検査装置が可能であり、検査コストとして有用である。   In addition, since the leads are led out to the side as well as the bottom of the resin package, a fillet (solder wicking) is obtained between the outer leads and the printed circuit board lands, and this is observed to the printed circuit board. Can be inspected. Since this inspection can be performed by visual inspection or optical inspection, an inexpensive inspection device is possible, which is useful as inspection cost.

又、リードフレームを分割して個別のパワー半導体装置としている。かかる構成によれば分割する領域のリード（アウターリード）の厚みはダイパット直下よりも薄い構成である。これによりリードフレームの金属バリの発生を抑制できる。   The lead frame is divided into individual power semiconductor devices. According to such a configuration, the thickness of the lead (outer lead) in the region to be divided is thinner than that immediately below the die pad. Thereby, generation | occurrence | production of the metal burr | flash of a lead frame can be suppressed.

又、前記樹脂内部でリード表面が肉薄部分を構成し、段差を構成するようにしたことにより、リードフレーム分割時やプリント基板搭載時の熱の応力等の引っ張りを抑制あるいは阻止、緩和を行うことが出来る。これにより機械的強度は向上される。   In addition, the lead surface constitutes a thin part inside the resin to form a step, thereby suppressing, preventing, or mitigating the pulling of heat stress etc. when dividing the lead frame or mounting the printed circuit board. I can do it. Thereby, mechanical strength is improved.

又、エポキシ樹脂の長さ（パッケージの長さ方向の寸法）の寸法精度は、トランスファーモールドの金型寸法により決まる。よって、特許文献１に示した従来例のようなダイシングブレードの厚みのばらつきに比べて非常に影響は小さい。   In addition, the dimensional accuracy of the epoxy resin length (dimension in the package length direction) is determined by the mold size of the transfer mold. Therefore, the influence is very small compared to the variation in the thickness of the dicing blade as in the conventional example shown in Patent Document 1.

又、半導体チップの表面電極と、対をなすリードとの接続は、スプールに巻かれたアルミニウムを主とするリボン状導体を用いて表面電極と対のリードとをそれぞれ別々のタイミングで超音波法を用いて接続後引張って切断した構造である。よって、細いワイヤに比べて段面積が広く、又薄くできるので、背が低く、且つ大電流印加も可能なパワー半導体装置を実現することができる。尚、鉛（Ｐｂ）を含んだ高温はんだでないため、環境面でもすぐれた構成である。   In addition, the connection between the surface electrode of the semiconductor chip and the pair of leads is performed by an ultrasonic method using a ribbon-shaped conductor mainly made of aluminum wound on a spool, and the surface electrode and the pair of leads at different timings. It is the structure which pulled and cut after connecting using. Therefore, since the step area is larger and thinner than that of a thin wire, a power semiconductor device that is short and can apply a large current can be realized. In addition, since it is not a high-temperature solder containing lead (Pb), the configuration is excellent in terms of environment.

図３は、本発明の実施の形態１の製造フローを示す図である。以下順に説明する。
図３（a）は、あらかじめ用意されたリードフレームの断面図である。
チップを搭載する領域部の厚みが厚くなるように、リードフレーム１００のチップ搭載面側の表面は、外装部すなわちアウターリードとなる領域とエポキシ樹脂からなる樹脂パッケージ９内側近傍をエッチングまたはパンチング法（プレス法）により薄くする。
一方、チップ搭載面の逆方向、即ちプリント基板実装面側の面は、対を成す向かい合うリード間の向きに前記と同様エッチングまたはパンチング法（プレス法）により形成する。 FIG. 3 is a diagram showing a manufacturing flow of the first embodiment of the present invention. This will be described in order below.
FIG. 3A is a cross-sectional view of a lead frame prepared in advance.
The surface of the lead frame 100 on the chip mounting surface side of the lead frame 100 is etched or punched in the outer portion, that is, the outer lead region and the vicinity of the inside of the resin package 9 made of epoxy resin so that the thickness of the chip mounting region portion is increased. Thinning by pressing method).
On the other hand, the reverse direction of the chip mounting surface, that is, the surface on the printed circuit board mounting surface side is formed by etching or punching (pressing) in the same manner as described above in the direction between the opposing leads.

図３（ｂ）に示すように、ダイパットにチップを搭載する、ここでは、半導体チップ１としてパワーダイオードチップを搭載する。本実施例ではパワーダイオードとしたがバイポーラトランジスタやＭＯＳＦＥＴ等縦型のパワー用のディスクリート半導体、ＬＳＩなどを適用可能である。   As shown in FIG. 3B, a chip is mounted on a die pad. Here, a power diode chip is mounted as the semiconductor chip 1. Although a power diode is used in this embodiment, a vertical power discrete semiconductor such as a bipolar transistor or MOSFET, LSI, or the like is applicable.

図３（ｃ）に示すように、半導体チップ１の表面電極と、対をなすリードとの接続であって、スプールに巻かれたアルミニウムを主とする導体で形成されたリボン状導体７を用いて超音波ボンディングを行う。この超音波ボンディングは、表面電極とリード２（２ｂ）との超音波印加のタイミングは同時であっても別々のタイミングであってもよい。   As shown in FIG. 3C, a ribbon-shaped conductor 7 is used which is a connection between the surface electrode of the semiconductor chip 1 and a pair of leads, and is formed of a conductor mainly made of aluminum wound around a spool. Perform ultrasonic bonding. In this ultrasonic bonding, the timing of applying ultrasonic waves between the surface electrode and the lead 2 (2b) may be the same or different.

図３（ｄ）に示すように、トランスファーモールド法によりエポキシ樹脂を成型する。   As shown in FIG.3 (d), an epoxy resin is shape | molded by the transfer mold method.

図３（ｅ）に示すように、リードフレームの所定の領域にダイシングブレードをあて、ダイシングを行うことで、個片への分割を行う。このとき、ダイシングブレードはリード裏面から表面側の向きに回転することで、バリを低減し、プリント基板上でバリに起因するショートが発生するのを防止することができる。
なお前記実施例においては、ダイシングブレードによる分割法としたがパンチング法による分割であってもよい。 As shown in FIG. 3E, a dicing blade is applied to a predetermined region of the lead frame, and dicing is performed to divide into individual pieces. At this time, the dicing blade rotates in the direction from the back surface of the lead toward the front surface side, thereby reducing burrs and preventing occurrence of a short circuit due to burrs on the printed board.
In the above-described embodiment, the division method using a dicing blade is used. However, division using a punching method may be used.

但し、いずれも、裏面（プリント基板実装側の面）から表面（チップの表面側）の向きであるものとする。これは、逆方向であるとフレームのバリのかえりが発生した場合これによりリード２に浮きが生じ、プリント基板上への実装に際し、ボイドが発生し易いという品質課題を抑制する為である。
また、上記かえりをエッチングにより除去する必要もなくなるといった利点もある。 However, in any case, the direction is from the back surface (surface on the printed board mounting side) to the front surface (the front surface side of the chip). This is to suppress the quality problem that if the burr of the frame occurs in the reverse direction, the lead 2 is lifted by this, and voids are likely to occur when mounting on the printed circuit board.
There is also an advantage that the burr need not be removed by etching.

図３（ｆ）は個片分割された半導体装置を示す構造断面図である。
なお、アウターリード部には、プリント基板との接続を容易とする為にメッキ法により金属層が形成されるが図示していない。 FIG. 3F is a structural cross-sectional view showing the semiconductor device divided into pieces.
A metal layer is formed on the outer lead portion by a plating method to facilitate connection with the printed circuit board, but this is not shown.

なお、前記実施の形態では、リボン状導体を接続導体として用いたボンディングについて説明したが、ワイヤボンディングまたはダイレクトボンディングであってもよい。   In the embodiment described above, the bonding using the ribbon-like conductor as the connection conductor has been described, but wire bonding or direct bonding may be used.

以上のように、本実施の形態の半導体装置によれば、前述した特許文献１の半導体装置の有していた以下の課題を解決することができる。
１）半導体装置の個片化の為に、ダイシングブレードを用いて、モールド成型されたエポキシ樹脂と金属からなるリードフレームを同時に切断していた。この時、金属からなるリードフレームの切断面の金属バリ量は確かに低減されたが、逆にヒゲ状のエポキシ樹脂からなるバリがしばしば発生し外観形状不良となって、生産上の課題を有していた。 As described above, according to the semiconductor device of the present embodiment, the following problems that the semiconductor device of Patent Document 1 described above have can be solved.
1) In order to divide the semiconductor device into pieces, a lead frame made of a molded epoxy resin and metal was simultaneously cut using a dicing blade. At this time, the amount of metal burrs on the cut surface of the lead frame made of metal was certainly reduced, but conversely, burrs made of beard-like epoxy resin were frequently generated, resulting in poor appearance and a problem in production. Was.

２）又、モールド成型されたエポキシ樹脂をダイシングブレードで切断していた為に、ダイシングブレードの“めづまり”の要因となって、ダイシングブレードのライフ管理が課題となっていた。   2) Further, since the molded epoxy resin was cut with a dicing blade, it became a cause of “clogging” of the dicing blade, and life management of the dicing blade was an issue.

３）又、モールド成型されたエポキシ樹脂と金属からなるリードフレームとを『同時』にダイシングブレードを高速回転させて切断しているため、ダイシングブレードの磨耗は激しくなりその結果、ダイシングブレードの交換頻度は増える。この事は、ダイシングブレードのライフ管理等の生産上の課題および交換用ダイシングブレードが増える事によるダイシング工程が中断し交換時間が新たに必要であり、あるいは新たなるダイシングブレードが必要となるなどコストアップとなっていた。   3) Since the molded epoxy resin and metal lead frame are cut at the same time by rotating the dicing blade at high speed, wear of the dicing blade becomes severe. As a result, the frequency of changing the dicing blade Will increase. This is because production problems such as life management of dicing blades and dicing processes due to the increase of replacement dicing blades are interrupted, and new replacement time is required, or new dicing blades are required, resulting in higher costs. It was.

４）又、モールド成型されたエポキシ樹脂と金属からなるリードフレームを同時にダイシングブレードを高速回転させて切断しているため、ダイシングブレードの磨耗は激しく、その結果、ダイシングブレードの厚みは通常より薄くなる傾向を示す。その結果、リードフレームから個片に分割される際、ダイシングブレードが新品である時は、ダイシングブレードの厚みは厚い為、個片分割後のエポキシ樹脂の寸法、即ちパッケージの長さは狭くなる。   4) In addition, since the lead frame made of the molded epoxy resin and metal is simultaneously cut by rotating the dicing blade at a high speed, the dicing blade is heavily worn, and as a result, the thickness of the dicing blade becomes thinner than usual. Show the trend. As a result, when the dicing blade is new, when the lead frame is divided into individual pieces, the thickness of the dicing blade, that is, the length of the package is reduced because the thickness of the dicing blade is thick.

５）逆に、ダイシングブレードで切断する事で個片分割するがこの回数が多いと、ダイシングブレードの幅が狭くなり、その結果上記パッケージの長さは長くなるという事となる。即ち、前記パッケージの長さは、ダイシングブレードの厚みに支配される結果、パッケージの長さ寸法規格を遵守させる為には、ダイシングブレードの厚み管理はより頻繁に実施する必要があると言う生産上の課題を有していた。   5) On the contrary, it is divided into pieces by cutting with a dicing blade. However, if this number is large, the width of the dicing blade becomes narrow, and as a result, the length of the package becomes long. That is, the length of the package is governed by the thickness of the dicing blade. As a result, the thickness management of the dicing blade must be performed more frequently in order to comply with the package length dimension standard. Had the problem of.

６）又、プリント基板への実装状態の検査手法としては、通常、Ｘ線検査をしているが、このＸ線検査装置は、非常に高価な設備である為、設備コストが高価となって検査コストアップという課題を有していた。   6) Further, as a method for inspecting the state of mounting on a printed circuit board, X-ray inspection is usually performed. However, since this X-ray inspection apparatus is very expensive equipment, the equipment cost becomes expensive. There was a problem of increased inspection costs.

７）又、半導体チップの表面電極とリードとの間には細いボンディングワイヤを用いて電気的に接続されているが、小電流の印加時は、細いワイヤでも問題がないが、大電流を印加するパワー半導体においては、ワイヤの抵抗成分は高くなり、最悪、ワイヤがジュール熱にて切断され、結果として永久断線になってしまう等の課題を有していた。   7) Also, a thin bonding wire is used for electrical connection between the surface electrode of the semiconductor chip and the lead, but when a small current is applied, there is no problem with the thin wire, but a large current is applied. However, in the power semiconductor, the resistance component of the wire is high, and in the worst case, the wire is cut by Joule heat, resulting in permanent disconnection.

（実施の形態２）
次に、本発明の実施の形態について説明する。
図４は本発明の実施の形態２の半導体装置を示す断面図である。
本実施の形態２の半導体装置では、リード２（２ａ，２ｂ）のアウターリード２ｏの伸長部は樹脂パッケージ９の主面に隣接する２つの面から外方に突出している。他は前記実施の形態１と同様であるためここでは説明を省略する。
この構成により、アウターリードが樹脂パッケージの側端から２方に露出しているため、プリント基板への実装に際し、プリント基板への固着状況を２方から効率よく目視で検査することができる。また、リード面積が増大し、接続性が向上する。 (Embodiment 2)
Next, an embodiment of the present invention will be described.
FIG. 4 is a sectional view showing a semiconductor device according to the second embodiment of the present invention.
In the semiconductor device according to the second embodiment, the extended portion of the outer lead 2o of the lead 2 (2a, 2b) protrudes outward from two surfaces adjacent to the main surface of the resin package 9. The rest is the same as in the first embodiment, and a description thereof will be omitted here.
With this configuration, since the outer leads are exposed in two directions from the side edge of the resin package, the state of fixation to the printed circuit board can be efficiently visually inspected from the two directions when mounted on the printed circuit board. In addition, the lead area is increased and the connectivity is improved.

（実施の形態３）
次に、本発明の実施の形態について説明する。
図５は本発明の実施の形態３の半導体装置を示す断面図である。
本実施の形態３の半導体装置ではリード２（２ａ，２ｂ）のアウターリード２ｏの伸長部は樹脂パッケージ９の前記主面に隣接する３つの面から外方に突出しているものを含む。
この構成により、アウターリードが樹脂パッケージの側端から３方に露出しているため、プリント基板への実装に際し、プリント基板への固着状況を３方からさらに効率よく目視で検査することができる。また、リード面積がさらに増大し、接続性が向上する。 (Embodiment 3)
Next, an embodiment of the present invention will be described.
FIG. 5 is a sectional view showing a semiconductor device according to the third embodiment of the present invention.
In the semiconductor device according to the third embodiment, the extended portions of the outer leads 2o of the leads 2 (2a, 2b) include those protruding outward from the three surfaces adjacent to the main surface of the resin package 9.
With this configuration, since the outer leads are exposed in three directions from the side end of the resin package, the state of fixation to the printed circuit board can be more efficiently visually inspected from the three directions when mounted on the printed circuit board. Further, the lead area is further increased and the connectivity is improved.

（実施の形態４）
次に、本発明の実施の形態について説明する。
図６は本発明の実施の形態４の半導体装置を示す断面図である。
前記実施の形態では２端子素子について説明したが、本実施の形態では、半導体集積回路チップ１０を構成する多端子素子（たとえば２４ピン）について説明する。
ここではリードフレームのリード２ａ、２ｂのうちアウターリード２ｏに接続するインナーリード２ｉの先端近傍に肉薄の接続片を形成し、この接続片によりダイレクトボンディングを形成したことを特徴とする。１８は半導体集積回路チップ１０上に形成されたバンプである。このようにインナーリード２ｉの先端近傍に肉薄の接続片を形成しているため、ボンディングを確実にすることができるうえ、肉薄の接続片を形成したことにより、段差が形成され、この段差に樹脂が入り込み、抜けを防止することができる。 (Embodiment 4)
Next, an embodiment of the present invention will be described.
FIG. 6 is a sectional view showing a semiconductor device according to the fourth embodiment of the present invention.
Although the two-terminal element has been described in the embodiment, a multi-terminal element (for example, 24 pins) constituting the semiconductor integrated circuit chip 10 will be described in the present embodiment.
Here, a thin connection piece is formed near the tip of the inner lead 2i connected to the outer lead 2o of the leads 2a and 2b of the lead frame, and direct bonding is formed by this connection piece. Reference numeral 18 denotes a bump formed on the semiconductor integrated circuit chip 10. Since the thin connecting piece is formed in the vicinity of the tip of the inner lead 2i in this way, bonding can be ensured, and a step is formed by forming the thin connecting piece. Can enter and prevent omission.

また、前記実施の形態４の変形例として、半導体集積回路チップの裏面を樹脂パッケージから露呈させ、放熱性を高めるとともに、薄型化をはかるようにしてもよい。
この場合、樹脂パッケージを薄くしても本発明によれば、樹脂の抜けが防止されるため、信頼性を確保することができる。 As a modification of the fourth embodiment, the back surface of the semiconductor integrated circuit chip may be exposed from the resin package to improve heat dissipation and reduce the thickness.
In this case, even if the resin package is thinned, according to the present invention, the resin can be prevented from coming off, so that reliability can be ensured.

なお、前記実施の形態では、インナーリードの先端はコイニングやエッチングにより肉薄の接続片を構成するようにしたが、さらに微細なパターンを必要とする場合には、少なくともインナーリード部をフィルムキャリア上に形成した配線パターンで構成し、リードに貼着するようにしてもよい。   In the above-described embodiment, the tip of the inner lead is configured to form a thin connection piece by coining or etching. However, if a finer pattern is required, at least the inner lead portion is placed on the film carrier. The wiring pattern may be formed and attached to the lead.

なお、樹脂モールドを行う工程は、個別モールドにより行ったが、複数の半導体素子に対して一括モールドするようにしてもよい。この場合は、まず、第１のダイシングソーで樹脂パッケージのみを分離し、こののち第１のダイシングソーよりも幅狭の第２のダイシングソーでリードフレームを分割する。   In addition, although the process which performs resin molding was performed by individual molding, you may make it collectively mold with respect to a several semiconductor element. In this case, first, only the resin package is separated by the first dicing saw, and then the lead frame is divided by the second dicing saw that is narrower than the first dicing saw.

以上説明してきたように、本発明の半導体装置は、電源回路で用いられるパワー用の縦型ディスクリート半導体に適している。   As described above, the semiconductor device of the present invention is suitable for a vertical discrete semiconductor for power used in a power supply circuit.

1 パワー半導体チップ
２（２ａ、２ｂ） リード
２Ｒ 第１の面
２Ｓ 第２の面
２ｉ インナーリード
２ｏ アウターリード
３ ダイパット
４ 樹脂の内部にあるリードの側面
５ アウターリードの表面
６ アウターリードの側面
７ アルミリボン
８ 超音波接合面
９ エポキシ樹脂（樹脂パッケージ）
Ｒ くぼみ 1 Power semiconductor chip 2 (2a, 2b) Lead 2R First surface 2S Second surface 2i Inner lead 2o Outer lead 3 Die pad 4 Side surface of lead inside resin 5 Surface of outer lead 6 Side surface of outer lead 7 Aluminum Ribbon 8 Ultrasonic bonding surface 9 Epoxy resin (resin package)
R hollow

Claims (14)

半導体素子と、前記半導体素子に接続された少なくとも２つのリードと、前記半導体素子を覆う樹脂パッケージとを具備し、前記リードの一部が前記樹脂パッケージから露出された半導体装置であって、
前記リードは第１の面を前記半導体素子に接続される一方で前記第１の面に相対向する第２の面が前記パッケージの主面上に露呈せしめられており、
前記リードは前記パッケージの主面に隣接する少なくともひとつの面から外方に伸張する伸長部を具備した半導体装置。 A semiconductor device comprising: a semiconductor element; at least two leads connected to the semiconductor element; and a resin package covering the semiconductor element, wherein a part of the lead is exposed from the resin package,
The lead has a first surface connected to the semiconductor element, and a second surface opposite to the first surface is exposed on the main surface of the package;
The lead is a semiconductor device comprising an extending portion extending outwardly from at least one surface adjacent to the main surface of the package. 請求項１に記載の半導体装置であって、
前記リードは、前記樹脂パッケージ内で、厚み方向にくぼみを有する半導体装置。 The semiconductor device according to claim 1,
The lead is a semiconductor device having a depression in a thickness direction in the resin package. 請求項１に記載の半導体装置であって、
前記リードは、前記樹脂パッケージ内で、前記第１の面と第２の面上で異なる領域にくぼみを有する半導体装置。 The semiconductor device according to claim 1,
The lead is a semiconductor device having a recess in a different region on the first surface and the second surface in the resin package. 請求項１乃至３のいずれかに記載の半導体装置であって、
前記リードの前記伸長部は前記パッケージの前記主面に隣接する２つの面から外方に突出している半導体装置。 A semiconductor device according to any one of claims 1 to 3,
The extended portion of the lead protrudes outward from two surfaces adjacent to the main surface of the package. 請求項１乃至３のいずれかに記載の半導体装置であって、
前記リードの前記伸長部は前記パッケージの前記主面に隣接する３つの面から外方に突出している半導体装置。 A semiconductor device according to any one of claims 1 to 3,
The extended portion of the lead protrudes outward from three surfaces adjacent to the main surface of the package. 請求項１乃至５のいずれかに記載の半導体装置であって、
前記リードのうちの１つの前記第１の面に前記半導体素子の第１の端子が接続するように前記半導体素子が搭載されており、
前記リードの他の１つの前記第１の面と、前記半導体素子の第２の端子とが接続導体を介して電気的に接続された半導体装置。 A semiconductor device according to claim 1,
The semiconductor element is mounted so that a first terminal of the semiconductor element is connected to the first surface of one of the leads;
A semiconductor device in which the other first surface of the lead and the second terminal of the semiconductor element are electrically connected via a connection conductor. 請求項１乃至６のいずれかに記載の半導体装置であって、
前記接続導体はリボン状の導体であり、
前記リードおよび前記半導体素子の前記第２の端子と超音波接続された半導体装置。 A semiconductor device according to claim 1,
The connection conductor is a ribbon-shaped conductor,
A semiconductor device ultrasonically connected to the lead and the second terminal of the semiconductor element. 請求項１乃至６のいずれかに記載の半導体装置であって、
前記接続導体はワイヤ状導体である半導体装置。 A semiconductor device according to claim 1,
The semiconductor device, wherein the connection conductor is a wire conductor. 請求項７または８に記載の半導体装置であって、
前記リードおよび前記半導体素子の前記第２の端子は超音波接続された半導体装置。 A semiconductor device according to claim 7 or 8,
A semiconductor device in which the lead and the second terminal of the semiconductor element are ultrasonically connected. 請求項７または８に記載の半導体装置であって、
前記リードおよび前記半導体素子の前記第２の端子ははんだを介して電気的に接続された半導体装置。 A semiconductor device according to claim 7 or 8,
The semiconductor device in which the lead and the second terminal of the semiconductor element are electrically connected via solder. １ユニットに第１および第２のリードを有し、各ユニットが連続形成されたリードフレームを用意する工程と、
前記リードフレームの第２のリードに半導体素子を搭載する工程と、
樹脂モールドを行う工程と、
個別の半導体装置に分割する工程とを具備し、
前記半導体素子と、前記半導体素子に接続された少なくとも２つのリードと、前記半導体素子を覆う樹脂パッケージとを具備し、前記リードの一部が前記樹脂パッケージから露出され、
前記リードが、第１の面を前記半導体素子に接続される一方で前記第１の面に相対向する第２の面を前記パッケージの主面上に露呈せしめられており、
前記リードは前記パッケージの主面に隣接する少なくともひとつの面から外方に伸張する伸長部を具備した半導体装置の製造方法。 Preparing a lead frame in which each unit has first and second leads and each unit is continuously formed;
Mounting a semiconductor element on the second lead of the lead frame;
A step of resin molding;
Dividing into individual semiconductor devices,
Comprising the semiconductor element, at least two leads connected to the semiconductor element, and a resin package covering the semiconductor element, wherein a part of the lead is exposed from the resin package;
The lead has a first surface connected to the semiconductor element and a second surface opposite to the first surface exposed on the main surface of the package;
The method of manufacturing a semiconductor device, wherein the lead includes an extending portion extending outwardly from at least one surface adjacent to the main surface of the package. 請求項１１に記載の半導体装置の製造方法であって、
前記樹脂モールドを行う工程は、
複数の半導体素子に対して一括モールドする工程であり、
前記分割する工程は、
第１のダイシングソーで樹脂パッケージのみを分離する第１の分割工程と、
前記第１のダイシングソーよりも幅狭の第２のダイシングソーでリードフレームを分割する第２の分割工程とを含む半導体装置の製造方法。 A method for manufacturing a semiconductor device according to claim 11, comprising:
The step of performing the resin molding includes:
It is a process of batch molding for a plurality of semiconductor elements,
The dividing step includes
A first dividing step of separating only the resin package with a first dicing saw;
And a second dividing step of dividing the lead frame with a second dicing saw that is narrower than the first dicing saw. 請求項１１に記載の半導体装置の製造方法であって、
前記樹脂モールドを行う工程は、
各半導体素子に対して個別にモールドする工程であり、
前記分割する工程は、
リードフレームを分割する工程である半導体装置の製造方法。 A method for manufacturing a semiconductor device according to claim 11, comprising:
The step of performing the resin molding includes:
It is a process of individually molding each semiconductor element,
The dividing step includes
A method of manufacturing a semiconductor device, which is a step of dividing a lead frame. 請求項１１乃至１３のいずれかに記載の半導体装置の製造方法であって、
前記リードフレームを用意する工程は、
条材をパンチングすることで凹凸を形成する工程を含む半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 11,
The step of preparing the lead frame includes
A manufacturing method of a semiconductor device including a step of forming irregularities by punching a strip.
JP2009106160A 2009-04-24 2009-04-24 Semiconductor device and method of manufacturing the same Withdrawn JP2010258200A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009106160A JP2010258200A (en) 2009-04-24 2009-04-24 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009106160A JP2010258200A (en) 2009-04-24 2009-04-24 Semiconductor device and method of manufacturing the same

Publications (1)

Publication Number Publication Date
JP2010258200A true JP2010258200A (en) 2010-11-11

Family

ID=43318774

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009106160A Withdrawn JP2010258200A (en) 2009-04-24 2009-04-24 Semiconductor device and method of manufacturing the same

Country Status (1)

Country Link
JP (1) JP2010258200A (en)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015068565A1 (en) * 2013-11-08 2015-05-14 アイシン精機株式会社 Semiconductor device
WO2015186305A1 (en) * 2014-06-02 2015-12-10 株式会社デンソー Semiconductor device
TWI513068B (en) * 2013-07-12 2015-12-11 Lite On Opto Technology Changzhou Co Ltd Led structure, metallic frame of led structure, and carrier module
CN108630648A (en) * 2017-03-17 2018-10-09 艾普凌科有限公司 Semiconductor device
JP2020074379A (en) * 2013-04-16 2020-05-14 ローム株式会社 Semiconductor device
WO2023095681A1 (en) * 2021-11-24 2023-06-01 ローム株式会社 Semiconductor device

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020074379A (en) * 2013-04-16 2020-05-14 ローム株式会社 Semiconductor device
TWI513068B (en) * 2013-07-12 2015-12-11 Lite On Opto Technology Changzhou Co Ltd Led structure, metallic frame of led structure, and carrier module
WO2015068565A1 (en) * 2013-11-08 2015-05-14 アイシン精機株式会社 Semiconductor device
WO2015186305A1 (en) * 2014-06-02 2015-12-10 株式会社デンソー Semiconductor device
JP2015228451A (en) * 2014-06-02 2015-12-17 株式会社デンソー Semiconductor device
CN108630648A (en) * 2017-03-17 2018-10-09 艾普凌科有限公司 Semiconductor device
CN108630648B (en) * 2017-03-17 2023-03-21 艾普凌科有限公司 Semiconductor device with a plurality of semiconductor chips
WO2023095681A1 (en) * 2021-11-24 2023-06-01 ローム株式会社 Semiconductor device

Similar Documents

Publication Publication Date Title
JP5634033B2 (en) Resin-sealed semiconductor device and manufacturing method thereof
JP5959386B2 (en) Resin-sealed semiconductor device and manufacturing method thereof
US9363901B2 (en) Making a plurality of integrated circuit packages
KR20030031843A (en) Leadframe and method of manufacturing a semiconductor device using the same
JP2002076228A (en) Resin-sealed semiconductor device
JP2003243600A (en) Semiconductor device and method of manufacturing the same
JP2004214233A (en) Semiconductor device and manufacturing method therefor
EP3440697B1 (en) Flat no-leads package with improved contact leads
JP2010258200A (en) Semiconductor device and method of manufacturing the same
JP2008218469A (en) Manufacturing method of semiconductor device
CN112133694B (en) Semiconductor package and electronic system
KR20150105923A (en) Semiconductor device and method of manufacturing the same
JP2005026466A (en) Semiconductor device and lead frame
JP2019160882A (en) Semiconductor device and manufacturing method thereof
JP2008113021A (en) Manufacturing method of semiconductor device
JP2004247613A (en) Semiconductor device and its manufacturing process
JP2006344827A (en) Method for manufacturing semiconductor device
JP2006019767A (en) Method of manufacturing semiconductor device
JP2011142337A (en) Method of manufacturing semiconductor device
JP2009246395A (en) Method of manufacturing semiconductor device
JP4887346B2 (en) Semiconductor device
JP5119092B2 (en) Manufacturing method of semiconductor device
JP2013235896A (en) Method of manufacturing semiconductor device and semiconductor device
US20220270957A1 (en) Quad flat no-lead (qfn) manufacturing process
KR20020093250A (en) ELP type leadframe and ELP using the same

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20120703