JP2010256604A - 画像処理装置 - Google Patents

Abstract

【課題】 垂直同期信号と表示領域の画素信号との位相関係の調整が可能な画像処理装置を提供する。
【解決手段】 書き込み制御回路１０２は、入力映像の水平同期信号ＨＳＩＮ＿Ｎに同期してラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）を順次選択し、選択したラインバッファに入力映像の１ライン分の画素信号を書き込む。同期信号生成回路１０３は、入力映像の垂直同期信号ＶＳＩＮ＿Ｎに応じて、出力映像のライン数に対応した回数だけ出力映像の水平同期信号ＨＳＹＮＣ＿Ｎを出力するとともに、垂直同期信号ＶＳＩＮ＿Ｎに対して、予め入力された位相調整データにより指定された位相関係を持った出力映像の垂直同期信号ＶＳＹＮＣ＿Ｎを出力する。解像度変換回路１０５は、出力映像の水平同期信号ＨＳＹＮＣ＿Ｎに応じ、ラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）に記憶された画素信号を用いて、入力映像と異なる解像度の出力映像の１ライン分の画素信号を出力する。
【選択図】図１

Description

この発明は、表示装置に供給する映像信号に対する画像処理を行う画像処理装置に関する。

映像信号に対して解像度変換等の各種の画像処理を施して表示装置に供給する画像処理装置が各種提供されている。これまでに提供されてきた画像処理装置では、入力映像の垂直同期信号と水平同期信号と画素信号とから出力映像の垂直同期信号と水平同期信号と画素信号とを生成する際、入力映像と出力映像とで垂直同期信号と表示領域内の画素信号との位相関係はほぼ変化がなかった。例えば特許文献１は、解像度変換を行う映像信号処理装置に関するものであるが、同文献に実施形態として開示された映像信号処理装置では、入力映像の垂直走査期間の３番目の水平同期信号の発生タイミングにおいて出力映像の垂直同期信号を発生させている（特許文献１の段落００３７参照）。

特開２００４−９３８３４号公報

ところで、１垂直走査期間内の各ラインの画素信号のうちどの範囲内のラインの画素信号を有効表示範囲内に表示させるかは、表示装置間で必ずしも一定ではない。このため、ある映像信号をある表示装置に与えた場合には同映像信号における表示領域内の画素信号が同表示装置の有効表示領域内に表示されるが、同映像信号を他の表示装置に与えた場合には同映像信号における表示領域内の画素信号の表示位置が有効表示領域の上または下にずれ、本来表示されるべき映像の上部または下部が欠けた映像が表示装置に表示されるということがあった。

この発明は、以上説明した事情に鑑みてなされたものであり、対象とする表示装置の有効表示領域に表示領域内の画素信号が適切に表示されるように映像信号を調整することが可能な画像処理装置を提供することを目的とする。

この発明は、垂直同期信号と水平同期信号と画素信号とを含む映像信号を生成する画像処理装置において、前記映像信号における垂直同期信号と表示領域内の画素信号とが予め入力された位相調整データにより指定された位相関係を持つように、前記垂直同期信号の位相を調整する手段を具備することを特徴とする画像処理装置を提供する。

かかる発明によれば、映像信号の供給先である表示装置の仕様に合った適切な位相調整データを画像処理装置に予め入力することにより、映像信号における垂直同期信号と表示領域内の画素信号との位相関係が適切に調整され、表示装置の有効表示領域に表示領域内の画素信号が適切に表示される。

この発明は、解像度変換を行う画像処理装置に好適である。何故ならば、この種の画像処理装置は、様々な仕様の表示装置に解像度変換のなされた映像信号を供給することが多いからである。

このような解像度変換機能を備えた画像処理装置として、最も一般的なものは、一画面分の映像信号をフィールドメモリに一旦格納し、このフィールドメモリ内の映像信号に解像度変換を施して出力する構成のものである。この種の画像処理装置は、複雑な制御が不要であるものの、大容量のフィールドメモリが必要であるため、装置が大規模かつ高価なものとなる。そこで、１ライン分の画素信号の記憶が可能なラインバッファを複数備え、この複数のラインバッファを利用し、解像度変換を行って表示装置に映像を表示させる画像処理装置が各種提案されている。

この種の画像処理装置では、複数のラインバッファに入力映像における各ラインの画素信号を順次書き込む一方、複数のラインバッファに記憶された複数ラインの画素信号のうちの２ライン分の画素信号を用いた解像度変換を行い、出力映像の画素信号を生成する。

好ましい態様において、この発明は、このようなラインバッファを利用して解像度変換を行う画像処理装置として、上述した課題を解決するものを提供する。すなわち、この発明は、各々１ライン分の画素信号を記憶する複数のラインバッファと、入力映像の水平同期信号に同期して前記複数のラインバッファを順次選択し、選択したラインバッファに前記入力映像の１ライン分の画素信号を書き込む書き込み制御回路と、前記入力映像の垂直同期信号に応じて、出力映像のライン数に対応した回数だけ出力映像の水平同期信号を出力するとともに、前記入力映像の垂直同期信号に対して、予め入力された位相調整データにより指定された位相関係を持った出力映像の垂直同期信号を出力する同期信号生成回路と、前記出力映像の水平同期信号に応じ、前記複数のラインバッファに記憶された複数ラインの画素信号を用いて、前記入力映像と異なる解像度の出力映像を構成する１ライン分の画素信号を出力する解像度変換手段とを具備することを特徴とする画像処理装置を提供する。

この態様によれば、解像度変換手段は、入力映像の表示領域内の画素信号が複数のラインバッファに順次書き込まれるのとほぼ同期間に出力映像の表示領域内の画素信号を生成する。一方、同期信号生成回路は、入力映像の垂直同期信号に対して、予め入力された位相調整データにより指定された位相関係を持った出力映像の垂直同期信号を出力する。従って、出力映像の表示を行う表示装置の仕様に合った適切な位相調整データを画像処理装置に予め入力することにより、解像度変換後の表示領域内の画素信号を表示装置の有効表示領域に適切に表示させることができる。

入力映像の垂直同期信号の１周期内に出力映像のライン数に対応した回数だけ出力映像の水平同期信号を出力するための手段に関しては、従来から各種の構成のものが提案されてきた。その１つとして、例えば出力映像の画素の同期信号であるドットクロックの周波数を可変とし、ＰＬＬ（Phase Locked Loop；位相同期ループ）を利用して、出力映像における垂直同期信号と水平同期信号を入力映像の垂直同期信号に位相同期させる構成のものがある。

しかしながら、この構成では、ＰＬＬを用いる分だけ装置が大規模化し、かつ、高価になる問題がある。また、映像信号の垂直同期信号は比較的周波数が低いので、この垂直同期信号に正確に位相同期するＰＬＬを構成するのは難しいという問題がある。

そこで、この発明の好ましい態様において、同期信号生成回路は、出力映像の画素に同期したドットクロックを用いて、前記入力映像の垂直同期信号の１周期内のドットクロック数をカウントするとともに、前記入力映像の垂直同期信号の１周期内のドットクロック数を出力映像のライン数により除算した商と剰余を算出し、前記商および剰余に基づいて、出力映像の各ラインに割り当てるドットクロック数を表示領域が属するラインと非表示領域が属するラインとで変え、かつ、出力映像の各ラインに割り当てるドットクロック数の総和が前記入力映像の垂直同期信号の１周期内のドットクロック数と等しくなるように調整し、出力映像の各ライン毎に定めたドットクロック数相当の間隔を空けて出力映像の水平同期信号を発生し、前記出力映像の水平同期信号の発生回数をカウントすることにより、前記入力映像の垂直同期信号に対して、予め入力された位相調整データにより指定された位相関係を持った出力映像の垂直同期信号を出力する。

この態様によれば、ＰＬＬを用いることなく、入力映像の垂直同期信号の１周期内に出力映像のライン数に対応した回数だけ出力映像の水平同期信号を発生させることができる。また、この態様によれば、非表示領域と表示領域とで１ライン当たりのドットクロック数が異なるが、表示領域内では１ライン当たりのドットクロック数が同じであるので、ライン間のドットクロック数の変化に起因したノイズが表示画面に現れるのを防止することができる。

この態様では、出力映像における各ラインの１ライン当たりのドットクロック数が画像処理装置内において決定される。従って、画像処理装置の外部において出力映像の垂直同期信号と表示領域内の画素信号との位相関係を調整するのは、極めて困難になる。しかしながら、この態様において、同期信号発生回路は、出力映像の水平同期信号の発生回数をカウントすることにより、入力映像の垂直同期信号に対して、予め入力された位相調整データにより指定された位相関係を持った出力映像の垂直同期信号を出力する。従って、この態様のように、出力映像における各ラインの１ライン当たりのドットクロック数が画像処理装置内において決定される場合においても、出力映像の表示を行う表示装置の仕様に合った適切な位相調整データを画像処理装置に予め入力することにより、解像度変換後の表示領域内の画素信号を表示装置の有効表示領域に適切に表示させることができる。

他の好ましい態様において、画像処理装置における同期信号生成回路は、前記出力映像の水平同期信号の発生回数をカウントする垂直カウンタと、前記垂直カウンタのカウント値に基づいて前記出力映像の垂直同期信号を発生する垂直同期信号作成回路とを具備し、前記入力映像の垂直同期信号に応じて、前記位相調整データに基づいて前記垂直カウンタに対するカウント値の設定が行われるように構成されている。

この態様によれば、簡単な構成により、入力映像の垂直同期信号に対して、予め入力された位相調整データにより指定された位相関係を持った出力映像の垂直同期信号を出力することができる。

この発明による画像処理装置の一実施形態である画像表示ＬＳＩ１００の構成を示すブロック図である。 同実施形態における同期信号生成回路１０３の構成を示すブロック図である。 同実施形態におけるライン長算出回路３３の構成を示すブロック図である。 同実施形態におけるライン長調整回路３０７の処理内容を説明する図である。 同実施形態におけるタイミング生成回路３４の構成を示すブロック図である。 同実施形態における１垂直走査期間内における書き込みライン番号と読み出しライン番号の時間経過に伴う変遷を例示する図である。 同実施形態の効果を説明する図である。 この発明の他の実施形態における出力映像の各ラインへのライン長データの適用方法を説明する図である。

以下、図面を参照し、この発明の実施の形態を説明する。
図１は、この発明による画像処理装置の一実施形態である画像表示ＬＳＩ（Large Scale
Integrated circuit；大規模集積回路）１００の構成を示すブロック図である。図１に示すように、この画像表示ＬＳＩ１００は、Ｎ個（Ｎは２以上の整数）のラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）と、書き込み制御回路１０２と、同期信号生成回路１０３と、読み出し制御回路１０４と、解像度変換回路１０５とを有する。

ラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）は、各々入力映像における１ライン分の画素信号を記憶するバッファである。書き込み制御回路１０２には、入力映像における垂直走査期間（１画面の期間）の開始を示す垂直同期信号ＶＳＩＮ＿Ｎと、１画面分の入力映像における各ラインの開始を示す水平同期信号ＨＳＩＮ＿Ｎが与えられる。書き込み制御回路１０２は、垂直同期信号ＶＳＩＮ＿Ｎがアクティブレベル（Ｌレベル）になり、その後、非アクティブレベル（Ｈレベル）になった後、水平同期信号ＨＳＩＮ＿Ｎがアクティブレベルとなる毎に、ラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）を順次かつ巡回的に選択し、入力映像において水平同期信号ＨＳＩＮ＿Ｎに続く１ライン分の画素信号を選択したラインバッファ１０１−ｋに書き込む処理を繰り返す。

同期信号生成回路１０３は、入力映像の垂直同期信号ＶＳＩＮ＿Ｎと、解像度変換後の出力映像の各画素の周期に同期したドットクロックＤＯＴＣＬＫに基づいて、出力映像の１画面の開始を示す垂直同期信号ＶＳＹＮＣ＿Ｎと出力映像における各ラインの開始を示す水平同期信号ＨＳＹＮＣ＿Ｎを生成する回路である。本実施形態の１つの特徴は、この同期信号生成回路１０３における垂直同期信号ＶＳＹＮＣ＿Ｎの発生タイミングの制御方法にある。なお、この同期信号生成回路１０３の詳細については後述する。

読み出し制御回路１０４は、垂直同期信号ＶＳＹＮＣ＿Ｎがアクティブレベル（Ｌレベル）になり、その後、非アクティブレベル（Ｈレベル）になった後、水平同期信号ＨＳＹＮＣ＿Ｎがアクティブレベルとなる毎に、出力映像の１ライン分の画素信号を得るために必要な入力映像の２ライン分の画素信号をラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）から読み出す制御を行う回路である。さらに詳述すると、読み出し制御回路１０４は、水平同期信号ＨＳＹＮＣ＿Ｎがアクティブレベルとなる都度、その水平同期信号ＨＳＹＮＣ＿Ｎに同期させて出力すべき出力映像内の１ライン分の画素信号のライン番号を求め、垂直方向の解像度の変換率に基づいて、この出力映像における１ラインの画素信号を求める補間演算に必要な入力映像における２ラインの位置を求め、これら２ラインの画素信号を記憶している２個のラインバッファ１０１−ｋ（ｋ＝ｋｃ−１，ｋｃ）を選択する。そして、これら２個のラインバッファ１０１−ｋ（ｋ＝ｋｃ−１，ｋｃ）から２ライン分の画素信号を解像度変換回路１０５へ出力させるのである。

解像度変換回路１０５は、このように読み出し制御回路１０４による制御の下でラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）から供給される２ライン分の画素信号を利用して、水平方向および垂直方向の２次元の補間演算を実行し、出力映像を構成する１ライン分の画素信号を算出し、図示しない表示装置に出力する。その際、水平方向の補間用の係数は、算出対象である画素信号の水平方向における画素位置と水平方向の解像度の変換率に基づいて決定され、垂直方向の補間用の係数は、算出対象である画素信号の垂直方向における画素位置と垂直方向の解像度の変換率に基づいて決定される。

図２は同期信号生成回路１０３の構成例を示すブロック図である。図２において、同期化部３１は、入力映像の垂直同期信号ＶＳＩＮ＿Ｎを出力映像のドットクロックＤＯＴＣＬＫによりサンプリングして出力する回路である。立ち下がりエッジ検出部３２は、ドットクロックＤＯＴＣＬＫによりサンプリングされた同期信号ＶＳＩＮ＿ＮがＨレベルからＬレベルに転じたときドットクロックＤＯＴＣＬＫの１周期分のパルス幅の垂直リセットパルスＶＲＥＳＥＴを出力する回路である。ライン長算出回路３３は、ドットクロックＤＯＴＣＬＫと、垂直リセットパルスＶＲＥＳＥＴと、１画面分の出力映像における垂直方向のライン数を示すライン数データＶＴＬとを用いて、出力映像の１ライン分の時間長を示すライン長データＨＴＬを作成する回路である。ここで、ライン数データＶＴＬは、垂直方向における解像度の変換率に基づいて予め決定されるデータである。タイミング生成回路３４は、ライン数データＶＴＬと、ライン長算出回路３３により作成されたライン長データＨＴＬと、ドットクロックＤＯＴＣＬＫとを用いて、出力映像の垂直同期信号ＶＳＹＮＣ＿Ｎおよび水平同期信号ＨＳＹＮＣ＿Ｎを生成する回路である。

図３はライン長算出回路３３の構成例を示すブロック図である。図３において、ライン長カウンタ３０１およびドットカウンタ３０２は、いずれもドットクロックＤＯＴＣＬＫのカウントを行うカウンタである。ここで、ライン長カウンタ３０１のリセット端子Ｒには垂直リセットパルスＶＲＥＳＥＴが与えられ、ドットカウンタ３０２のリセット端子Ｒには垂直リセットパルスＶＲＥＳＥＴがＯＲゲート３０３を介して与えられる。ドットカウンタ３０２のキャリイン端子ＣＩには固定値“１”が与えられている。一致検出回路３０４は、ドットカウンタ３０２のカウント値がライン数データＶＴＬと一致したときに一致信号ＥＱ（＝“１”）を出力する。この一致信号ＥＱは、ライン長カウンタ３０１のキャリイン端子ＣＩに与えられるとともにＯＲゲート３０３を介してドットカウンタ３０２のリセット端子Ｒに与えられる。

ここで、ドットカウンタ３０２、一致検出回路３０４およびＯＲゲート３０３からなる回路では、垂直リセットパルスＶＲＥＳＥＴによるドットカウンタ３０２のリセット後、ドットカウンタ３０２によるドットクロックＤＯＴＣＬＫのカウント値が「０」からＶＴＬまでカウントアップされると、一致検出信号ＥＱ＝“１”がＯＲゲート３０３を介してドットカウンタ３０２のリセット端子Ｒに与えられ、その直後のドットクロックＤＯＴＣＬＫに同期してドットカウンタ３０２のカウント値が「０」になる、という動作が繰り返される。すなわち、一致検出信号ＥＱは、ＶＴＬ＋１個のドットクロックＤＯＴＣＬＫがカウントされる度に“１”とされる。また、ライン長カウンタ３０１は、垂直リセットパルスＶＲＥＳＥＴによるリセット後、一致検出信号ＥＱ＝“１”がキャリイン端子ＣＩに与えられる都度、ドットクロックＤＯＴＣＬＫのカウントを行う。

ラッチ３０５は、垂直リセットパルスＶＲＥＳＥＴが発生する都度、その時点におけるライン長カウンタ３０１のカウント値ＨＴＬ＿ｑｕｏｔを保持する。また、ラッチ３０６は、垂直リセットパルスＶＲＥＳＥＴが発生する都度、その時点におけるドットカウンタ３０２のカウント値ＨＴＬ＿ｒｅｍを保持する。

ここで、ライン長カウンタ３０１は、ＶＴＬ＋１個のドットクロックＤＯＴＣＬＫのカウントが行われる都度、１だけカウントアップされる。従って、垂直リセットパルスＶＲＥＳＥＴによりラッチ３０５に保持されるカウント値ＨＴＬ＿ｑｕｏｔは、次式に示すように、当該垂直リセットパルスＶＲＥＳＥＴの１つ前の垂直リセットパルスＶＲＥＳＥＴの発生時点から当該垂直リセットパルスＶＲＥＳＥＴの発生時点までの間、すなわち、１垂直走査期間内に発生したドットクロックＤＯＴＣＬＫの個数ＤＯＴＣＬＫ＿ｔｏｔａｌをＶＴＬ＋１により割り算した結果の商となる。
ＨＴＬ＿ｑｕｏｔ＝ＩＮＴ（ＤＯＴＣＬＫ＿ｔｏｔａｌ／（ＶＴＬ＋１））……（１）

また、ドットカウンタ３０２は、ＶＴＬ＋１個のドットクロックＤＯＴＣＬＫのカウントが行われる都度、「０」にリセットされる。従って、垂直リセットパルスＶＲＥＳＥＴによりラッチ３０６に保持されるカウント値ＨＴＬ＿ｒｅｍは、次式に示すように、１垂直走査期間内に発生したドットクロックＤＯＴＣＬＫの個数ＤＯＴＣＬＫ＿ｔｏｔａｌをＶＴＬ＋１により割り算した結果の剰余となる。
ＨＴＬ＿ｒｅｍ＝ｍｏｄ（ＤＯＴＣＬＫ＿ｔｏｔａｌ、ＶＴＬ＋１） ……（２）

ライン長調整回路３０７は、これらの商ＨＴＬ＿ｑｕｏｔおよび剰余ＨＴＬ＿ｒｅｍに基づいて、出力映像の各ラインに対応したライン長データＨＴＬを算出する回路である。図４はこのライン長調整回路３０７の処理内容を説明する図である。図４に示すように、ライン長調整回路３０７は、ライン長データＨＴＬを表示領域と非表示領域とで異なる値とし、剰余ＨＴＬ＿ｒｅｍを非表示領域が属するラインにおいて調整する。この調整方法は、以下のようにＨＴＬ＿ｒｅｍ＜ＶＴＬ／２の場合とＨＴＬ＿ｒｅｍ≧ＶＴＬ／２の場合とで異なる。

＊＊＊ ＨＴＬ＿ｒｅｍ＜ＶＴＬ／２の場合 ＊＊＊
表示領域のＨＴＬ
＝ＨＴＬｓ
＝ＨＴＬ＿ｑｕｏｔ ……（３）
非表示領域のＨＴＬ
＝ＨＴＬｅ
＝ＨＴＬ＿ｑｕｏｔ＋ＨＴＬ＿ｒｅｍ／非表示ライン数 ……（４）

＊＊＊ ＨＴＬ＿ｒｅｍ≧ＶＴＬ／２の場合 ＊＊＊
表示領域のＨＴＬ
＝ＨＴＬｓ
＝ＨＴＬ＿ｑｕｏｔ＋１ ……（５）
非表示領域のＨＴＬ
＝ＨＴＬｅ
＝ＨＴＬ＿ｑｕｏｔ＋１−（ＶＴＬ＋１−ＨＴＬ＿ｒｅｍ）／非表示ライン数……（６）

図２におけるタイミング生成回路３４は、このようにして表示領域、非表示領域の各領域毎に決定されるライン長データＨＴＬとドットクロックＤＯＴＣＬＫに基づき、出力映像の垂直同期信号ＶＳＹＮＣ＿Ｎおよび水平同期信号ＨＳＹＮＣ＿Ｎを生成する。

図５はこのようなタイミング生成回路３４の構成例を示すブロック図である。図５において、水平カウンタ４０１は、ドットクロックＤＯＴＣＬＫのカウントを行うカウンタである。一致検出回路４０２は、水平カウンタ４０１のカウント値がライン長データＨＴＬと一致したときに一致検出信号ＥＱＨ＝“１”を水平カウンタ４０１のリセット端子Ｒに与える。ここで、水平カウンタ４０１は、キャリイン端子ＣＩが“１”に固定されている。従って、水平カウンタ４０１および一致検出回路４０２からなる回路では、水平カウンタ４０１が「０」からＨＴＬまでカウントすると（すなわち、ＨＴＬ＋１個のドットクロックＤＯＴＣＬＫをカウントすると）、一致検出信号ＥＱＨ＝“１”が水平カウンタ４０１のリセット端子Ｒに与えられ、その直後のドットクロックＤＯＴＣＬＫに同期して水平カウンタ４０１のカウント値が「０」とされる、という動作が繰り返される。この間、水平同期信号作成回路４０６は、水平カウンタ４０１のカウント値が所定範囲内にある期間だけアクティブレベル（Ｌレベル）となる水平同期信号ＨＳＹＮＣ＿Ｎを作成して出力する。

ここで、ライン長算出回路３３により算出されるライン長データＨＴＬは、上述したように非表示領域のラインと表示領域のラインとで異なっており、非表示領域が属する各ラインでは「０」から非表示領域用のライン長データＨＴＬｅまで水平カウンタ４０１によるドットクロックＤＯＴＣＬＫのカウントが行われ、表示領域が属する各ラインでは「０」から表示領域用のライン長データＨＴＬｓまで水平カウンタ４０１によるドットクロックＤＯＴＣＬＫのカウントが行われる。ここで、ラインが非表示領域の属するラインであるか表示領域の属するラインであるかは、例えば後述する垂直カウンタ４０３のカウント値により定めることが可能である。

垂直カウンタ４０３は、水平カウンタ４０１と同様、ドットクロックＤＯＴＣＬＫのカウントを行うカウンタである。この垂直カウンタ４０３のキャリイン端子ＣＩには、一致検出回路４０２からの一致検出信号ＥＱＨが供給される。従って、垂直カウンタ４０３は、一致検出信号ＥＱＨが“１”であるときにドットクロックＤＯＴＣＬＫのカウントを行う。一致検出回路４０４は、垂直カウンタ４０３のカウント値がライン数データＶＴＬと一致したときに一致検出信号ＥＱＶ＝“１”を出力する。ＡＮＤゲート４０５は、一致検出回路４０２が出力する一致検出信号ＥＱＨと一致検出回路４０４が出力する一致検出信号ＥＱＶの両方が“１”であるときに信号“１”を垂直カウンタ４０３のリセット端子Ｒに供給する。

従って、垂直カウンタ４０３、一致検出回路４０４およびＡＮＤゲート４０５からなる回路では、水平カウンタ４０１がＨＴＬ＋１個のドットクロックＤＯＴＣＬＫのカウントを行って一致検出信号ＥＱＨが“１”になる毎に、垂直カウンタ４０３によるドットクロックＤＯＴＣＬＫのカウントが行われ、垂直カウンタ４０３のカウント値がＶＴＬに到達して一致検出信号ＥＱＶが“１”になると、その直後のドットクロックＤＯＴＣＬＫに同期して垂直カウンタ４０３のカウント値が「０」になる、という動作が繰り返される。ここで、上述した水平同期信号作成回路４０６は、水平カウンタ４０１がＨＴＬ＋１個のドットクロックＤＯＴＣＬＫのカウントを行う間に１回だけ水平同期信号ＨＳＹＮＣ＿Ｎをアクティブレベル（Ｌレベル）とする。従って、垂直カウンタ４０３のカウント値は、水平同期信号ＨＳＹＮＣ＿Ｎの発生回数（より正確にはアクティブレベルの発生回数）を示すものとなる。そして、垂直同期信号作成回路４０７は、この垂直カウンタ４０３のカウント値が所定範囲内にある期間だけアクティブレベル（Ｌレベル）となる垂直同期信号ＶＳＹＮＣ＿Ｎを作成して出力する。

上述した読み出し制御回路１０４は、このようにしてタイミング生成回路３４によって発生される垂直同期信号ＶＳＹＮＣ＿Ｎおよび水平同期信号ＨＳＹＮＣ＿Ｎに基づき、ラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）から２ライン分の画素信号を読み出し、解像度変換回路１０５へ供給する。

ここで、１垂直走査期間内において、ラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）に順次書き込まれる入力映像の各ラインの画素信号のライン番号（以下、書き込みライン番号という。）と、ラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）から順次読み出される入力映像の各ラインの画素信号のライン番号（補間用の２ラインのうちライン番号の大きい方。以下、読み出しライン番号という。）の時間経過に伴う変遷は図６に例示するものとなる。

この例では、表示領域用のライン長データＨＴＬｓと非表示領域用のライン長データＨＴＬｅとの間にＨＴＬｓ＜ＨＴＬｅなる関係がある場合を図示している。この場合、非表示領域では、ライン長データＨＴＬｅが大きく出力映像の１ライン分の時間長が長くなるので、ラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）から補間のための２ライン分の画素信号の読み出しを行う周期が長くなり、読み出しライン番号の変化の時間勾配は小さくなる。一方、表示領域では、ライン長データＨＴＬｓが小さく出力映像の１ライン分の時間長が短くなるので、ラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）から補間のための２ライン分の画素信号の読み出しを行う周期が短くなり、読み出しライン番号の変化の時間勾配は大きくなる。しかし、１垂直走査期間を通じてみると、読み出しライン番号の時間勾配は書き込みライン番号の時間勾配と等しくなり、１垂直走査期間を要して、１画面分の各ラインの画素信号のうち解像度変換に必要な全てのラインの画素信号がラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）から読み出される。

図６に示すように、大きなライン長データＨＴＬｅが採用される非表示領域では、時間経過に伴って書き込みライン番号と読み出しライン番号との差が次第に大きくなる。また、小さなライン長データＨＴＬｓが採用される表示領域では、時間経過に伴って書き込みライン番号と読み出しライン番号との差が次第に小さくなる。従って、ラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）の個数Ｎは、少なくとも書き込みライン番号と読み出しライン番号との差の最大値よりも大きな値にする必要がある。また、ライン長データＨＴＬｓおよびＨＴＬｅの値を決定するに当たっては、書き込みライン番号よりも読み出しライン番号が大きくなることがないように考慮する必要がある。前掲式（３）〜（６）は、この点を考慮したものである。

特許文献１に実施形態として開示された装置でも、１垂直走査期間内における出力映像の水平同期信号の発生回数を所望の値とするため、出力映像における１ライン分の画素数をラインによって変更するようにしている（特許文献１の段落００５３および図４参照）。

しかしながら、特許文献１の技術は、本実施形態のように、ライン長データＨＴＬを非表示領域と表示領域とで変えるものではない。本実施形態において、ライン長データＨＴＬは、非表示領域が属するラインか表示領域が属するラインかにより異なったものになるが、表示領域が属する各ラインに対応したライン長データＨＴＬは同じ値である。従って、ライン間のドットクロック数の変化に起因したノイズが表示画面に現れるのを防止することができる。

本実施形態の特徴は、外部からの設定により水平カウンタ４０１および垂直カウンタ４０３の周期的なカウント動作と垂直リセットパルスＶＲＥＳＥＴの発生タイミングとの位相関係を調整可能にした点にある。具体的には、次の通りである。まず、図５に示すように、タイミング生成回路３４の水平カウンタ４０１および垂直カウンタ４０３にはロード端子ＬＤが設けられており、各ロード端子ＬＤには垂直リセットパルスＶＲＥＳＥＴが与えられる。また、水平カウンタ４０１および垂直カウンタ４０３には、予め画像表示ＬＳＩ１００の外部から入力された位相調整データの粗調整部および微調整部が各々与えられる。そして、垂直リセットパルスＶＲＥＳＥＴがアクティブレベル（Ｈレベル）になると、タイミング生成回路３４では、位相調整データの粗調整部および微調整部がドットクロックＤＯＴＣＬＫに同期して垂直カウンタ４０３および水平カウンタ４０１に各々カウント値として設定されるようになっている。従って、本実施形態によれば、垂直リセットパルスＶＲＥＳＥＴの発生時において、垂直カウンタ４０３および水平カウンタ４０１の各カウント値が位相調整データの粗調整部および微調整部となるように、水平カウンタ４０１および垂直カウンタ４０３のカウント動作の位相を制御することができる。

本実施形態によれば、このように水平カウンタ４０１および垂直カウンタ４０３の周期的なカウント動作と垂直リセットパルスＶＲＥＳＥＴの発生タイミングとの位相関係を調整可能にしたため、出力映像における表示領域と垂直同期信号ＶＳＹＮＣ＿Ｎとの位相関係の調整が可能になるという効果が得られる。以下、図７を参照し、この効果について詳述する。

まず、本実施形態では、入力映像の表示領域が属する各ラインの画素信号がラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）に書き込まれる期間、この書き込み動作と並行して、読み出し制御回路１０４によってラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）から画素信号が読み出され、解像度変換回路１０５により出力映像における表示領域が属する各ラインの画素信号が生成され、図示しない表示装置に供給される。従って、出力映像において表示領域が属する各ラインの画素信号の発生期間は、入力映像において表示領域が属する各ラインの画素信号の発生期間とほぼ一致する。

一方、本実施形態では、入力映像の垂直同期信号ＶＳＩＮ＿Ｎの立ち下がりタイミングに近いタイミングにおいて垂直リセットパルスＶＲＥＳＥＴが発生し、この垂直リセットパルスＶＲＥＳＥＴの発生時に位相調整データの粗調整部および微調整部が垂直カウンタ４０３および水平カウンタ４０１にカウント値として設定される。

ここで、例えば位相調整データの粗調整部がΔＹ、微調整部が「０」であるとすると、垂直リセットパルスＶＲＥＳＥＴが発生する都度、タイミング生成回路３４では、垂直カウンタ４０３のカウント値がΔＹ、水平カウンタ４０１のカウント値が「０」とされ、垂直リセットパルスＶＲＥＳＥＴの発生時から１垂直走査期間の間に、垂直カウンタ４０３のカウント値がΔＹからＶＴＬまで進んだ後、「０」となり、「０」からΔＹまで進む、という動作が繰り返される。

このように、垂直リセットパルスＶＲＥＳＥＴの発生タイミングにおいて位相調整データに対応したカウント値になるように垂直カウンタ４０３のカウント動作の位相が調整される。そして、垂直同期信号ＶＳＹＮＣ＿Ｎは、このようなカウント動作を行う垂直カウンタ４０３のカウント値が所定範囲にあるときにアクティブレベル（Ｌレベル）とされる。従って、垂直カウンタ４０３にロードするカウント値ΔＹを変化させることにより、出力映像における表示領域の画素信号に対する垂直同期信号ＶＳＹＮＣ＿Ｎの位相を変化させることができるのである。従って、本実施形態によれば、出力映像の表示を行う表示装置の仕様に合った適切な位相調整データを画像処理装置に予め入力することにより、解像度変換後の表示領域内の画素信号を表示装置の有効表示領域に適切に表示させることができる。

なお、以上では、出力映像において表示領域の画素信号に対する垂直同期信号の位相を整数ライン分だけシフトする調整の例を挙げたが、画像表示ＬＳＩ１００の後続の表示装置の仕様によっては、例えば４．５ラインなど非整数ラインの位相シフトが必要になる場合もあり得る。そのような場合には、垂直カウンタ４０３にロードする位相調整データの粗調整部を必要な位相シフト量の整数部「４」に対応した値とし、水平カウンタ４０１にロードする位相調整データの微調整部を必要な位相シフト量の小数部「０．５」に対応した値とすればよい。

＜他の実施形態＞
以上、この発明の実施形態を説明したが、この発明には、他にも各種の実施形態が考えられる。例えば次の通りである。

（１）上記実施形態において、「０」以外の値を持った位相調整データの粗調整部を垂直カウンタ４０３にロードする場合には、図７に例示するように、非表示領域用に算出されたライン長データＨＴＬｅが表示領域の属するラインの水平同期信号ＨＳＹＮＣ＿Ｎの生成に用いられ、表示領域内にライン間でドットクロック数の変化する境界が発生し、これがノイズの原因となる。そこで、「０」以外の値を持った位相調整データの粗調整部を垂直カウンタ４０３にロードする場合には、図８に例示するように、非表示領域用に算出されたライン長データＨＴＬｅを適用するライン番号（垂直カウンタ４０３のカウント値）と表示領域用に算出されたライン長データＨＴＬｓを適用するライン番号（垂直カウンタ４０３のカウント値）とを位相調整データの粗調整部ΔＹだけ垂直方向下方にシフトし、非表示領域用に算出されたライン長データＨＴＬｅが非表示領域に、表示領域用に算出されたライン長データＨＴＬｓが表示領域に適用されるようにしてもよい。

（２）垂直同期信号ＶＳＹＮＣ＿Ｎをアクティブレベルとするときの垂直カウンタ４０３のカウント値を位相調整データに応じて増減することにより、出力映像の垂直同期信号ＶＳＹＮＣ＿Ｎと表示領域の画素信号との間に所望の位相関係を持たせてもよい。

（３）上記実施形態では、位相調整データにより、垂直カウンタ４０３および水平カウンタ４０１に所望のカウント値をロードしたが、垂直カウンタ４０３のみに所望のカウント値をロードするようにしてもよい。

（４）上記実施形態では、この発明を解像度変換を行う画像処理装置に適用したが、解像度変換以外の画像処理を行う画像処理装置に適用してもよい。また、上記実施形態では、垂直同期信号と水平同期信号と画素信号とを含む入力映像の映像信号を受け取って、垂直同期信号と水平同期信号と画素信号とを含む出力映像の映像信号を出力する画像処理装置にこの発明を適用したが、入力映像の映像信号を受け取らず、例えばアミューズメント機器等において記憶媒体から各種のパターンデータを読み出して描画を行うことにより、垂直同期信号と水平同期信号と画素信号とを含む映像信号を出力する画像処理装置にこの発明を適用してもよい。

１００……画像表示ＬＳＩ、１０１−ｋ（ｋ＝１〜Ｎ）……ラインバッファ、１０２……書き込み制御回路、１０３……同期信号生成回路、１０４……読み出し制御回路、１０５……解像度変換回路、３１……同期化部、３２……立ち下がりエッジ検出部、３３……ライン長算出回路、３４……タイミング生成回路、３０１……ライン長カウンタ、３０２……ドットカウンタ、３０３……ＯＲゲート、３０４，４０２，４０４……一致検出回路、３０５，３０６……ラッチ、３０７……ライン長調整回路、４０１……水平カウンタ、４０３……垂直カウンタ、４０５……ＡＮＤゲート、４０６……水平同期信号作成回路、４０７……垂直同期信号作成回路。

Claims (4)

1. 垂直同期信号と水平同期信号と画素信号とを含む映像信号を生成する画像処理装置において、
   垂直同期信号と表示領域内の画素信号とが予め入力された位相調整データにより指定された位相関係を持つように、前記垂直同期信号の位相を調整する手段を具備することを特徴とする画像処理装置。
2. 各々１ライン分の画素信号を記憶する複数のラインバッファと、
   入力映像の水平同期信号に同期して前記複数のラインバッファを順次選択し、選択したラインバッファに前記入力映像の１ライン分の画素信号を書き込む書き込み制御回路と、
   前記入力映像の垂直同期信号に応じて、出力映像のライン数に対応した回数だけ出力映像の水平同期信号を出力するとともに、前記入力映像の垂直同期信号に対して、予め入力された位相調整データにより指定された位相関係を持った出力映像の垂直同期信号を出力する同期信号生成回路と、
   前記出力映像の水平同期信号に応じ、前記複数のラインバッファに記憶された複数ラインの画素信号を用いて、前記入力映像と異なる解像度の出力映像を構成する１ライン分の画素信号を出力する解像度変換手段と
   を具備することを特徴とする画像処理装置。
3. 前記同期信号生成回路は、出力映像の画素に同期したドットクロックを用いて、前記入力映像の垂直同期信号の１周期内のドットクロック数をカウントするとともに、前記入力映像の垂直同期信号の１周期内のドットクロック数を出力映像のライン数により除算した商と剰余を算出し、前記商および剰余に基づいて、出力映像の各ラインに割り当てるドットクロック数を表示領域が属するラインと非表示領域が属するラインとで変え、かつ、出力映像の各ラインに割り当てるドットクロック数の総和が前記入力映像の垂直同期信号の１周期内のドットクロック数と等しくなるように調整し、出力映像の各ライン毎に定めたドットクロック数相当の間隔を空けて出力映像の水平同期信号を発生し、前記出力映像の水平同期信号の発生回数をカウントすることにより、前記入力映像の垂直同期信号に対して、予め入力された位相調整データにより指定された位相関係を持った出力映像の垂直同期信号を出力することを特徴とする請求項２に記載の画像処理装置。
4. 前記同期信号生成回路は、前記出力映像の水平同期信号の発生回数をカウントする垂直カウンタと、前記垂直カウンタのカウント値に基づいて前記出力映像の垂直同期信号を発生する垂直同期信号作成回路とを具備し、前記入力映像の垂直同期信号に応じて、前記位相調整データに基づく前記垂直カウンタに対するカウント値の設定が行われるように構成されたことを特徴とする請求項２または３に記載の画像処理装置。

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