JP2010224685A - データバックアップ方法及び情報処理装置 - Google Patents
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Abstract
【解決手段】第1の記憶部から第2の記憶部へ転送する総データサイズに相当する前記第1の記憶部内の記憶領域をN(Nは自然数)分割して同サイズのN個の分割領域に対して2N個の第2の記憶部を用意し、各分割領域に対して用意した2個の第2の記憶部の一方には当該分割領域の先頭アドレスから最終アドレスの方向へ順次データをバックアップすると共に、他方には当該分割領域の前記最終アドレスから前記先頭アドレスの方向へ順次データをバックアップし、各分割領域に対するデータのバックアップを、当該分割領域内の全てのアドレスのデータを前記2個の第2の記憶部にバックアップした時点で終了し、前記N個の分割領域に対するデータのバックアップが終了した時点で前記総データサイズのデータのバックアップ処理を完了するようにする。
【選択図】図4
Description
(付記1)
第1の記憶部から第2の記憶部へ転送する総データサイズに相当する前記第1の記憶部内の記憶領域をN(Nは自然数)分割して同サイズのN個の分割領域に対して2N個の第2の記憶部を用意し、
各分割領域に対して用意した2個の第2の記憶部の一方には当該分割領域の先頭アドレスから最終アドレスの方向へ順次データをバックアップすると共に、他方には当該分割領域の前記最終アドレスから前記先頭アドレスの方向へ順次データをバックアップし、
各分割領域に対するデータのバックアップを、当該分割領域内の全てのアドレスのデータを前記2個の第2の記憶部にバックアップした時点で終了し、
前記N個の分割領域に対するデータのバックアップが終了した時点で前記総データサイズのデータのバックアップ処理を完了する、データバックアップ方法。
(付記2)
各分割領域に対して、各アドレスのデータを第2の記憶部にバックアップすると当該アドレスがバックアップ済みであることを示すフラグを設定し、各方向へ順次データをバックアップする際に次のアドレスに対して前記フラグが設定されていると当該方向へのデータのバックアップを終了する、付記1記載のデータバックアップ方法。
(付記3)
各分割領域に対して、2系統のDMAエンジンにより別々に前記第2の記憶部の一方及び他方にDMA転送によるデータのバックアップを制御し、
前記フラグを前記DMAエンジンがアクセス可能なキャッシュメモリテーブルに格納する、付記2記載のデータバックアップ方法。
(付記4)
各分割領域に対して、データのバックアップを行ったのが前記2系統のDMAエンジンのうちどちらであるかを示す情報を前記フラグと共に前記キャッシュメモリテーブルに格納する、付記3記載のデータバックアップ方法。
(付記5)
前記データバックアップ処理を停電時に行う、付記1乃至4のいずれか1項記載のデータバックアップ方法。
(付記6)
前記第1及び第2の記憶部を備えた情報処理装置のファームウェアから前記総データサイズ、及び前記総データサイズに相当する前記第1の記憶部内の記憶領域の先頭アドレス及び終了アドレスを指定する、付記1乃至5のいずれか1項記載のデータバックアップ方法。
(付記7)
前記各分割領域に対するデータのバックアップ時に、前記第2の記憶部内の不良ブロックに関する情報を格納した不良ブロック管理テーブルを参照して前記第1の記憶部内のアクセス可能領域を識別する、付記1乃至6のいずれか1項記載のデータバックアップ方法。
(付記8)
プロセッサと、
前記プロセッサの主記憶として機能する揮発性の第1の記憶部と、
停電時に転送する総データサイズに相当する前記第1の記憶部内の記憶領域をN(Nは自然数)分割して同サイズのN個の分割領域に対して2N個設けられた不揮発性の第2の記憶部と、
各分割領域に対して用意した2個の第2の記憶部の一方には当該分割領域の先頭アドレスから最終アドレスの方向へ順次データをバックアップすると共に、他方には当該分割領域の前記最終アドレスから前記先頭アドレスの方向へ順次データをバックアップするよう前記第1の記憶部から前記第2の記憶へのデータのバックアップを制御するメモリコントローラを備え、
各分割領域に対するデータのバックアップは、当該分割領域内の全てのアドレスのデータを前記2個の第2の記憶部にバックアップした時点で終了し、
前記N個の分割領域に対するデータのバックアップが終了した時点で前記総データサイズのデータのバックアップ処理を完了する、情報処理装置。
(付記9)
前記メモリコントローラは、各分割領域に対して、各アドレスのデータを第2の記憶部にバックアップすると当該アドレスがバックアップ済みであることを示すフラグを設定し、各方向へ順次データをバックアップする際に次のアドレスに対して前記フラグが設定されていると当該方向へのデータのバックアップを終了する、付記8記載の情報処理装置。
(付記10)
前記メモリコントローラは、各分割領域に対して、前記第2の記憶部の一方及び他方にDMA転送によるデータのバックアップを別々に制御する2系統のDMAエンジンと、
前記フラグを前記DMAエンジンがアクセス可能に格納するキャッシュメモリテーブルを有する、付記9記載の情報処理装置。
(付記11)
前記メモリコントローラは、各分割領域に対して、データのバックアップを行ったのが前記2系統のDMAエンジンのうちどちらであるかを示す情報を前記フラグと共に前記キャッシュメモリテーブルに格納する、付記10記載の情報処理装置。
(付記12)
前記メモリコントローラは、前記各分割領域に対するデータのバックアップ時に、前記第2の記憶部内の不良ブロックに関する情報を格納した不良ブロック管理テーブルを参照して前記第1の記憶部内のアクセス可能領域を識別する、付記8乃至11のいずれか1項記載の情報処理装置。
(付記13)
AC電源電圧を供給されて前記プロセッサ、前記第1及び第2の記憶部、及び前記メモリコントローラにDC電源電圧を供給する電源供給ユニットと、
前記電源供給ユニットが供給するDC電源電圧で充電され、前記電源供給ユニットがDC電源電圧を供給しないと前記電源供給ユニットの代わりに前記プロセッサ、前記第1及び第2の記憶部、及び前記メモリコントローラにDC電源電圧を供給する停電時給電ユニットを更に備え、
前記メモリコントローラは、前記電源供給ユニットがDC電源電圧を供給しないと、前記プロセッサの制御下で前記データバックアップ処理を行う、付記8乃至12のいずれか1項記載の情報処理装置。
(付記14)
前記プロセッサは、ファームウェアから前記総データサイズ、及び前記総データサイズに相当する前記第1の記憶部内の記憶領域の先頭アドレス及び終了アドレスを前記メモリコントローラに対して指定する、付記8乃至13のいずれか1項記載の情報処理装置。
(付記15)
前記メモリコントローラは、FPGA(Field Programmable Gate Array)で形成されている、付記8乃至14のいずれか1項記載の情報処理装置。
12,34 メモリコントローラ
13 キャッシュメモリ
15 フラッシュメモリ
21 電源供給ユニット
22 停電時給電ユニット
31 情報処理装置
35 HDD
36 ホスト装置
341 DMAエンジン
342 不良ブロック管理テーブル
343 キャッシュメモリテーブル
Claims (6)
- 第1の記憶部から第2の記憶部へ転送する総データサイズに相当する前記第1の記憶部内の記憶領域をN(Nは自然数)分割して同サイズのN個の分割領域に対して2N個の第2の記憶部を用意し、
各分割領域に対して用意した2個の第2の記憶部の一方には当該分割領域の先頭アドレスから最終アドレスの方向へ順次データをバックアップすると共に、他方には当該分割領域の前記最終アドレスから前記先頭アドレスの方向へ順次データをバックアップし、
各分割領域に対するデータのバックアップを、当該分割領域内の全てのアドレスのデータを前記2個の第2の記憶部にバックアップした時点で終了し、
前記N個の分割領域に対するデータのバックアップが終了した時点で前記総データサイズのデータのバックアップ処理を完了する、データバックアップ方法。 - 各分割領域に対して、各アドレスのデータを第2の記憶部にバックアップすると当該アドレスがバックアップ済みであることを示すフラグを設定し、各方向へ順次データをバックアップする際に次のアドレスに対して前記フラグが設定されていると当該方向へのデータのバックアップを終了する、請求項1記載のデータバックアップ方法。
- プロセッサと、
前記プロセッサの主記憶として機能する揮発性の第1の記憶部と、
停電時に転送する総データサイズに相当する前記第1の記憶部内の記憶領域をN(Nは自然数)分割して同サイズのN個の分割領域に対して2N個設けられた不揮発性の第2の記憶部と、
各分割領域に対して用意した2個の第2の記憶部の一方には当該分割領域の先頭アドレスから最終アドレスの方向へ順次データをバックアップすると共に、他方には当該分割領域の前記最終アドレスから前記先頭アドレスの方向へ順次データをバックアップするよう前記第1の記憶部から前記第2の記憶へのデータのバックアップを制御するメモリコントローラを備え、
各分割領域に対するデータのバックアップは、当該分割領域内の全てのアドレスのデータを前記2個の第2の記憶部にバックアップした時点で終了し、
前記N個の分割領域に対するデータのバックアップが終了した時点で前記総データサイズのデータのバックアップ処理を完了する、情報処理装置。 - 前記メモリコントローラは、各分割領域に対して、各アドレスのデータを第2の記憶部にバックアップすると当該アドレスがバックアップ済みであることを示すフラグを設定し、各方向へ順次データをバックアップする際に次のアドレスに対して前記フラグが設定されていると当該方向へのデータのバックアップを終了する、請求項3記載の情報処理装置。
- 前記メモリコントローラは、各分割領域に対して、前記第2の記憶部の一方及び他方にDMA転送によるデータのバックアップを別々に制御する2系統のDMAエンジンと、
前記フラグを前記DMAエンジンがアクセス可能に格納するキャッシュメモリテーブルを有する、請求項4記載の情報処理装置。 - 前記メモリコントローラは、各分割領域に対して、データのバックアップを行ったのが前記2系統のDMAエンジンのうちどちらであるかを示す情報を前記フラグと共に前記キャッシュメモリテーブルに格納する、請求項5記載の情報処理装置。
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