JP2010224215A - 液晶表示装置および電子機器 - Google Patents

Abstract

【課題】ＣＯＭ分割駆動を行う際に、共通電極が異常な電位となるのを回避することができる液晶表示装置及び電子機器を提供する。
【解決手段】画素を構成する共通電極１０８が複数に分割されており、複数の共通電極１０８にそれぞれ対応して設けられた単位制御回路Ｐを有する共通電極駆動回路（制御回路）４０を備える。単位制御回路Ｐは、ラッチ回路Ｑと選択回路Ｒとを含んで構成され、選択回路Ｒは、極性信号ＰＯＬに応じて電圧ＶＣＯＭＬ又は電圧ＶＣＯＭＨを共通電極１０８に供給する電圧供給状態と、共通電極１０８を電気的に切り離したＨｉ−Ｚ状態（ハイ・インピーダンス状態）とする電圧遮断状態とを切り替え可能に構成する。
【選択図】図３

Description

本発明は、画素を構成する共通電極が複数に分割された液晶表示装置、及びその液晶表示装置を備えた電子機器に関する。

従来、画像を表示する表示装置として、液晶表示装置が広く用いられている。この液晶表示装置は、素子基板と、この素子基板に対向配置された対向基板と、素子基板と対向基板との間に設けられた液晶とを備える。
このような液晶表示装置として、電圧ＶＣＯＭＬおよび電圧ＶＣＯＭＨを交互に共通電極に供給する制御回路と、選択電圧を複数の走査線に順次供給する走査線駆動回路と、走査線が選択された際に、電圧ＶＣＯＭＬよりも電位の高い正極性の画像信号と、電圧ＶＣＯＭＨよりも電位の低い負極性の画像信号と、を交互に複数のデータ線に供給するデータ線駆動回路とを備えるというものがある（例えば、特許文献１参照）。
ここでは、共通電極を一水平ライン毎に分割し、共通電極毎に制御回路から電圧ＶＣＯＭＬ又は電圧ＶＣＯＭＨを供給する、所謂、共通電極分割駆動（ＣＯＭ分割駆動）を行っている。このＣＯＭ分割駆動を採用することにより、表示品位の低下を抑制することができる。

特開２００８−３３２９８号公報

上記特許文献１に記載の液晶表示装置における制御回路は、共通電極と電圧ＶＣＯＭＨの電圧供給線とを接続するスイッチと、共通電極と電圧ＶＣＯＭＬの電圧供給線とを接続するスイッチとのうち、何れか一方が必ずオン状態となる構成となっている。そのため、共通電極には、必ず電圧ＶＣＯＭＬ及び電圧ＶＣＯＭＨの何れか一方が供給される。
ところで、ＣＯＭ分割駆動を採用する場合、クロストーク対策等により、共通電極の両端に電圧供給源である制御回路を配置する。この場合、必ず共通電極の両端に同じ電位を印加する必要があるが、電源投入時など回路が駆動し始めるまでの不安定期間では、両端の電位が異なってしまう場合がある。すると、共通電極に異常な突入電流が流れ込んでしまう。
そこで、本発明は、ＣＯＭ分割駆動を行う際に、共通電極が異常な電位となるのを回避することができる液晶表示装置及び電子機器を提供することを課題としている。

上記課題を解決するために、本発明に係る液晶表示装置は、複数の走査線と複数のデータ線との交差に対応して設けられた複数の画素と、画像データを前記データ線に供給する駆動回路とを有する表示パネルと、を備える液晶表示装置であって、前記複数の画素は、液晶層を挟んで対向する一対の基板と、液晶層の液晶分子を駆動する共通電極及び画素電極と、で構成され、前記共通電極は複数に分割されており、極性信号に応じて第１電圧及び当該第１電圧よりも電位の高い第２電圧の何れか一方を前記共通電極に供給する電圧供給状態と、前記共通電極をハイインピーダンス状態とする電圧遮断状態とを切替可能な制御回路を備えることを特徴としている。
このように、共通電極を複数に分割し、共通電極毎に第１電圧又は第２電圧を供給するＣＯＭ分割駆動を採用するので、例えば、第１電圧と第２電圧とを１水平ライン毎に交互に共通電極に供給すると共に、これら共通電極の電圧に対して、正極性の画像信号と負極性の画像信号とを１水平ライン毎に交互に供給することができる。これにより、画素間のフリッカを相殺し、表示品位の低下を抑制することができる。

さらに、制御回路を、共通電極毎に第１電圧又は第２電圧を供給する電圧供給状態と、共通電極をハイインピーダンス状態とする電圧遮断状態とを切替可能に構成するので、回路が不安定状態であるとき等に電圧遮断状態とすることで、共通電極が異常な電位となるのを防止することができる。
また、本発明に係る液晶表示装置は、上記において、前記制御回路は、前記共通電極の両端側にそれぞれ配置されていることを特徴としている。
これにより、共通電極のクロストーク対策を施すことができる。また、回路が不安定状態であるとき等に電圧遮断状態とすることで、共通電極の両端側に配置された制御回路から夫々異なる電位が印加されることに起因して、共通電極に異常な突入電流が流れ込むのを抑制することができる。したがって、当該突入電流による液晶への悪影響を回避することができる。

さらに、本発明に係る液晶表示装置は、上記において、前記制御回路は、前記共通電極と前記第１電圧の電圧供給源との間に接続された第１スイッチと、前記共通電極と前記第２電圧の電圧供給源との間に接続された第２スイッチとを備え、前記第１スイッチ及び前記第２スイッチの何れか一方をオン状態とすることで、前記電圧供給状態とし、前記第１スイッチ及び前記第２スイッチを同時にオフ状態とすることで、前記電圧遮断状態とすることを特徴としている。
これにより、比較的簡易な回路構成で、電圧供給状態と電圧遮断状態との切り替えを行うことができる。

さらにまた、本発明に係る液晶表示装置は、上記において、前記制御回路は、電源投入後の所定期間及び電源遮断中に、前記電圧遮断状態とすることを特徴としている。
これにより、共通電極の両端の電位が異なる状態となる可能性が高い、電源投入後の回路が駆動し始めるまでの期間や電源遮断中に、共通電極をハイインピーダンス状態とすることができる。したがって、異常動作を効果的に回避することができる。
また、本発明に係る液晶表示装置は、上記において、前記制御回路は、前記共通電極に供給する電圧を、前記第１電圧と前記第２電圧とで切り替える直前に、前記電圧遮断状態とすることを特徴としている。

このように、共通電極に供給する電圧の反転時に共通電極をハイインピーダンス状態とするので、制御回路のスイッチング素子の特性差による遅延に起因して、共通電極の両端の電位が異なる状態となるのを抑制することができる。その結果、上記遅延が原因で発生する貫通電流を抑制することができる。
さらに、本発明に係る電子機器は、上記の何れかの液晶表示装置を備えることを特徴としている。
これにより、表示品位低下の抑制および共通電極の電位異常の抑制を実現した電子機器とすることができる。

本実施形態における液晶表示装置の構成を示すブロック図である。 共通電極駆動回路４０Ｂのラッチ回路ＬＱの具体的構成を示す図である。 共通電極駆動回路４０Ｂの選択回路ＬＲの具体的構成を示す図である。 第１の実施形態における動作を説明するタイミングチャートである。 一般的な共通電極駆動回路における単位制御回路の構成を示す図である。 第２の実施形態における単位制御回路ＬＰの構成を示す図である。 第２の実施形態における動作を説明するタイミングチャートである。 一般的な共通電極駆動回路を用いた場合のタイミングチャートである。

以下、本発明の実施の形態を図面に基づいて説明する。
（第１の実施形態）
図１は第１の実施形態における液晶表示装置１０の構成を示すブロック図である。
液晶表示装置１０は、アクティブマトリクス方式の薄膜トランジスタ（ＴＦＴ）を用いた液晶パネルを備える。この液晶表示装置１０は、図１に示すように、表示領域１００を有しており、この表示領域１００の周囲に、走査線駆動回路２０、データ線駆動回路３０、共通電極駆動回路４０Ａ，４０Ｂが配置されている。
液晶パネルは、特に図示しないが、素子基板と対向基板とが、一定の間隙を保って貼り合わせられているとともに、この間隙に液晶を封止した構成となっている。

液晶パネルが有する表示領域１００には、複数の走査線１１２が行（Ｘ）方向に延在するように設けられ、また、複数のデータ線１１４が列（Ｙ）方向に延在するように、且つ各走査線１１２と互いに電気的な絶縁を保つように設けられている。そして、走査線１１２とデータ線１１４との交差部に対応して、それぞれ画素１１０が配置されている。
各画素１１０は、画素スイッチング素子として機能するｎチャネル型の薄膜トランジスタ（以下、ＴＦＴと称す）１１６と、画素電極１１８と、この画素電極１１８に対向して設けられた共通電極１０８と、蓄積容量１３０とを有する。
各画素１１０については互いに同一構成なので、ｎ行ｍ列に位置するもので代表して説明すると、当該ｎ行ｍ列の画素１１０において、ＴＦＴ１１６のゲート電極はｎ行目の走査線１１２に接続される一方、そのソース電極はｍ列目のデータ線１１４に接続され、そのドレイン電極は画素電極１１８に接続されている。

また、共通電極１０８は、走査線１１２に対応して１水平ライン毎に分割されている。１水平ライン毎に分割された複数の共通電極１０８は、ＩＴＯ（Indium Tin Oxide）といった透明導電材料からなり、走査線１１２に沿って設けられている。そして、これら共通電極１０８には、共通電極駆動回路４０Ａ，４０Ｂから電圧ＶＣＯＭＬ（第１電圧）と、この電圧ＶＣＯＭＬよりも電位の高い電圧ＶＣＯＭＨ（第２電圧）とが、コモン信号Ｚとして交互に供給されるようになっている。このように、共通電極１０８毎に共通電極駆動回路４０Ａ及び４０Ｂから電圧ＶＣＯＭＬ又は電圧ＶＣＯＭＨを供給する方式を、以下、ＣＯＭ分割駆動方式という。
なお、共通電極１０８は、ＩＴＯ（Indium Tin Oxide）等の透明導電材料からなるため、抵抗を低減するために走査線１１２と同じ材料からなる共通電極配線を、分割された複数の共通電極１０８毎に設け接続してもよい。

共通電極駆動回路４０Ａ及び４０Ｂは、クロストーク対策のために、図１における表示領域１００の左右両側（共通電極１０８の両端側）に配置されている。そして、共通電極１０８にコモン信号Ｚを供給する際には、共通電極駆動回路４０Ａ及び４０Ｂから同じ電位のコモン信号Ｚを出力する。
画素容量１２０は、画素電極１１８と共通電極１０８とで誘電体の一種である液晶を挟持しており、画素電極１１８と共通電極１０８との差電圧を保持する構成となっている。この構成において、画素容量１２０では、その透過光量が当該保持電圧の実効値に応じて変化する。
本実施形態では、画素電極１１８と共通電極１０８とは同一基板（素子基板）上に形成されており、液晶表示装置１０の液晶は横電界駆動方式のＦＦＳ（Fringe Field Switching）モードで動作するものとする。

走査線駆動回路２０は、特に図示しないが、シフトレジスタと、出力制御回路及びバッファとを含む。この走査線駆動回路２０は、垂直スタート信号ＳＴＶ及び垂直クロック信号ＣＫＶ１，ＣＫＶ２に応じて、１フレームの期間にわたって走査信号Ｙ１、Ｙ２、Ｙ３、…、Ｙ３２０を、それぞれ１、２、３、…、３２０行目の走査線１１２に供給するものである。すなわち、走査線駆動回路２０は、走査線１１２を１、２、３、…、３２０行目という順番で選択すると共に、選択した走査線１１２に接続されたＴＦＴ１１６をすべてオン状態（導通状態）とする。
また、データ線駆動回路３０は、走査線駆動回路３０により選択される走査線１１２に位置する画素１１０の表示階調に応じた電圧であるデータ信号Ｘ１、Ｘ２、Ｘ３、…、Ｘ２４０を、１、２、３、…、２４０列目のデータ線１１４にそれぞれ供給するものである。

ここで、データ線駆動回路３０は、共通電極１０８の電圧よりも電位の高い正極性のデータ信号をデータ線１１４に供給して、この正極性のデータ信号に基づく画像電圧を画素電極１１８に書き込む正極性書込と、共通電極１０８の電圧よりも電位の低い負極性のデータ信号をデータ線１１４に供給して、この負極性のデータ信号に基づく画像電圧を画素電極１１８に書き込む負極性書込とを、１水平ライン毎に交互に行う。
以上のように構成された液晶表示装置１０の基本動作は次のようになる。
本実施形態では、ｎ行目の走査線１１２に走査信号Ｙｎが供給される前に、ｎ行目の共通電極１０８にコモン信号Ｚｎを供給する。
まず、共通電極駆動回路４０Ａ，４０Ｂから共通電極１０８に、コモン信号Ｚとして電圧ＶＣＯＭＬまたは電圧ＶＣＯＭＨを選択的に供給する。

具体的には、各共通電極１０８には、１フレーム期間毎に、電圧ＶＣＯＭＬと電圧ＶＣＯＭＨとが交互に供給される。例えば、ある１フレーム期間において、ｎ行目（ｎは、１≦ｎ≦３２０を満たす整数）の共通電極１０８ｎに電圧ＶＣＯＭＬを供給した場合、次の１フレーム期間では、共通電極１０８ｎに電圧ＶＣＯＭＨを供給する。
また、隣接する共通電極１０８には、互いに異なる電圧を供給する。例えば、ある１フレーム期間において、共通電極１０８ｎに電圧ＶＣＯＭＬを供給した場合、同一の１フレーム期間において、（ｎ−１）行目の共通電極１０８（ｎ−１）と（ｎ＋１）行目の共通電極１０８（ｎ＋１）とには、電圧ＶＣＯＭＨを供給する。

次に、走査線駆動回路２０から３２０行の走査線１１２に走査信号Ｙ１〜Ｙ３２０を順次供給することで、各走査線１１２に接続された全てのＴＦＴ１１６を順次オン状態にして、各走査線１１２に係る全ての画素１１０を順次選択する。
次に、これら画素１１０の選択に同期して、共通電極１０８の電圧に応じて、データ線駆動回路３０からデータ線１１４に、正極性の画像信号と負極性の画像信号とを、１水平ライン毎に交互に供給する。
具体的には、３２０行の共通電極１０８のうち、選択した画素１１０に係る共通電極１０８ｎに電圧ＶＣＯＭＬを供給した場合には、正極性の画像信号をデータ線１１４に供給する。一方、３２０行の共通電極１０８のうち、選択した画素１１０に係る共通電極１０８ｎに電圧ＶＣＯＭＨを供給した場合には、負極性の画像信号をデータ線１１４に供給する。

すると、走査線駆動回路２０で選択した全ての画素１１０に、データ線駆動回路３０からデータ線１１４およびオン状態のＴＦＴ１１６を介して画像信号が供給されて、この画像信号に基づく画像電圧が画素電極１１８に書き込まれる。これにより、画素電極１１８と共通電極１０８との間に電位差が生じて、駆動電圧が液晶に印加される。
なお、走査線駆動回路２０及びデータ線駆動回路３０が駆動回路に対応し、共通電極駆動回路４０Ａ及び４０Ｂが制御回路に対応している。

（共通電極駆動回路の構成）
次に、共通電極駆動回路４０Ａ及び４０Ｂの構成について説明する。
共通電極駆動回路４０Ａ及び４０Ｂは、３２０行の共通電極１０８に対応して、３２０個の単位制御回路Ｐ１〜Ｐ３２０をそれぞれ備える。各単位制御回路Ｐは、ラッチ回路Ｑと選択回路Ｒとをそれぞれ備える。

単位制御回路Ｐには、電圧ＶＣＯＭＬと、電圧ＶＣＯＭＨと、電圧ＶＣＯＭＬまたは電圧ＶＣＯＭＨを選択するための極性信号ＰＯＬとが供給される。そして、ラッチ回路Ｑで極性信号ＰＯＬを保持すると共に、選択回路Ｒで、ラッチ回路Ｑで保持した極性信号ＰＯＬに応じて電圧ＶＣＯＭＬまたは電圧ＶＣＯＭＨを選択的に出力するようになっている。さらに、選択回路Ｒは、電圧ＶＣＯＭＬまたは電圧ＶＣＯＭＨを選択的に出力する電圧供給状態と、電圧ＶＣＯＭＬ及び電圧ＶＣＯＭＨを何れも出力しない電圧遮断状態とを切り替え可能に構成されている。
以下、図１における右側に配置した共通電極駆動回路４０Ａの単位制御回路を符号ＲＰ、ラッチ回路を符号ＲＱ、選択回路を符号ＲＲで示す。同様に、図１における左側に配置した共通電極駆動回路４０Ｂの単位制御回路を符号ＬＰ、ラッチ回路を符号ＬＱ、選択回路を符号ＬＲで示す。

（ラッチ回路の構成）
次に、ラッチ回路Ｑの構成について具体的に説明する。
図２は、共通電極駆動回路４０Ｂのラッチ回路ＬＱの具体的構成を示す図である。
ラッチ回路ＬＱは、１行目の走査線１１２と最終行の走査線１１２のそれぞれに対応して設けられた第１のラッチ回路ＬＱ１及びＬＱ３２０と、それ以外の走査線１１２のそれぞれに対応して設けられた第２のラッチ回路ＬＱ２〜ＬＱ３１９と、を備える。
先ず、第２のラッチ回路ＬＱ２〜ＬＱ３１９について説明する。
ここでは、ｂ行目（ｂは、２≦ｂ≦３１９を満たす整数）の走査線１１２（ｂ）に対応して設けられた第２のラッチ回路ＬＱ（ｂ）を用いて説明する。第２のラッチ回路ＬＱ（ｂ）は、否定論理和演算回路（以降、ＮＯＲ回路と呼ぶ）Ｕ１、第１のインバータＵ２、第２のインバータＵ３、第１のクロックドインバータＵ４および第２のクロックドインバータＵ５を備える。

ｂ行目の走査線１１２（ｂ）に対応する第２のラッチ回路ＬＱにおいて、ＮＯＲ回路Ｕ１の２つの入力端子のうち、一方の入力端子は、１行上で隣接する（ｂ−１）行目の走査線１１２（ｂ−１）に接続され、他方の入力端子は、１行下で隣接する（ｂ＋１）行目の走査線１１２（ｂ＋１）に接続されている。ＮＯＲ回路Ｕ１の出力端子は、第１のインバータＵ２の入力端子と、第１のクロックドインバータＵ４の反転入力制御端子と、第２のクロックドインバータＵ５の非反転入力制御端子とにそれぞれ接続されている。
第１のインバータＵ２の出力端子は、第１のクロックドインバータＵ４の非反転入力制御端子と、第２のクロックドインバータＵ５の反転入力制御端子とにそれぞれ接続されている。
第１のクロックドインバータＵ４の入力端子には、極性信号ＰＯＬが入力され、第１のクロックドインバータＵ４の出力端子は、第２のインバータＵ３の入力端子に接続されている。

第２のインバータＵ３の入力端子は、第１のクロックドインバータＵ４の出力端子と、第２のクロックドインバータＵ５の出力端子とに接続され、第２のインバータＵ３の出力端子は、ｂ行目の第２のラッチ回路ＬＱにおけるラッチ信号ＬＡＴ（ｂ）を出力するとともに、第２のクロックドインバータＵ５の入力端子に接続されている。
また、第１のクロックドインバータＵ４の出力端子と、第２のクロックドインバータＵ５の出力端子との接続点からは、ラッチ信号／ＬＡＴ（ｂ）を出力する。なお、ラッチ信号ＬＡＴは正論理の信号であり、ラッチ信号／ＬＡＴ（ＬＡＴバー）は負論理の信号である。
このように構成されたｂ行目の第２のラッチ回路ＬＱ（ｂ）は、次のように動作する。

すなわち、走査線１１２（ｂ−１）または走査線１１２（ｂ＋１）のうち、少なくとも一方に選択電圧としてＨレベルの信号が供給されると、ＮＯＲ回路Ｕ１は、Ｌレベルの信号を出力する。このため、第１のクロックドインバータＵ４は、否定動作が許可されるオン状態となるので、極性信号ＰＯＬの論理レベルを反転して出力する。この第１のクロックドインバータＵ４によって論理レベルが反転されて出力された信号は、第２のインバータＵ３により論理レベルが再度反転されて極性信号ＰＯＬに戻るので、ラッチ信号ＬＡＴ（ｂ）は、極性信号ＰＯＬと同一論理レベルとなる。
一方、走査線１１２（ｂ−１）および走査線１１２（ｂ＋１）の両方に非選択電圧としてＬレベルの信号が供給されると、ＮＯＲ回路Ｕ１は、Ｈレベルの信号を出力する。このとき、第１のクロックドインバータＵ４は、否定動作が禁止されるオフ状態となり、第２のクロックドインバータＵ５が、否定動作が許可されるオン状態となる。

したがって、ラッチ信号ＬＡＴ（ｂ）は、第２のインバータＵ３および第２のクロックドインバータＵ５によってラッチされることになる。
このように、ｂ行目の第２のラッチ回路ＬＱ（ｂ）は、走査線１１２（ｂ−１）または走査線１１２（ｂ＋１）のうち、少なくとも一方に選択電圧が供給されると、極性信号ＰＯＬを取り込んで、極性信号ＰＯＬと同一論理レベルのラッチ信号ＬＡＴ（ｂ）を出力し、走査線１１２（ｂ−１）および走査線１１２（ｂ＋１）の両方に非選択電圧が供給されると、ラッチ信号ＬＡＴ（ｂ）を、第２のインバータＵ３および第２のクロックドインバータＵ５により保持しつつ出力することになる。

次に、第１のラッチ回路ＬＱ１，ＬＱ３２０について説明する。
第１のラッチ回路ＬＱ１，ＬＱ３２０は、第２のラッチ回路ＬＱ２〜ＬＱ３１９と比べて、ＮＯＲ回路Ｕ１を廃して、第１のインバータＵ２の入力端子、第１のクロックドインバータＵ４の反転入力制御端子および第２のクロックドインバータＵ５の非反転入力制御端子をそれぞれＬレベルに相当する電圧ＶＬＬに固定化したものである。なお、電圧ＶＬＬは、実質的には非選択電圧に等しく、電圧基準のゼロ電位である。
このような構成の第１のラッチ回路ＬＱ１，ＬＱ３２０は、第２のラッチ回路ＬＱ２〜ＬＱ３１９においてＮＯＲ回路Ｕ１がＬレベルとなる場合と同様の動作をする。すなわち、第１のラッチ回路ＬＱ１，ＬＱ３２０は、常に極性信号ＰＯＬを取り込んで、極性信号ＰＯＬと同一論理レベルのラッチ信号ＬＡＴ１、ＬＡＴ３２０を出力する。
なお、共通電極駆動回路４０Ａのラッチ回路ＲＱについても、図２に示す共通電極駆動回路４０Ｂのラッチ回路ＬＱと同様の構成を有する。

（選択回路の構成）
次に、選択回路Ｒの構成について具体的に説明する。
図３は、共通電極駆動回路４０Ｂの選択回路ＬＲの具体的構成を示す図である。
選択回路ＬＲは、電圧供給回路ＬＲａと、Ｈｉ−Ｚ選択回路ＬＲｂとをそれぞれ備えた構成となっている。
電圧供給回路ＬＲａは、ｎ型トランジスタＴｒ１，Ｔｒ２と、インバータ４１〜４４と、を備える。また、Ｈｉ−Ｚ選択回路ＬＲｂは、ｎ型トランジスタＴｒ３，Ｔｒ４と、抵抗Ｒ１，Ｒ２と、を備える。
トランジスタＴｒ１のゲート電極は、インバータ４１及び４２を介してトランジスタＴｒ３のドレイン電極に接続されている。また、トランジスタＴｒ１のソース電極は電圧ＶＣＯＭＨ又は電圧ＶＣＯＭＬの電圧供給線に接続され、ドレイン電極は共通電極１０８に接続されている。

ここで、偶数行目に対応して設けられた電圧供給回路ＬＲａのトランジスタＴｒ１のソース電極は、電圧ＶＣＯＭＨの電圧供給線に接続され、奇数行目に対応して設けられた電圧供給回路ＬＲａのトランジスタＴｒ１のソース電極は、電圧ＶＣＯＭＬの電圧供給線に接続されている。
トランジスタＴｒ２のゲート電極は、インバータ４３及び４４を介してトランジスタＴｒ４のドレイン電極に接続されている。また、トランジスタＴｒ２のソース電極は電圧ＶＣＯＭＨ又は電圧ＶＣＯＭＬの電圧供給線に接続され、ドレイン電極は共通電極１０８に接続されている。
ここで、偶数行目に対応して設けられた電圧供給回路ＬＲａのトランジスタＴｒ２のソース電極は、電圧ＶＣＯＭＬの電圧供給線に接続され、奇数行目に対応して設けられた電圧供給回路ＬＲａのトランジスタＴｒ２のソース電極は、電圧ＶＣＯＭＨの電圧供給線に接続されている。

トランジスタＴｒ３及びＴｒ４のゲート電極には、選択信号ＩＮＴが印加される。また、トランジスタＴｒ３のソース電極にはラッチ回路ＲＱからのラッチ信号ＬＡＴが印加され、トランジスタＴｒ４のソース電極にはラッチ回路ＲＱからのラッチ信号／ＬＡＴが印加される。
ここで、選択信号ＩＮＴは、図４に示すように、電源投入後の所定期間や電源立ち下げ時（電源遮断時）においてＬレベルとなり、それ以外の期間ではＨレベルとなる信号である。
抵抗Ｒ１及びＲ２は、トランジスタＴｒ３のドレイン電極とトランジスタＴｒ４のドレイン電極との間に直列に接続されている。そして、抵抗Ｒ１と抵抗Ｒ２との接続ノードが接地された構成となっている。

選択信号ＩＮＴがＬレベルであるときには、トランジスタＴｒ３及びＴｒ４がオフ状態となり、これに伴ってトランジスタＴｒ１及びＴｒ２がオフ状態となる。したがって、各共通電極１０８は、共通電極駆動回路４０Ｂと電気的に切り離されて電圧供給が遮断された状態、所謂Ｈｉ−Ｚ状態（ハイ・インピーダンス状態）となる。
一方、選択信号ＩＮＴがＨレベルであるときには、トランジスタＴｒ３及びＴｒ４がオン状態となる。したがって、トランジスタＴｒ１及びＴｒ２は、ラッチ回路ＬＱからのラッチ信号ＬＡＴ及び／ＬＡＴに応じて何れか一方がオン状態となり、共通電極１０８には電圧ＶＣＯＭＨ又は電圧ＶＣＯＭＬが供給される、所謂電圧供給状態となる。

すなわち、偶数行目に対応して設けられた選択回路ＬＲは、ラッチ信号ＬＡＴがＨレベルであれば、共通電極１０８にコモン信号Ｚとして電圧ＶＣＯＭＨを供給し、ラッチ信号ＬＡＴがＬレベルであれば、共通電極１０８にコモン信号Ｚとして電圧ＶＣＯＭＬを供給する。
一方、奇数行目に対応して設けられた選択回路ＬＲは、ラッチ信号ＬＡＴがＨレベルであれば、共通電極１０８にコモン信号Ｚとして電圧ＶＣＯＭＬを供給し、ラッチ信号ＬＡＴがＬレベルであれば、共通電極１０８にコモン信号Ｚとして電圧ＶＣＯＭＨを供給する。
この図３において、トランジスタＴｒ１が第１スイッチに対応し、トランジスタＴｒ２が第２スイッチに対応している。
なお、共通電極駆動回路４０Ａの選択回路ＲＲについても、図３に示す共通電極駆動回路４０Ｂの選択回路ＬＲと同様の構成を有する。

次に、共通電極駆動回路４０の動作について説明する。
先ず、安定動作時における共通電極駆動回路４０の動作について説明する。
この安定動作時には、選択信号ＩＮＴをＨレベルとする。したがって、各選択回路ＲのトランジスタＴｒ３及びＴｒ４はそれぞれオン状態となる。
極性信号ＰＯＬがＨレベルであるとすると、１行目及び３２０行目のラッチ回路ＲＱ１，ＬＱ１及びＲＱ３２０，ＬＱ３２０は、Ｈレベルの極性信号ＰＯＬを取り込んで、Ｈレベルのラッチ信号ＬＡＴ及びＬレベルのラッチ信号／ＬＡＴを出力する。したがって、１行目の選択回路ＲＲ１，ＬＲ１は、コモン信号Ｚ１として電圧ＶＣＯＭＬを出力し、３２０行目の選択回路ＲＲ３２０，ＬＲ３２０は、コモン信号Ｚ３２０として電圧ＶＣＯＭＨを出力する。これにより、１行目の共通電極１０８の電位はＶＣＯＭＬとなり、３２０行目の共通電極１０８の電位はＶＣＯＭＨとなる。

この状態で、走査信号Ｙ１がＨレベルとなると、２行目のラッチ回路ＲＱ２，ＬＱ２は、Ｈレベルとなるラッチ信号ＬＡＴ２を出力する。すると、２行目の選択回路ＲＲ２，ＬＲ２は、コモン信号Ｚ２として電圧ＶＣＯＭＨを出力する。これにより、２行目の共通電極１０８の電位はＶＣＯＭＨとなる。
その後、走査信号Ｙ１がＬレベルとなり、走査信号Ｙ２がＨレベルとなると、２行目のラッチ回路ＲＱ２，ＬＱ２は、Ｈレベルのラッチ信号ＬＡＴ２を保持し、出力する。したがって、２行目の共通電極１０８の電位はＶＣＯＭＨに保たれる。
また、このとき、３行目のラッチ回路ＲＱ３，ＬＱ３は、Ｈレベルとなるラッチ信号ＬＡＴ３を出力する。すると、３行目の選択回路ＲＲ３，ＬＲ３は、コモン信号Ｚ３として電圧ＶＣＯＭＬを出力する。これにより、３行目の共通電極１０８の電位はＶＣＯＭＬとなる。

このように、共通電極駆動回路４０は、１行目の走査線１１２にＨレベルとなる走査信号Ｙ１が供給されるのに同期して２行目の共通電極１０８に電圧ＶＣＯＭＨを供給する。すなわち、同一の１フレーム期間において、ｐ行目（ｐは１≦ｐ≦３２０を満たす偶数）の共通電極１０８には、Ｈレベルの走査信号Ｙ（ｐ−１）が供給されるのに同期して、電圧ＶＣＯＭＨが供給される。そして、以降、次のフレームの期間においてＨレベルの走査信号Ｙ（ｐ−１）が再び供給されるまで、ｐ行目の共通電極１０８の電位を電圧ＶＣＯＭＨに保持する。

また、同一の１フレーム期間において、ｑ行目（ｑは１≦ｑ≦３２０を満たす奇数）の共通電極１０８には、Ｈレベルの走査信号Ｙ（ｑ−１）が供給されるのに同期して、電圧ＶＣＯＭＬが供給される。そして、以降、次のフレームの期間においてＨレベルの走査信号Ｙ（ｑ−１）が再び供給されるまで、ｑ行目の共通電極１０８の電位を電圧ＶＣＯＭＬに保持する。
このように、共通電極１０８の電位は、対応する走査線１１２にＨレベルの走査信号が印加されるタイミングよりも前（ここでは、１水平走査期間前）に、電圧ＶＣＯＭＨまたは電圧ＶＣＯＭＬの一方から他方へと切り替わる構成となっている。

次に、不安定動作時における共通電極駆動回路４０の動作について説明する。
今、液晶表示装置１に電源が投入されていない状態であるものとする。このとき、選択信号ＩＮＴはＬレベルであるため、各選択回路ＲのトランジスタＴｒ３及びＴｒ４はそれぞれオフ状態となっている。したがって、各共通電極１０８はＨｉ−Ｚ状態となっている。
そして、図４の時刻ｔ１で電源が投入されると、電源投入から所定時間が経過した時刻ｔ２で、選択信号ＩＮＴがＨレベルとなる。ここで、上記所定時間は、電源を投入してから各回路が安定して駆動し始めるまでの期間に設定する。
選択信号ＩＮＴがＨレベルとなると、各選択回路ＲのトランジスタＴｒ３及びＴｒ４がそれぞれオン状態となる。これにより、その後は上述した安定動作時の動作を行う。

その後、時刻ｔ３で電源を立ち下げると、選択信号ＩＮＴがＬレベルとなる。これにより、再び共通電極１０８をＨｉ−Ｚ状態に遷移する。
このように、本実施形態における選択回路Ｒは、電圧ＶＣＯＭＨ又は電圧ＶＣＯＭＬを選択し出力する電圧供給状態と、共通電極１０８を切り離しＨｉ−Ｚ状態とする電圧遮断状態とを切り替え可能に構成されている。
ところで、一般的な選択回路Ｒでは、電圧供給状態とする機能だけを有する構成となっている。

図５は、一般的な共通電極駆動回路における単位制御回路ＬＰの構成を示す図である。
この図５に示す単位制御回路ＬＰは、選択回路ＬＲの構成が図３に示す選択回路ＬＲと異なる。なお、ここでは、奇数行目に対応して設けられた単位制御回路ＬＰを示している。
この選択回路ＬＲは、ｐ型トランジスタＴｒ５と、ｎ型トランジスタＴｒ６とを備える。トランジスタＴｒ５及びＴｒ６のゲート電極には、ラッチ回路ＬＱからのラッチ信号ＬＡＴが印加される。
また、トランジスタＴｒ５のソース電極は電圧ＶＣＯＭＨの電圧供給線に接続され、ドレイン電極は共通電極１０８に接続されている。そして、トランジスタＴｒ６のソース電極は電圧ＶＣＯＭＬの電圧供給線に接続され、ドレイン電極は共通電極１０８に接続されている。

一方、ここでは図示しないが、偶数行目に対応して設けられた単位制御回路ＬＰでは、トランジスタＴｒ５のソース電極を電圧ＶＣＯＭＬの電圧供給線に接続し、トランジスタＴｒ６のソース電極を電圧ＶＣＯＭＨの電圧供給線に接続する。
このように、一般的な共通電極駆動回路４０では、ラッチ信号ＬＡＴに応じてトランジスタＴｒ５及びＴｒ６の何れか一方が必ずオン状態となり、電圧ＶＣＯＭＨ又は電圧ＶＣＯＭＬが必ず出力される構成となっている。
共通電極駆動回路４０を共通電極１０８の両端側に配置する場合、必ず両端から同じ電位のコモン信号Ｚを供給しなければならない。しかしながら、電源投入後における回路の動作が不安定になる期間や電源遮断中などでは、共通電極駆動回路４０内のスイッチングの不具合等により、共通電極１０８の両端から異なる電位のコモン信号Ｚが供給されるおそれがある。すると、共通電極１０８に異常な突入電流が流れ込んでしまう。

これに対して、上記第１の実施形態では、共通電極駆動回路４０の選択回路Ｒを、電圧ＶＣＯＭＨ又は電圧ＶＣＯＭＬを選択的に出力する電圧供給回路Ｒａと、共通電極１０８をＨｉ−Ｚ状態とするＨｉ−Ｚ選択回路Ｒｂとを含んだ構成とする。そして、電源投入後の所定期間や電源遮断中などの不安定状態時に、共通電極１０８をＨｉ−Ｚ状態（電圧遮断状態）とする。これにより、共通電極１０８が異常な電位となるのを防止することができる。
また、共通電極駆動回路４０を共通電極１０８の両端側にそれぞれ配置するので、電圧供給状態では共通電極１０８の両端から同じ電位のコモン信号Ｚを供給することで、クロストーク対策を施したＣＯＭ分割駆動とすることができる。

さらに、不安定状態時に電圧遮断状態とすることで、共通電極１０８の両端の電位が異なる状態となることに起因して、共通電極１０８に異常な突入電流が流れ込むのを抑制することができる。したがって、当該突入電流による液晶への悪影響を回避することができる。
さらに、Ｈｉ−Ｚ選択回路Ｒｂは、共通電極１０８と電圧ＶＣＯＭＨ（又はＶＣＯＭＬ）の電圧供給源との間に接続されたトランジスタＴｒ１と、共通電極１０８と電圧ＶＣＯＭＬ（又はＶＣＯＭＨ）の電圧供給源との間に接続されたトランジスタＴｒ２とを含む。そして、トランジスタＴｒ１とトランジスタＴｒ２とを同時にオフ状態とすることで、共通電極１０８をＨｉ−Ｚ状態とする。したがって、比較的簡易な回路構成で、電圧供給状態と電圧遮断状態との切り替えを行うことができる。

また、Ｈｉ−Ｚ選択回路Ｒｂは、上記トランジスタＴｒ１及びＴｒ２のゲート電極へ印加する信号を遮断するトランジスタＴｒ３及びＴｒ４と、上記トランジスタＴｒ１及びＴｒ２のゲート電極の電位をプルダウンするための抵抗Ｒ１及びＲ２を含む。そして、トランジスタＴｒ３及びＴｒ４を選択信号ＩＮＴによってオフ状態に制御することで、トランジスタＴｒ１及びＴｒ２を同時にオフ状態とする。したがって、比較的簡易な回路構成で、確実に電圧遮断状態とすることができる。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
この第２の実施形態は、前述した第１の実施形態において電源投入時などの不定状態時にＨｉ−Ｚ状態を選択しているのに対し、共通電極１０８の電圧がＶＣＯＭＨからＶＣＯＭＬ（又はその逆）に反転するタイミングで、Ｈｉ−Ｚ状態を選択するようにしたものである。
図６は、第２の実施形態における単位制御回路ＬＰの構成を示す図である。なお、ここでは、奇数行目に対応して設けられた単位制御回路ＬＰを示している。
図６のラッチ回路ＬＱは、図２に示す第１の実施形態におけるラッチ回路ＬＱと同様の構成を有する。また、選択回路ＬＲは、図３に示す第１の実施形態における選択回路ＬＲにおいて、否定論理積演算回路（ＮＡＮＤ回路）４５を追加したことを除いては、図３の選択回路ＬＲと同様の構成を有する。

ｎ行目の走査線１１２に対応して設けられた選択回路ＬＲ（ｎ）におけるＮＡＮＤ回路４５の２つの入力端子のうち、一方の入力端子には選択信号ＩＮＴが入力され、他方の入力端子には１段前の（ｎ−１）行目の走査線１１２に供給される走査信号Ｙｎが入力される。
ここで、選択信号ＩＮＴは、共通電極１０８をＨｉ−Ｚ状態とする期間だけＨレベルとなり、それ以外の期間においてＬレベルとなる信号である。本実施形態では、各共通電極１０８の電圧を電圧ＶＣＯＭＨから電圧ＶＣＯＭＬ（又はその逆）に反転させるタイミングで、選択信号ＩＮＴをＨレベルとする。

次に、第２の実施形態における動作について説明する。
図７は、第２の実施形態における動作を説明するタイミングチャートである。
図７の時刻ｔ１１で、（ｎ−１）行目の走査信号Ｙ（ｎ−１）がＨレベルからＬレベルとなると、時刻ｔ１２で選択信号ＩＮＴがＨレベルとなり、その直後の時刻ｔ１３でｎ行目の走査信号ＹｎがＬレベルからＨレベルに切り替わる。すると、（ｎ＋１）行目の選択回路ＲＲ（ｎ＋１），ＬＲ（ｎ＋１）におけるＮＡＮＤ回路４５の出力信号がＬレベルとなり、選択回路ＲＲ（ｎ＋１），ＬＲ（ｎ＋１）のトランジスタＴｒ３及びＴｒ４が同時にオフ状態となる。これにより、（ｎ＋１）行目の共通電極１０８がＨｉ−Ｚ状態となる。

その後、時刻ｔ１４で選択信号ＩＮＴがＬレベルとなると、選択回路ＲＲ（ｎ＋１），ＬＲ（ｎ＋１）におけるＮＡＮＤ回路４５の出力信号がＨレベルとなり、選択回路ＲＲ（ｎ＋１），ＬＲ（ｎ＋１）のトランジスタＴｒ３及びＴｒ４はオン状態へ切り替わる。したがって、このときラッチ回路ＲＱ（ｎ＋１），ＬＱ（ｎ＋１）から出力されるラッチ信号ＬＡＴに応じた電圧（ここではＶＣＯＭＬ）が（ｎ＋１）行目の共通電極１０８に供給される。
このように、走査信号ＹｎがＨレベルとなる時刻ｔ１３から選択信号ＩＮＴがＬレベルとなる時刻ｔ１４までの間、（ｎ＋１）行目の共通電極１０８をＨｉ−Ｚ状態とし、その後、Ｈｉ−Ｚ状態から電圧供給状態へ切り替えて（ｎ＋１）行目の共通電極１０８の電位を反転する。

図８は、図５に示す一般的な共通電極駆動回路を用いた場合のタイミングチャートである。
この図８に示すように、図５に示す共通電極駆動回路を用いた場合、１段前の走査信号Ｙをトリガとして共通電極の電位が反転する。すなわち、時刻ｔ２１で（ｎ−１）行目の走査信号Ｙ（ｎ−１）がＨレベルからＬレベルとなった直後、時刻ｔ２２でｎ行目の走査信号ＹｎがＬレベルからＨレベルとなると、このタイミングで（ｎ＋１）行目の共通電極の電位がＶＣＯＭＨからＶＣＯＭＬへ反転する。
しかしながら、この場合、共通電極１０８の両端に配置した共通電極駆動回路４０Ａ，４０ＢのトランジスタＴｒ１及びＴｒ２に特性差があると、共通電極電位の反転に遅延が生じ、共通電極１０８の両端の電位が異なる状態となるおそれがある。

これに対して、第２の実施形態では、共通電極１０８の電位を反転するタイミングで共通電極１０８をＨｉ−Ｚ状態とする。したがって、上記特性差による遅延に起因して共通電極１０８の両端の電位が異なる状態となるのを抑制することができる。その結果、共通電極１０８に貫通電流が流れ込むのを抑制することができる。
また、Ｈｉ−Ｚ選択回路Ｒｂは、上記トランジスタＴｒ１及びＴｒ２のゲート電極へ印加する信号を遮断するトランジスタＴｒ３及びＴｒ４と、上記トランジスタＴｒ１及びＴｒ２のゲート電極の電位をプルダウンするための抵抗Ｒ１及びＲ２と、トランジスタＴｒ３及びＴｒ４のオン／オフ制御をするためのＮＡＮＤ回路４５とを含む。そして、トランジスタＴｒ３及びＴｒ４を選択信号ＩＮＴと走査信号Ｙとによってオフ状態に制御することで、トランジスタＴｒ１及びＴｒ２を同時にオフ状態とする。したがって、比較的簡易な回路構成で、確実に電圧遮断状態とすることができる。

さらに、１段前の走査信号Ｙを用いてトランジスタＴｒ３及びＴｒ４オフ状態に制御するので、共通電極１０８の電位が反転するタイミングで、確実に電圧遮断状態とすることができる。
なお、上記各実施形態においては、共通電極駆動回路の選択回路Ｒにおいて、共通電極１０８と電圧ＶＣＯＭＨ，ＶＣＯＭＬの電圧供給線とを接続するスイッチとして、ｎ型トランジスタＴｒ１及びＴｒ２を適用する場合について説明したが、ｐ型トランジスタやその他スイッチング素子を適用することもできる。
また、上記各実施形態においては、共通電極駆動回路の選択回路Ｒにおいて、トランジスタＴｒ１及びＴｒ２をオフ状態とするためのスイッチとして、ｎ型トランジスタＴｒ３及びＴｒ４を適用する場合について説明したが、ｐ型トランジスタやその他スイッチング素子を適用することもできる。

さらに、上記各実施形態においては、Ｈｉ−Ｚ状態選択回路Ｒｂにおいて、プルダウン抵抗Ｒ１及びＲ２を設ける場合について説明したが、例えば、トランジスタＴｒ１及びＴｒ２がｐ型トランジスタ等のアクティブ・ローのスイッチである場合には、プルアップ抵抗を設ければよい。
さらにまた、上記各実施形態においては、液晶の駆動方式としてＦＦＳ方式を採用する場合について説明したが、ＴＮ方式やＩＰＳ方式等を採用することもできる。
また、上記各実施形態においては、１水平ライン毎に正極性書込と負極性書込とを交互に行う場合について説明したが、複数の水平ライン毎に正極性書込と負極性書込とを交互に行うこともできる。

さらに、上記各実施形態においては、共通電極１０８を１水平ライン毎に分割する場合について説明したが、複数水平ライン毎に分割することもできる。
さらに、上記各実施形態の液晶表示装置は、電子機器に搭載される表示装置として用いることができる。電子機器とは具体的にはモニター、ＴＶ、ノートパソコン、ＰＤＡ、デジタルカメラ、ビデオカメラ、携帯電話機、携帯フォトビューワー、携帯ビデオプレイヤー、携帯ＤＶＤプレイヤー、携帯オーディオプレイヤーなどである。

１０…液晶表示装置、２０…走査線駆動回路、３０…データ線駆動回路、４０Ａ，４０Ｂ…共通電極駆動回路、１００…表示領域、１０８…共通電極、１１０…画素、１１２…走査線、１１４…データ線、１１６…ＴＦＴ、１１８…画素電極、１２０…画素容量、１３０…蓄積容量、Ｐ…単位制御回路、Ｑ…ラッチ回路、Ｒ…選択回路、Ｒａ…電圧供給回路、Ｒｂ…Ｈｉ−Ｚ選択回路

Claims (6)

1. 複数の走査線と複数のデータ線との交差に対応して設けられた複数の画素と、画像データを前記データ線に供給する駆動回路とを有する表示パネルと、を備える液晶表示装置であって、
   前記複数の画素は、液晶層を挟んで対向する一対の基板と、液晶層の液晶分子を駆動する共通電極及び画素電極と、で構成され、
   前記共通電極は複数に分割されており、
   極性信号に応じて第１電圧及び当該第１電圧よりも電位の高い第２電圧の何れか一方を前記共通電極に供給する電圧供給状態と、前記共通電極をハイインピーダンス状態とする電圧遮断状態とを切替可能な制御回路を備えることを特徴とする液晶表示装置。
2. 前記制御回路は、前記共通電極の両端側にそれぞれ配置されていることを特徴とする請求項１に記載の液晶表示装置。
3. 前記制御回路は、前記共通電極と前記第１電圧の電圧供給源との間に接続された第１スイッチと、前記共通電極と前記第２電圧の電圧供給源との間に接続された第２スイッチとを備え、
   前記第１スイッチ及び前記第２スイッチの何れか一方をオン状態とすることで、前記電圧供給状態とし、前記第１スイッチ及び前記第２スイッチを同時にオフ状態とすることで、前記電圧遮断状態とすることを特徴とする請求項１又は２に記載の液晶表示装置。
4. 前記制御回路は、電源投入後の所定期間及び電源遮断中に、前記電圧遮断状態とすることを特徴とする請求項１〜３の何れか１項に記載の液晶表示装置。
5. 前記制御回路は、前記共通電極に供給する電圧を前記第１電圧と前記第２電圧とで切り替える直前に、前記電圧遮断状態とすることを特徴とする請求項１〜４の何れか１項に記載の液晶表示装置。
6. 前記請求項１〜５の何れか１項に記載の液晶表示装置を備える電子機器。

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