JP2010219427A - 半導体装置 - Google Patents

Abstract

【課題】動作信頼性を向上させる半導体装置を提供すること。
【解決手段】基板１０内に、互いに離隔して形成された第１乃至第３拡散層１３と、前記第１拡散層１３と前記第２拡散層１３との間の前記基板１０上に第１絶縁膜１４を介在して形成された第１電極１５を備え、前記第１拡散層１３をソースとし、前記第２拡散層１３をドレインとする、第１トランジスタ２０と、前記第２拡散層１３と前記第３拡散層１３との間の前記基板１０上に第２絶縁膜１４を介在して形成された第２電極１５を備え、前記第２拡散層１３をドレインとし、前記第３拡散層１３をソースとする第２トランジスタ２１とを具備し、前記第２トランジスタ２１は、前記第２電極１５及び前記第３拡散層１３に固定電圧が与えられることにより、常時オフ状態とされ、前記第１トランジスタ２０の閾値は、前記第２トランジスタ２１の閾値よりも小さい。
【選択図】図２

Description

本発明は、半導体装置に関する。

従来、微細化が非常に進展した半導体製造プロセスにおいては、実際に動作するＭＯＳトランジスタの周囲に、トランジスタとして機能しないＭＯＳトランジスタを配置する手法が知られている。これは、パターニングの対象が孤立パターンであると、露光装置の制限により、その精度が低下するからである。そこで、そのトランジスタとして機能しないＭＯＳトランジスタを設けることで、露光精度を向上させ、これにより、例えば４０[ｎｍ]以下のゲート幅を有するＭＯＳトランジスタを製造出来る。

しかしながら、例えばＲＦモジュール用のＭＯＳトランジスタなど、高速動作を要求されるＭＯＳトランジスタに上記手法を適用した場合、以下のような問題があった。すなわち、高速動作を実現するためには、ＭＯＳトランジスタの閾値電圧を下げて、低電圧で動作させる必要がある。その結果、周囲に配置され、トランジスタとして機能しないＭＯＳトランジスタにリーク電流が流れ易くなり、動作信頼性が悪化する、という問題があった（特許文献１参照）。

特開２００７−３２９４１６号公報

本発明は、動作信頼性を向上させる半導体装置を提供しようとするものである。

本発明の第１の態様に係る半導体装置は、半導体基板の表面内に、互いに離隔して形成された第１乃至第３拡散層と、前記第１拡散層と前記第２拡散層との間の前記半導体基板上に第１ゲート絶縁膜を介在して形成された第１ゲート電極を備え、前記第１拡散層をソースとし、前記第２拡散層をドレインとする、第１ＭＯＳトランジスタと、前記第２拡散層と前記第３拡散層との間の前記半導体基板上に第２ゲート絶縁膜を介在して形成された第２ゲート電極を備え、前記第２拡散層をドレインとし、前記第３拡散層をソースとする第２ＭＯＳトランジスタとを具備し、前記第２ＭＯＳトランジスタは、前記第２ゲート電極及び前記第３拡散層に固定電圧が与えられることにより、常時オフ状態とされ、前記第１ＭＯＳトランジスタの閾値は、前記第２ＭＯＳトランジスタの閾値よりも小さい。

本発明によれば、動作信頼性を向上させる半導体装置を提供できる。

本発明の第１の実施形態に係るＭＯＳトランジスタの平面図。 図１のＢ−Ｂ方向の断面図。 本発明の第１の実施形態に係る半導体装置の第１製造工程を示す断面図。 本発明の第１の実施形態に係る半導体装置の第２製造工程を示す断面図。 本発明の第１の実施形態に係る半導体装置の第３製造工程を示す断面図。 本発明の第１の実施形態に係る半導体装置の第４製造工程を示す断面図。 本発明の第１の実施形態の変形例に係る半導体装置の断面図。 本発明の第２の実施形態に係る半導体装置の第１製造工程を示す断面図。 本発明の第２の実施形態に係る半導体装置の第２製造工程を示す断面図。 本発明の第２の実施形態に係る半導体装置の第３製造工程を示す断面図。 本発明の第２の実施形態に係る半導体装置の第４製造工程を示す断面図。 本発明の第２の実施形態に係る半導体装置に係るドレイン電流と閾値とを示すグラフ。

以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

[第１の実施形態]
この発明の第１の実施形態に係る半導体装置について図１、図２を用いて説明する。図１は、ｐ型半導体基板１０上の活性領域ＡＡ上に形成されたｎ型ＭＯＳトランジスタの平面図である。そして、図２は、図１におけるＢ−Ｂ線方向の断面図である。また活性領域ＡＡの周囲は、例えばＳｉＯ_２で形成された素子分離領域（図中、ＳＴＩと表記）が形成されている。

図示するように、ｐ型半導体基板１０表面領域内にｎ型ウェル領域１１が形成されている。ｎウェル領域１１の表面領域内には、例えばボロンをドープすることでｐ型ウェル領域１２が形成されている。ｐ型ウェル領域１２上にはゲート絶縁膜１４が形成されている。そして領域ＡＡ０におけるゲート絶縁膜１４（第１ゲート絶縁膜）上にＭＯＳトランジスタ２０（第１ＭＯＳトランジスタ）のゲート電極１５（第１ゲート電極）が形成されている。

また領域ＡＡ１における、ゲート絶縁膜１４（第２ゲート絶縁膜）上には複数のＭＯＳトランジスタ２１（第２ＭＯＳトランジスタ）のゲート電極１５（第２ゲート電極）が形成されている。また領域ＡＡ２において、ゲート絶縁膜１４上には複数のＭＯＳトランジスタ２２のゲート電極１５が形成されている。そしてこれら領域ＡＡ０乃至ＡＡ２上に形成されたゲート電極１５間の距離はそれぞれ例えば１００[ｎｍ]であり、第１の方向に沿って第２方向に平行に形成されている。この距離は、特にゲート電極１５を、例えば４０[ｎｍ]以下で作成しようとする際に、露光装置の制約から決められる値である。

そして、これら領域ＡＡ０乃至ＡＡ２は第２方向に沿って、順に領域ＡＡ１、領域ＡＡ０、領域ＡＡ２が形成されている。また、領域ＡＡ０上に形成されたゲート電極１５から領域ＡＡ１が素子分離領域と接する境界までの距離は例えば１[μｍ]とされる。また同様に、領域ＡＡ０上に形成されたゲート電極１５から領域ＡＡ２が素子分離領域と接する境界までの距離は例えば１[μｍ]とされる。すなわちＭＯＳトランジスタ２０を中心として、第２の方向に沿って例えば１[μｍ]以内に、ＭＯＳトランジスタ２１及び２２がそれぞれ複数形成される。

上記説明したＭＯＳトランジスタ２０において、ゲート絶縁膜１４はトンネル絶縁膜として機能する。

ゲート電極１５間に位置するｐ型ウェル領域１２表面内には、ｎ^＋型不純物拡散層１３（第１乃至第３拡散層）が形成されている。ｎ^＋型不純物拡散層１３は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極１５、ｎ^＋型不純物拡散層１３、及びチャネル領域によって、ＭＯＳトランジスタ２０乃至２１が形成されている。そして、これらＭＯＳトランジスタ２０に対応したｐ型ウェル領域１２（第１活性領域）のボロンのドープ量は、ＭＯＳトランジスタ２１に対応したｐ型ウェル領域１２（第２活性領域）のボロンのドープ量に比べ少ない。また、ＭＯＳトランジスタ２２に対応したｐ型ウェル領域１２に対しても同様である。すなわち、ＭＯＳトランジスタ２０の閾値は、ＭＯＳトランジスタ２１、２２の閾値に比べ小さい。また、このＭＯＳトランジスタ２０乃至２１にはゲート電極１３の側壁には絶縁膜１６が形成されている。絶縁膜１６は、例えばＨＴＯ（High Temperature Oxidation：高温の減圧ＣＶＤ法による成膜手法）法を用いて形成したシリコン酸化膜（以下、ＨＴＯ膜１６と呼ぶことがある）である。

また、ＭＯＳトランジスタ２０のｎ^＋型不純物拡散層１３（第２拡散層、ソース）及びそれと共通接続されたＭＯＳトランジスタ２２のｎ^＋型不純物拡散層１３（ソース）にはコンタクトプラグＣＰ２の底辺が接するように形成されている。他方、ＭＯＳトランジスタ２０のｎ^＋型不純物拡散層１３（第１拡散層、ドレイン）及びそれと共通接続されたＭＯＳトランジスタ２１のｎ^＋型不純物拡散層１３（ドレイン）にはコンタクトプラグＣＰ３の底辺に接するように形成されている。またＭＯＳトランジスタ２０のゲート電極１５にはコンタクトプラグＣＰ１が電気的に接続されている。

同様に、領域ＡＡ１上にそれぞれ形成された複数のＭＯＳトランジスタ２１のｎ^＋型不純物拡散層１３（第３拡散層、ソース）にはコンタクトプラグＣＰ４が形成され、他方、ｎ^＋型不純物拡散層１３（ドレイン）にはコンタクトプラグＣＰ５が形成されている。また、領域ＡＡ２上に形成された複数のＭＯＳトランジスタ２２も同様である。またＭＯＳトランジスタ２１、２２のゲート電極１５はコンタクトプラグＣＰ６が電気的に接続されている。そして、これらコンタクトプラグＣＰ４乃至ＣＰ６は接地され、常時０[Ｖ]とされる。すなわち、ＭＯＳトランジスタ２１、２２のゲート電極１５、及びソース、ドレインには固定電圧（０[Ｖ]）が印加され、トランジスタとして機能することはない。また、コンタクトプラグＣＰ１乃至６を区別しない場合、単にコンタクトプラグＣＰと呼ぶ。以上より、コンタクトプラグＣＰに電圧を転送した結果、ＭＯＳトランジスタ２０のみがトランジスタとして機能する。また、この電圧は、例えば８００ＭＨｚ〜１０ＧＨｚの高い周波数を有する。そこで、例えば高周波回路などの、ノイズに弱い回路では、ｐ型半導体基板１０から伝播してくるノイズ（例えば同一の基板上に形成されたデジタル回路のノイズなど）を防ぐため、上述したように該ｐ型半導体基板１０表面領域内にｎ型ウェル領域１１を形成し、該ｎ型ウェル領域１１表面領域内にｐ型ウェル領域１２を形成し、該ｐ型ウェル領域１２上に素子（ＭＯＳトランジスタ）を形成することにより、ノイズ対策を行う。

なお、上記構成では１つのＭＯＳトランジスタ２０と、該ＭＯＳトランジスタ２０のゲート電極１５と１００[ｎｍ]間隔で形成され複数のＭＯＳトランジスタ２１、２２のゲート電極１５について説明した。しかし、領域ＡＡ１、ＡＡ２の外側、すなわち素子分離領域と接する領域にＭＯＳトランジスタ２１、２２がそれぞれ少なくとも１つ形成されていれば、複数ＭＯＳトランジスタ２０形成がされていてもよい。

またなお、ＭＯＳトランジスタ２０におけるゲート電極１５の表面がシリサイド化されていてもよいし、フルシリサイド化されていてもよい。

次に、上記構成のＭＯＳトランジスタ２０乃至２１の製造工程について以下図３乃至６を用いて説明する。図３乃至図６は本実施形態に係るＭＯＳトランジスタ２０乃至２２の製造工程を順次示す断面図であり、ＭＯＳトランジスタ２１、２２についてはそれぞれ１つずつ示す。そして、図１同様、ＭＯＳトランジスタ２０が形成される領域を領域ＡＡ０、ＭＯＳトランジスタ２１が形成される領域を領域ＡＡ１、そしてＭＯＳトランジスタ２２が形成される領域を領域ＡＡ２とする。

図３に示すように、まずｐ型半導体基板中１０にＳＴＩ（Shallow Trench Isolation）技術等を用いて、素子分離領域３０を形成する。その後、ｐ型半導体基板１０のＭＯＳトランジスタ２０乃至２２形成予定領域ＡＡ１乃至ＡＡ２の表面内にｎ型ウェル領域１１を形成させる。次に、ｐ型半導体基板１０上における、ＭＯＳトランジスタ２１、２２形成予定領域ＡＡ１、ＡＡ２にフォトレジスト３１を形成する。その後、ＭＯＳトランジスタ２０形成予定領域ＡＡ０におけるｎ型ウェル領域１１の表面内に、例えばボロンイオンを打ち込むことでｐ型ウェル領域１２を形成させる。ここで、ボロンイオンのドープ量は例えば１×１０^１３〜２×１０^１３／ｃｍ^２である。その後、フォトレジスト３１を例えばウェットエッチングにより除去する。

次に図４に示すように、ＭＯＳトランジスタ２０形成予定領域ＡＡ０に、フォトレジスト３２を形成する。その後、ＭＯＳトランジスタ２１、２２形成予定領域ＡＡ１、２におけるｎ型ウェル領域１１の表面内に、例えばボロンイオンを打ち込むことでｐ型ウェル領域１２を形成させる。ここで、ボロンイオンのドープ量は例えば５×１０^１３〜１×１０^１４ｃｍ^２である。その後、フォトレジスト３２を例えばウェットエッチングにより除去する。

次に、図５に示すようにｐ型半導体基板１０全面に、例えばＳｉＯ_２を用いて厚さ１〜２[ｎｍ]程度の絶縁膜１４を形成する。また絶縁膜１４は、上述したように領域ＡＡ０においてゲート絶縁膜（トンネル絶縁膜）として機能する。

次に、図６に示すように、絶縁膜１４上にポリシリコン膜１５を形成させる。その後、領域ＡＡ０乃至ＡＡ２において、絶縁膜１４及びポリシリコン膜１５を所望のパターンにパターニングして、ゲート電極１５が完成する。その後、これらゲート電極のソース及びドレインとして機能するｎ^＋型不純物拡散層１３をｐウェル領域１２表面領域内に形成し、ゲート電極１５の側壁にＨＴＯ膜を形成する。そして、ＭＯＳトランジスタ２０乃至２２のゲート、ソース、及びドレイン上にコンタクトプラグＣＰ１乃至６を形成する。以上の工程で図２に示すＭＯＳトランジスタ２０乃至２２が完成する。

＜本実施形態に係る効果＞
本実施形態に係る半導体装置であると、下記（１）乃至（３）の効果を得ることが出来る。そして特にＭＯＳトランジスタ２０が奇数個の場合の場合であって、該ＭＯＳトランジスタ２０がオン状態とされた場合に、下記（１）の効果を得ることが出来る。
（１）誤作動を防止することが出来、消費電力を低減出来る。
本実施形態に係る半導体装置であると、図２におけるＭＯＳトランジスタ２０のドレインに電圧を供給しても、そのドレインから、ＭＯＳトランジスタ２１のソースへと電流がリークを抑制することが出来る。つまり、そのソース及びコンタクトプラグＣＰ４を介してリーク電流を抑制することが出来、その結果、消費電力を抑制することができる。

なぜなら、本実施形態の半導体装置であると、図３、図４においてＭＯＳトランジスタ２０形成予定領域ＡＡ０とＭＯＳトランジスタ２１、２２形成予定領域ＡＡ１、ＡＡ２とでボロンイオンのドープ打ち分けを行っている。つまり、ＭＯＳトランジスタ２１、２２のドープ量を多くすることで、該ＭＯＳトランジスタ２１、２２のチャネル領域に発生する電子の量を減らす。すなわち、ＭＯＳトランジスタ２１、２２の閾値を高くする。これに対し、ＭＯＳトランジスタ２０のチャネル領域におけるボロンのドープ量を、ＭＯＳトランジスタ２１、２２に比べ少なくする。このため、ＭＯＳトランジスタ２０の閾値が低く、低電圧であっても、高速で動作することが出来、またＭＯＳトランジスタ２１においてソースからドレインへとリーク電流が流れるといった誤作動を引き起こすこともなくなる。

（２）動作信頼性を向上することができる（その１）。
本実施形態に係る半導体装置であると、ＭＯＳトランジスタ２０乃至２２のゲート電極１５がそれぞれ１００[ｎｍ]間隔で形成されている。これは前述したように露光装置の制約上、得られる間隔である。ここで仮にＭＯＳトランジスタ２０乃至２２のゲート電極間距離を２００[ｎｍ]としたり、またはＭＯＳトランジスタ２１、２２を形成しないと、ＭＯＳトランジスタ２０のゲート電極のゲート長が、例えば４０[ｎｍ]よりも大きくなってしまうといった問題があった。

この点、本実施形態では１００[ｎｍ]間隔でゲート電極１５を形成していることから、ゲート電極１５のゲート長は、例えば４０[ｎｍ]とされる。このため、コンタクトプラグＣＰ１からゲート電極１５に印加された電圧が、ＭＯＳトランジスタ２０のチャネルに掛かる。これにより、ＭＯＳトランジスタ２０のオン、オフ比を適切に取ることができる。なお、ここでオン、オフ比とは、例えば、ＭＯＳトランジスタ２０のゲート電極１５に電圧を印加することで、該ＭＯＳトランジスタ２０に接続されたコンタクトプラグＣＰ２及び３に流れる最小の電流値（以下、Ｉｍｉｎ）と、非導通であっても流れてしまう最大の電流値（以下、Ｉｍａｘ）との比率である。つまり、この比率（Ｉｍｉｎ／Ｉｍａｘ）の値が大きくなる程、セル特性が向上する。

（３）動作信頼性を向上できる（その２）。
従来から活性領域の周囲を外部と電気的に分離する素子分離領域には、例えばＳｉＯ_２などが用いられる。そしてこの素子分離領域は膨張するといった特性がある。すなわち、例えば活性領域を囲むように素子分離領域が形成された場合、その活性領域は膨張する素子分離領域に圧迫される。そのため、特に活性領域上にＭＯＳトランジスタが形成された場合、該ＭＯＳトランジスタの特性が変化してしまうといった問題があった。

しかし、本実施形態に係る半導体装置であると、領域ＡＡ１及びＡＡ２に複数のＭＯＳトランジスタ２１、２２が形成されている。このため、例え活性領域の周囲に形成された素子分離領域３０が膨張し、圧迫されたとしてもトランジスタとして機能するＭＯＳトランジスタ２０は、素子分離領域３０から一番距離が遠い場所に形成される。これにより、ＭＯＳトランジスタ２０が形成されている活性領域（領域ＡＡ０におけるｐ型ウェル領域１２）は圧迫されず、チャネル領域における電子の移動度の変動がなく、ＭＯＳトランジスタ２０の電気特性は変わらない。すなわち、動作信頼性の向上ができる。なお、上記では複数のＭＯＳトランジスタ２１、２２が形成されている場合について説明したが、ＭＯＳトランジスタ２０を挟むように少なくとも１つずつ該ＭＯＳトランジスタ２０の両側に形成されていれば良い。

（変形例）
次に、本発明の上記第１の実施形態の変形例に係る半導体装置について説明する。変形例に係る半導体装置では、上記第１の実施形態において活性領域ＡＡ０上に、特にＭＯＳトランジスタ２０が偶数個形成された場合について説明する。なお、以下では、ＭＯＳトランジスタ２０が２つ形成された場合について説明するが、該ＭＯＳトランジスタ２０が４、６、…、２ｎ（ｎは正の整数）形成された場合も同様である。また、上記第１の実施形態と同一の構成については説明を省略する。

図７に本実施形態に係る変形例に係る半導体装置の断面図を示す。図示するように、領域ＡＡ０に互いのドレインを共通接続とする２つのＭＯＳトランジスタ２０が形成され、領域ＡＡ１にＭＯＳトランジスタ２１が形成され、領域ＡＡ２にＭＯＳトランジスタ２２が形成された様子を示す。つまり、ＭＯＳトランジスタ２０のソースとＭＯＳトランジスタ２１のソースとが共通接続され、該ＭＯＳトランジスタ２０のソースとＭＯＳトランジスタ２２のソースとが共通接続されている。

＜変形例に係る効果＞
上記第１の実施形態の変形例に係る半導体装置であっても、上記（１）乃至（３）の効果を得ることが出来る。特に上記（１）の効果は、半導体装置が休止状態である場合、すなわちＭＯＳトランジスタ２０がオフ状態の場合に得られる。

休止状態ではＭＯＳトランジスタ２０とＭＯＳトランジスタ２１と共通接続されるソースは０[Ｖ]とされる。この際、オフ状態を維持させようとＭＯＳトランジスタ２１、２２の閾値を高くするため、ｐ型ウェル領域１２に負のバックゲートバイアスを印加すると、このソースはｐ型ウェル領域１２に対しプラスの電位とされる。すなわち、ソース−ｐ型ウェル領域１２間で逆バイアスが掛かる。その結果、例えば結晶欠陥によるＪｕｎｃｔｉｏｎリーク電流が、ソースからｐ型半導体基板１０へと流れてしまうといった問題点があった。またＭＯＳトランジスタ２０とＭＯＳトランジスタ２２との間で共通接続されるｎ^＋型不純物拡散層１３（ソース）においても同様にｐ型ウェル領域１２と逆方向バイアスが掛かることから同様の現象が生じる。

しかし、上記第１の実施形態で説明したように、領域ＡＡ１、２のｐ型ウェル領域１２に打ち込むボロンイオンのドープ量を、領域ＡＡ０に対して少なくすることで、ＭＯＳトランジスタ２１、２２の閾値を高くすることが出来る。つまり、例えソース−ｐ型ウェル領域１２間に電位差が生じたとしても、ＭＯＳトランジスタ２０との間で共通接続されるＭＯＳトランジスタ２１、２２のソースからｐ型ウェル領域１２に流れるリーク電流を抑制することが出来る。

[第２の実施形態]
次に本発明の第２の実施形態に係る半導体装置について説明する。本実施形態に係る半導体装置は、活性領域にドープするイオン量を変えるのではなく、上記第１の実施形態におけるＭＯＳトランジスタ２１、２２のゲート絶縁膜１４（以下、ゲート絶縁膜１７と呼ぶ）の膜厚をＭＯＳトランジスタ２０のゲート絶縁膜１４の膜厚よりも大きくすることで、該ＭＯＳトランジスタ２１、２２の閾値を高くするものである。なお、上記第１の実施形態と同一の部材には同一の番号を付す。

本実施形態に係る半導体装置の製造工程について、図８乃至図１１を用いて説明する。図８乃至図１１は本実施形態に係るＭＯＳトランジスタ２０乃至２２の製造工程を順次示す断面図であり、ＭＯＳトランジスタ２１、２２についてはそれぞれ１つずつ示す。そして、図１同様、ＭＯＳトランジスタ２０が形成される領域を領域ＡＡ０、ＭＯＳトランジスタ２１が形成される領域を領域ＡＡ１、そしてＭＯＳトランジスタ２２が形成される領域を領域ＡＡ２とする。

図８に示すように、まずｐ型半導体基板中１０にＳＴＩ技術等を用いて、素子分離領域３０を形成する。その後、ｐ型半導体基板１０のＭＯＳトランジスタ２０乃至２２形成予定領域ＡＡ１乃至ＡＡ２の表面内にｎ型ウェル領域１１を形成し、ｎウェル領域１１領域内にｐ型ウェル領域１２を形成する。ｎウェル領域１１及びｐ型ウェル領域１２にはそれぞれ例えば、砒素及びボロンが打ち込まれる。その後、ｐ型半導体基板１０上に、例えばＳｉＯ_２を用いて６または７[ｎｍ]程度の絶縁膜１７を形成する。

次に、図９に示すようにＭＯＳトランジスタ２１、２２形成予定領域ＡＡ１、ＡＡ２にそれぞれフォトレジスト４０を形成する。その後、ＭＯＳトランジスタ２０形成予定領域ＡＡ０における絶縁膜１７を、例えばウェットエッチングを用いて、例えば１または２[ｎｍ]程度の膜厚にする。これにより、領域ＡＡ０には絶縁膜１４が形成される。

次に、図１０に示すように絶縁膜１７及び絶縁膜１４上にポリシリコン膜１５を形成する。その後、領域ＡＡ０乃至ＡＡ２において、絶縁膜１４、１７及びポリシリコン膜１５を所望のパターンにパターニングして、ゲート電極１５が完成する。その後、これらゲート電極のソース及びドレインとして機能するｎ^＋型不純物拡散層１３をｐウェル領域１２表面領域内に形成し、ゲート電極１５の側壁にＨＴＯ膜を形成する。そして、ＭＯＳトランジスタ２０乃至２２のゲート、ソース、及びドレイン上にコンタクトプラグＣＰ１乃至６を形成する。以上の工程で図１１に示すＭＯＳトランジスタ２０乃至２２が完成する。

＜本実施形態に係る効果＞
本実施形態に係る半導体装置であると、上記効果（２）及び（３）に加え、下記（４）の効果を得ることが出来る。
（４）誤作動を防止することが出来、消費電力を低減出来る。
本実施形態に係る半導体装置であると、図１１に示すように、ＭＯＳトランジスタ２１、２２のゲート絶縁膜１７の膜厚は、ＭＯＳトランジスタ２０のゲート絶縁膜１４の膜厚よりも大きい。この場合においてもＭＯＳトランジスタ２１、２２の閾値が高くなる。この様子を、図１２を用いて説明する。図１２は、１または２[ｎｍ]のゲート絶縁膜１４を有したＭＯＳトランジスタ２０（図中、ａ線）と６または７[ｎｍ]のゲート絶縁膜１７を有したＭＯＳトランジスタ２１、２２（図中、ｂ線）とにおける閾値電圧を示している。また、縦軸にＭＯＳトランジスタ２０乃至２２のドレイン電流Ｉｄを取り、横軸にＭＯＳトランジスタ２０乃至２２のゲート電極に印加する電圧Ｖをとる。

図示するように、ＭＯＳトランジスタ２０とＭＯＳトランジスタ２１、２２とにおいてそれぞれドレイン電流Ｉｄ’が流れた場合、該ＭＯＳトランジスタ２０乃至２１のゲート電極１５に供給する電圧をそれぞれ、Ｖａ、Ｖｂ（＞Ｖａ）とする。ここで、ａ線における（ドレイン電流Ｉｄ’、Ｖａ）とｂ線における（ドレイン電流Ｉｄ’、Ｖｂ）においてそれぞれ接線を引く。この時、それぞれの接線と横軸との交点の値をそれぞれＶｇ１、Ｖｇ２（＞Ｖｇ１）とする。つまり、ＭＯＳトランジスタ２１、２２にＭＯＳトランジスタ２０と同一のドレイン電流Ｉｄ’を流そうとするには、Ｖｇ１よりも大きなＶｇ２が必要とされる。つまり、ＭＯＳトランジスタ２１、２２の閾値が高くなる。このため、ＭＯＳトランジスタ２０とＭＯＳトランジスタ２１との間で共通接続されているｎ^＋型不純物拡散層１３（ドレイン）に電圧を供給してもＭＯＳトランジスタ２１のチャネル領域にはリーク電流が流れない。すなわち、ＭＯＳトランジスタ２１のソースを介してコンタクトプラグＣＰ４から電流がリークすることなく、消費電力を低減することが出来る。また、ＭＯＳトランジスタ２１、２２のゲート絶縁膜１７は、高耐圧ＭＯＳトランジスタと同一工程で製造され、該高耐圧ＭＯＳトランジスタと同一のゲート絶縁膜の膜厚を有する。すなわち、高耐圧ＭＯＳトランジスタと同時に製造させることが出来る。

またこのとき、上記第１の実施形態で説明したように、ＭＯＳトランジスタ２０乃至２２がそれぞれ形成される領域ＡＡ０乃至ＡＡ２の活性領域（ｐ型ウェル領域１２）にドープされるボロンイオンの量を調整してもよい。この場合、図３、図４の工程の後、図８乃至図１１の製造工程を行えばよい。またなお、ＭＯＳトランジスタ２０のゲート電極１５の表面がシリサイド化されていてもよく、またはゲート電極１５全体がシリサイド化されたフルシリサイドでもよい。

またなお、上記第１、第２の実施形態ではｐ型半導体基板１０上に形成されたｎ型ＭＯＳトランジスタについて説明したが、ｐ型ＭＯＳトランジスタであってもよい。つまりｎ型半導体基板領域内上にｐ型ウェル領域が形成され、該ｐ型ウェル領域領域表面上にｎ型ウェル領域が形成される。そして領域ＡＡ０乃至ＡＡ２にそれぞれｐ型ＭＯＳトランジスタ２０乃至２２が形成される。この場合、ＭＯＳトランジスタ２０が形成されるｎ型ウェル領域には、例えば砒素が１×１０^１３〜２×１０^１３／ｃｍ^２程度ドープされる。そして、ＭＯＳトランジスタ２１、２２が形成されるｎ型ウェル領域には、例えば砒素が５×１０^１３〜１×１０^１４／ｃｍ^２程度ドープされる。そして、製造工程、構成などは、上記ｎ型ＭＯＳトランジスタをｐ型ＭＯＳトランジスタに置き換えることで得ることが出来るため、説明を省略する。

またなお、上記第１、第２実施形態、及び変形例ではｐ型半導体基板１０領域表面内にｎウェル領域１１を形成し、該ｎウェル領域１１表面領域内にｐウェル領域１２を形成しているが、ｎウェル領域１１を形成しない場合であってもよい。すなわち、ｐ型半導体基板１０領域表面内にｐウェル領域１２を直接形成した構成でもよい。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１０…ｐ型半導体基板、１１…ｎ型ウェル領域、１２…ｐ型ウェル領域、１３…ｎ^＋型不純物拡散層、１４、１７…ゲート酸化膜、１５…ゲート電極、１６…側壁絶縁膜、３０…素子分離領域（ＳＴＩ）、３１、３２、４０…フォトレジスト

Claims (5)

1. 半導体基板の表面内に、互いに離隔して形成された第１乃至第３拡散層と、
   前記第１拡散層と前記第２拡散層との間の前記半導体基板上に第１ゲート絶縁膜を介在して形成された第１ゲート電極を備え、前記第１拡散層をソースとし、前記第２拡散層をドレインとする、第１ＭＯＳトランジスタと、
   前記第２拡散層と前記第３拡散層との間の前記半導体基板上に第２ゲート絶縁膜を介在して形成された第２ゲート電極を備え、前記第２拡散層をドレインとし、前記第３拡散層をソースとする第２ＭＯＳトランジスタと
   を具備し、前記第２ＭＯＳトランジスタは、前記第２ゲート電極及び前記第３拡散層に固定電圧が与えられることにより、常時オフ状態とされ、
   前記第１ＭＯＳトランジスタの閾値は、前記第２ＭＯＳトランジスタの閾値よりも小さいことを特徴とする半導体装置。
2. 前記第１ＭＯＳトランジスタのチャネルの不純物濃度は、第２ＭＯＳトランジスタのチャネルの不純物濃度よりも低い
   ことを特徴とする請求項１記載の半導体装置。
3. 前記第１ゲート絶縁膜の膜厚は、前記第２ゲート絶縁膜の膜厚よりも小さい
   ことを特徴とする請求項１記載の半導体装置。
4. 第１活性領域上に、第１ゲート絶縁膜を介して形成された第１ゲート電極とソース及びドレインとして機能する第１不純物拡散層とを備えた第１ＭＯＳトランジスタと、
   第２活性領域上に、第２ゲート絶縁膜を介して形成された第２ゲート電極ソース及びドレインとして機能する第２不純物拡散層とを備え、前記ドレインは前記第１ＭＯＳトランジスタのドレインと共通接続され、且つ前記第２ゲート電極及び前記ソースが各々接地された第２ＭＯＳトランジスタと
   を具備し、第２ＭＯＳトランジスタの閾値は、前記第１ＭＯＳトランジスタの有する閾値よりも高い
   ことを特徴とする半導体装置。
5. 前記第１ＭＯＳトランジスタのチャネルの不純物濃度は、第２ＭＯＳトランジスタのチャネルの不純物濃度よりも低く、
   前記第１ゲート絶縁膜の膜厚は、前記第２ゲート絶縁膜の膜厚よりも小さい
   ことを特徴とする請求項４記載の半導体装置。

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