JP2010212677A - 薄膜トランジスタの作製方法及び表示装置の作製方法 - Google Patents
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Abstract
【課題】従来よりも少ないマスク数により作製でき、光電流による影響が抑えられた薄膜トランジスタ及び表示装置の作製方法を提供する。
【解決手段】遮光膜、下地膜、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、第２の導電膜上に第１のレジストマスクを形成し、第１のレジストマスクを用いて、第２の導電膜、不純物半導体膜、半導体膜、第１の絶縁膜、第１の導電膜、下地膜及び遮光膜に第１のエッチングを行い、第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、第２の導電膜上に第２のレジストマスクを形成し、第２のレジストマスクを用いて、第２の導電膜、不純物半導体膜及び半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することで薄膜トランジスタを作製する。
【選択図】図１
【解決手段】遮光膜、下地膜、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、第２の導電膜上に第１のレジストマスクを形成し、第１のレジストマスクを用いて、第２の導電膜、不純物半導体膜、半導体膜、第１の絶縁膜、第１の導電膜、下地膜及び遮光膜に第１のエッチングを行い、第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、第２の導電膜上に第２のレジストマスクを形成し、第２のレジストマスクを用いて、第２の導電膜、不純物半導体膜及び半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することで薄膜トランジスタを作製する。
【選択図】図１
Description
本発明は、薄膜トランジスタの作製方法及び表示装置の作製方法に関する。
近年、ガラス基板などの絶縁性表面を有する基板上に形成された、厚さ数ｎｍ〜数百ｎｍ程度の半導体薄膜により構成される薄膜トランジスタが注目されている。薄膜トランジスタは、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）及び電気光学装置を始めとした電子デバイスに広く応用されている。薄膜トランジスタは、特に液晶表示装置またはＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などに代表される、画像表示装置のスイッチング素子として開発が急がれている。アクティブマトリクス型液晶表示装置では、選択されたスイッチング素子に接続された画素電極と、該画素電極に対応する対向電極の間に電圧が印加されることにより、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。ここで、アクティブマトリクス型液晶表示装置とは、マトリクス状に配置された画素電極をスイッチング素子により駆動することによって、画面上に表示パターンが形成される方式を採用した液晶表示装置をいう。アクティブマトリクス型ＥＬ表示装置とは、マトリクス状に配置された画素をスイッチング素子により駆動することによって、画面上に表示パターンが形成される方式を採用したＥＬ表示装置をいう。
上記のようなアクティブマトリクス型表示装置の用途は拡大しており、画面サイズの大面積化、高精細化及び高開口率化の要求が高まっている。また、アクティブマトリクス型表示装置には高い信頼性が求められ、その生産方法には高い生産性及び生産コストの低減が求められる。生産性を高め、生産コストを低減する方法の一つに、工程の簡略化が挙げられる。
アクティブマトリクス型表示装置では、スイッチング素子として主に薄膜トランジスタが用いられている。薄膜トランジスタの作製において、フォトリソグラフィに用いるフォトマスクの枚数を削減することは、工程の簡略化のために重要である。例えばフォトマスクが１枚増加すると、レジスト塗布、プリベーク、露光、現像、ポストベークなどの工程と、その前後の工程において、被膜の形成及びエッチング工程、更にはレジスト剥離、洗浄及び乾燥工程などが必要になる。そのため、作製工程に使用するフォトマスクが１枚増加するだけで、工程数が大幅に増加する。そのため、作製工程におけるフォトマスクを低減するために、数多くの技術開発がなされている。
薄膜トランジスタは、チャネル形成領域がゲート電極より下層に設けられるトップゲート型と、チャネル形成領域がゲート電極より上層に設けられるボトムゲート型に大別される。ボトムゲート型薄膜トランジスタの作製工程において使用されるフォトマスクの枚数は、トップゲート型薄膜トランジスタの作製工程において使用されるフォトマスクの枚数よりも少ないことが知られている。ボトムゲート型薄膜トランジスタは、３枚のフォトマスクにより作製されることが一般的である。
フォトマスクの枚数を低減させる従来の技術としては、裏面露光、レジストリフローまたはリフトオフ法といった複雑な技術を用いるものが多く、特殊な装置を必要とするものが多い。このような複雑な技術を用いることで、これに起因する様々な問題が生じ、歩留まりの低下の一因になっている。また、薄膜トランジスタの電気的特性を犠牲にせざるを得ないことも多い。
薄膜トランジスタの作製工程における、フォトマスクの枚数を減らすための代表的な手段として、多階調マスク（ハーフトーンマスクまたはグレートーンマスクと呼ばれるもの）を用いた技術が広く知られている。多階調マスクを用いて作製工程数を低減する技術として、例えば特許文献１が挙げられる。
従来の技術により、これ以上フォトマスクの枚数を少なくすることは困難である。
例えば、上記の特許文献１の技術により多階調マスクを用いてボトムゲート型薄膜トランジスタを作製すると、少なくとも２枚の多階調マスクと１枚の通常のフォトマスクを要する。更には、表示装置の透明導電膜上に金属膜（第２の金属膜）を設けてこれをドライエッチングにより除去するため、透明導電膜にダメージが生じ、透明導電膜の透過率が低下する。または透明導電膜上にエッチングされずに残る金属膜が存在することで透過率が低下する。
そこで、本発明の一態様は、ゲート電極層のパターニングに新たなフォトマスクを用いることなく作製することができ、従来よりもフォトマスクの枚数が少ない薄膜トランジスタの作製方法を提供することを課題とする。
また、本発明の一態様は、特に表示装置の画素に用いられる薄膜トランジスタ（画素ＴＦＴともいう。）の作製方法に適用することができる。そのため、本発明の一態様は、複雑な技術を用いることなく、フォトリソグラフィ法に用いるフォトマスクの枚数を従来よりも少なくした表示装置の作製方法の提供を課題とする。
更には、本発明の一態様は、フォトマスクの枚数を削減するのみならず、光による影響が小さい薄膜トランジスタ及び表示装置を提供することを課題とする。特に、本発明の一態様は、液晶表示装置において、バックライト側からの光が半導体層に及ぼす影響を低減することを課題とする。
本発明の一態様である薄膜トランジスタの作製方法は、遮光膜と、下地膜と、ゲート電極を形成する第１の導電膜と、ゲート絶縁膜を形成する第１の絶縁膜と、半導体膜と、不純物半導体膜と、ソース電極及びドレイン電極を形成する第２の導電膜と、をこの順に積層して形成し、第２の導電膜上にレジストマスクを形成し、第１のエッチングを行うことによりこれらすべてを所定の形状にパターニングする。その後、第１の導電膜に対して第２のエッチングを行うことで第１の導電膜を選択的にサイドエッチングさせて第１の導電膜を所定の形状とする。
ここで、第１のエッチングは、ドライエッチングまたはウエットエッチングを用いればよいが、異方性の高いエッチング法（物理的エッチング）により行うことが好ましい。第１のエッチングに異方性の高いエッチング法を用いることで、パターンの加工精度を向上させることができる。なお、第１のエッチングをドライエッチングにより行う場合には、一の工程にて行うことが可能であるが、第１のエッチングをウエットエッチングにより行う場合には、複数の工程により第１のエッチングを行う。従って、第１のエッチングには、ドライエッチングを用いることが好ましい。
第２のエッチングには、ドライエッチングまたはウエットエッチングを用いればよいが、等方性のエッチングが支配的なエッチング法（化学的エッチング）により行うことが好ましい。第２のエッチングに等方性のエッチングが支配的なエッチング法（化学的エッチング）を用いることで、第１の導電膜をサイドエッチングすることができる。第２のエッチングは、第２の導電膜と遮光膜（または遮光層）が露出された状態で行うため、これらをエッチングしにくい条件により行うことが好ましい。
上記のように第１の導電膜を所定の形状とすることで、ゲート電極及びゲート配線並びに容量電極及び容量配線を形成することができる。なお、第１の導電膜のパターンとは、ゲート電極及びゲート配線並びに容量電極及び容量配線などを形成する金属配線の上面レイアウトをいう。
なお、遮光膜は、遮光性を有する材料により形成すればよい。遮光性を有する材料としては、例えば、金属が挙げられ、好ましくはクロムまたは酸化クロムなどを用いる。また、遮光膜をエッチングして形成される遮光層は、少なくとも半導体膜と重畳するように設けるとよく、好ましくは、薄膜積層体よりも面積を広くする。ここで、薄膜積層体とは、第１のエッチングによりパターニングされた、第１の絶縁膜と、半導体膜と、不純物半導体膜と、第２の導電膜と、の積層体をいう。
本発明の一態様は、遮光膜、下地膜、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜、前記第１の絶縁膜、前記第１の導電膜、前記下地膜及び前記遮光膜に第１のエッチングを行い、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第２の導電膜上に第２のレジストマスクを形成し、前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することを特徴とする薄膜トランジスタの作製方法である。
本発明の一態様は、遮光膜、下地膜、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜、前記第１の絶縁膜、前記第１の導電膜、前記下地膜及び前記遮光膜に第１のエッチングを行い、前記第２の導電膜上に第２のレジストマスクを形成し、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することを特徴とする薄膜トランジスタの作製方法である。
本発明の一態様は、遮光膜、下地膜、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜、前記第１の絶縁膜、前記第１の導電膜、前記下地膜及び前記遮光膜に第１のエッチングを行い、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第１のレジストマスクを後退（縮小）させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することを特徴とする薄膜トランジスタの作製方法である。
本発明の一態様は、遮光膜、下地膜、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜、前記第１の絶縁膜、前記第１の導電膜、前記下地膜及び前記遮光膜に第１のエッチングを行い、前記第１のレジストマスクを後退（縮小）させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することを特徴とする薄膜トランジスタの作製方法である。
本発明の一態様は、上記の作製方法により作製した薄膜トランジスタを覆って第２の絶縁膜を形成し、前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成することを特徴とする表示装置の作製方法である。
上記構成の薄膜トランジスタの作製方法または表示装置の作製方法において、前記第１のレジストマスクは多階調マスクを用いて形成することが好ましい。多階調マスクを用いることで、簡略な工程で凹部を有するレジストマスクを形成することができる。
上記構成の薄膜トランジスタの作製方法または表示装置の作製方法において、前記遮光膜は絶縁膜上に形成されていることが好ましい。
上記構成の薄膜トランジスタの作製方法または表示装置の作製方法を適用することで、前記第１のエッチングによって素子領域が形成され、前記第２のエッチングによって前記素子領域の側面から概ね等しい距離だけ内側にゲート電極層の側面を形成することができる。
上記構成の薄膜トランジスタの作製方法または表示装置の作製方法において、前記第１のエッチングはドライエッチングであり、前記第２のエッチングはウエットエッチングであることが好ましい。
上記構成の表示装置の作製方法において、前記第２の絶縁膜は、ＣＶＤ法またはスパッタリング法により形成した絶縁膜と、スピンコート法により形成した絶縁膜と、を積層して形成することが好ましい。特に好ましくは窒化シリコン膜をＣＶＤ法またはスパッタリング法により形成し、有機樹脂膜をスピンコート法により形成する。保護膜となる絶縁膜をこのように形成することで、薄膜トランジスタの電気的特性に影響を及ぼしうる不純物元素などから薄膜トランジスタを保護し、且つ画素電極の被形成面の平坦性を向上させて歩留まりの低下を防止することができる。
また、本発明の一態様である薄膜トランジスタは、遮光層上に絶縁膜を有し、前記絶縁膜上にゲート電極層を有し、前記ゲート電極層上にゲート絶縁膜を有し、前記ゲート絶縁膜上に半導体層を有し、前記半導体層上にソース領域及びドレイン領域を有する不純物半導体層を有し、前記ソース領域及びドレイン領域上にソース電極及びドレイン電極を有し、前記ゲート電極層の側面に接して空洞を有するものである。また、ゲート絶縁膜は、ゲート電極層上にのみ設けられており、ゲート電極層の側面はゲート絶縁膜により覆われていない構造を有する。
なお、エッチングは意図しないエッチングが極力生じない条件により行うことが好ましい。
なお、「膜が耐熱性を有する」とは、後の工程における温度によって当該膜が膜としての形態を保ち、且つ当該膜に求められる機能及び特性を保つことができることをいう。
なお、「ゲート配線」とは、薄膜トランジスタのゲート電極に接続される配線をいう。ゲート配線は、ゲート電極層により形成される。また、ゲート配線は走査線と呼ばれることがある。
また、「ソース配線」とは、薄膜トランジスタのソース電極及びドレイン電極の一方に接続される配線をいう。ソース配線は、ソース電極及びドレイン電極層により形成される。また、ソース配線は信号線と呼ばれることがある。
また、「電源線」とは、電源に接続された、一定の電位に保持された配線をいう。
ゲート電極のパターニングに新たなフォトマスクを必要とせず、薄膜トランジスタの作製工程数を大幅に削減することができる。また、該薄膜トランジスタは表示装置に適用できるため、表示装置の作製工程数を大幅に削減することもできる。従って、作製コストを大幅に削減することができる。
また、裏面露光、レジストリフロー及びリフトオフ法などの複雑な工程を用いないため、歩留まりを低下させず、薄膜トランジスタの電気的特性を維持しつつ、薄膜トランジスタの作製工程数を大幅に削減することができる。そのため、表示装置の表示品質などを犠牲にすることなく、表示装置の作製工程数を大幅に削減することができる。
また、一枚のフォトマスクにより薄膜トランジスタを作製することも可能なため、フォトマスクの位置合わせの際にずれが発生することを防止することができる。
そして、半導体層を遮光することができるため、光リーク電流が低減された、良好な電気的特性を有する薄膜トランジスタを作製することができる。該薄膜トランジスタを有する表示装置はコントラスト比が高いものとすることができる。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。また、下地膜、第１の絶縁膜及び第２の絶縁膜は上面図には表さないものとする。
（実施の形態１）
本実施の形態では、薄膜トランジスタの作製方法及び該薄膜トランジスタがマトリクス状に配置された表示装置の作製方法の一例について、図１乃至図２６を参照して説明する。
本実施の形態では、薄膜トランジスタの作製方法及び該薄膜トランジスタがマトリクス状に配置された表示装置の作製方法の一例について、図１乃至図２６を参照して説明する。
なお、図１６乃至図２１には本実施の形態に係る薄膜トランジスタの上面図を示し、図２１は画素電極まで形成した完成図である。図１乃至図３は、図１６乃至図２１に示すＡ１−Ａ２における断面図である。図４乃至図６は、図１６乃至図２１に示すＢ１−Ｂ２における断面図である。図７乃至図９は、図１６乃至図２１に示すＣ１−Ｃ２における断面図である。図１０乃至図１２は、図１６乃至図２１に示すＤ１−Ｄ２における断面図である。図１３乃至図１５は、図１６乃至図２１に示すＥ１−Ｅ２における断面図である。
まず、基板５０上に遮光膜５２、下地膜５３、第１の導電膜１０２、第１の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０をこの順に積層して形成する。これらの膜は、単層で形成してもよいし、複数の膜を積層して形成した積層膜であってもよい。
なお、基板５０と遮光膜５２の間には更なる下地膜５１を設けることが好ましく、ここでは更なる下地膜５１を設ける場合について説明する。遮光膜５２を形成するエッチング工程において、基板５０がエッチングされるおそれがあるためである。更なる下地膜５１は、後に説明する下地膜５３と同様の材料及び同様の形成方法を用いて形成すればよい。基板５０と遮光膜５２の間に更なる下地膜５１を有することで、基板５０中に含まれる不純物金属元素の半導体層への付着及び半導体層内部への侵入を防ぐことができる。
基板５０は、絶縁性基板である。表示装置に適用する場合には、基板５０としては、ガラス基板または石英基板を用いることができる。本実施の形態では、ガラス基板を用いる。
遮光膜５２は、基板５０の一主表面とは逆の面から入射する外光、または他の面から入射する迷光などを遮るために設けられる。遮光膜５２は、遮光可能な材料の膜により形成すればよく、特定の材料に限定されない。遮光可能な材料の膜として、例えばクロムを主成分とする材料の膜またはカーボンブラックを含有する樹脂膜などが挙げられるが、クロムを主成分とする材料の膜を用いることが好ましい。耐熱性が高いためである。クロムを主成分とする材料としては、例えば、クロム、酸化クロム、窒化クロムまたはフッ化クロムなどが挙げられる。遮光膜５２の形成は、例えばスパッタリング法またはＣＶＤ法（熱ＣＶＤ法またはプラズマＣＶＤ法などを含む）などにより行えばよいが、特定の方法に限定されない。
下地膜５３は、絶縁性材料により形成する。下地膜５３は、例えば、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜または窒化酸化シリコン膜などを用いて形成することができる。ただし、後の工程（第１の絶縁膜１０４の形成など）に耐えうる程度の耐熱性は必要である。また、後の工程（第２の導電膜１１０のエッチングなど）で意図しないエッチングまたは腐食されにくい材料を選択する。なお、遮光層の電位とゲート電極層の電位が異なるものとなる場合には、下地膜５３は厚く形成することが好ましい。遮光層とゲート電極層の間に生じうる寄生容量を抑制するためである。
基板５０としてガラス基板を用いる場合には、下地膜５３には窒化シリコン膜または窒化酸化シリコン膜を用いることが好ましい。下地膜５３が窒素を含むことで、基板５０中の不純物金属元素が半導体層に侵入することを効果的に防ぐことができるためである。更には、下地膜５３がハロゲン（フッ素、塩素または臭素）を含むことが好ましい。下地膜５３がハロゲンを含むことで、基板５０中の不純物金属元素が半導体層に侵入することをより効果的に防ぐことができるためである。下地膜５３にハロゲンを含ませるには、形成に用いるガスに、ハロゲンガスまたはハロゲン化合物からなるガスを含ませればよい。なお、下地膜５３は、例えばＣＶＤ法（熱ＣＶＤ法またはプラズマＣＶＤ法などを含む）またはスパッタリング法などにより形成することができるが、特定の方法に限定されない。また、下地膜５３は、単層で形成してもよいし、複数の膜を積層して形成してもよい。
第１の導電膜１０２は、導電性材料により形成する。第１の導電膜１０２は、例えばモリブデン、タングステンなどの金属またはこれらを主成分とする合金などの導電性材料を用いて形成することができる。ただし、後の工程（第１の絶縁膜１０４の形成など）に耐えうる程度の耐熱性は必要であり、後の工程で意図しないエッチングまたは腐食されにくい材料を選択することを要する。更には、第２のエッチングによりエッチング可能な材料を用いる。この限りにおいて、第１の導電膜１０２は特定の材料に限定されない。第１の導電膜１０２の形成は、例えばスパッタリング法またはＣＶＤ法（熱ＣＶＤ法またはプラズマＣＶＤ法などを含む）などにより行えばよいが、特定の方法に限定されない。
第１の絶縁膜１０４は、ゲート絶縁膜として機能し、絶縁性材料により形成する。第１の絶縁膜１０４は、例えば、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜または窒化酸化シリコン膜などを用いて形成することができる。ただし、第１の導電膜１０２と同様に後の工程（半導体膜１０６の形成など）に耐えうる程度の耐熱性が必要であり、後の工程で意図しないエッチングまたは腐食されにくい材料を選択することを要する。この限りにおいて、第１の絶縁膜１０４は特定の材料に限定されない。第１の絶縁膜１０４の形成は、例えばＣＶＤ法（熱ＣＶＤ法またはプラズマＣＶＤ法などを含む）またはスパッタリング法などにより行えばよいが、特定の方法に限定されない。
半導体膜１０６は、半導体材料により形成する。半導体膜１０６は、例えば、シランガスにより形成される非晶質シリコンなどを用いて形成することができる。ただし、第１の導電膜１０２などと同様に、後の工程（第２の導電膜１１０などの形成など）に耐えうる程度の耐熱性が必要であり、後の工程で意図しないエッチングまたは腐食されにくい材料を選択することを要する。この限りにおいて、半導体膜１０６は特定の材料に限定されるものではない。従って、ゲルマニウムなどを用いてもよい。なお、半導体膜１０６の結晶性についても特に限定されない。半導体膜１０６の形成は、例えばＣＶＤ法（熱ＣＶＤ法またはプラズマＣＶＤ法などを含む）またはスパッタリング法などにより行えばよいが、特定の方法に限定されない。
不純物半導体膜１０８は、一導電性を付与する不純物元素を含む半導体膜であり、一導電性を付与する不純物元素が添加された半導体材料形成のためのガスなどにより形成される。例えば、フォスフィン（化学式：ＰＨ３）またはジボラン（化学式：Ｂ２Ｈ６）を含むシランガスにより形成される、リンまたはボロンを含むシリコン膜である。ただし、第１の導電膜１０２などと同様に、後の工程（第２の導電膜１１０などの形成など）に耐えうる程度の耐熱性が必要であり、後の工程で意図しないエッチングまたは腐食されにくい材料を選択することを要する。この限りにおいて、不純物半導体膜１０８は、特定の材料に限定されない。ｎ型の薄膜トランジスタを作製する場合には、添加する一導電性を付与する不純物元素として、リンまたはヒ素などを用いればよい。すなわち、形成に用いるシランガスにはフォスフィンまたはアルシン（化学式：ＡｓＨ３）などを所望の濃度で含ませればよい。または、ｐ型の薄膜トランジスタを作製する場合には、一導電性を付与する不純物元素として、ボロンなどを添加すればよい。すなわち、形成に用いるシランガスにはジボランなどを所望の濃度で含ませればよい。なお、不純物半導体膜１０８の形成は、例えばＣＶＤ法（熱ＣＶＤ法またはプラズマＣＶＤ法などを含む）などにより行うことができるが、特定の方法に限定されるものではない。なお、不純物半導体膜１０８の結晶性についても特に限定されない。また、半導体膜１０６により形成される半導体層の一部に、ドーピングなどによりソース電極及びドレイン電極層とオーミック接触可能な領域を設ける場合などには、不純物半導体膜１０８を設けなくてもよい。
第２の導電膜１１０は、導電性材料（第１の導電膜１０２として列挙した材料など）であって、第１の導電膜１０２とは異なる材料により形成する。ここで、「異なる材料」とは、主成分が異なる材料をいう。具体的には、後に説明する第２のエッチングによりエッチングされにくい材料を選択すればよい。また、第１の導電膜１０２などと同様に、後の工程（第１の保護膜１２６などの形成など）に耐えうる程度の耐熱性が必要であり、後の工程で意図しないエッチングまたは腐食されにくい材料を選択することを要する。従って、この限りにおいて、第２の導電膜１１０は特定の材料に限定されない。第２の導電膜１１０の形成は、例えばスパッタリング法またはＣＶＤ法（熱ＣＶＤ法またはプラズマＣＶＤ法などを含む）などにより行えばよいが、特定の方法に限定されるものではない。
なお、上記説明した遮光膜５２、下地膜５３、第１の導電膜１０２、第１の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０に対して求められる耐熱性は、遮光膜５２が最も高く、以下前記した順に続き、第２の導電膜１１０が最も低い。例えば、半導体膜１０６が水素を含む非晶質半導体膜である場合には、約３００℃以上とすることで半導体膜１０６中の水素が脱離し、電気的特性が変化する。そのため、例えば半導体膜１０６を形成した後の工程では概ね３００℃を超えない温度とするとよい。
次に、第２の導電膜１１０上に第１のレジストマスク１１２を形成する（図１（Ａ）、図４（Ａ）、図７（Ａ）、図１０（Ａ）、図１３（Ａ）、図１６を参照）。
次に、第１のレジストマスク１１２を用いて第１のエッチングを行う。すなわち、遮光膜５２、下地膜５３、第１の導電膜１０２、第１の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０をエッチングによりパターニングし、遮光層５４、下地層５５及び薄膜積層体１１４を形成する（図１（Ｂ）、図４（Ｂ）、図７（Ｂ）、図１０（Ｂ）、図１３（Ｂ）、図１７を参照）。本明細書において、このエッチング工程を第１のエッチングとよぶ。第１のエッチングは、ドライエッチングまたはウエットエッチングを用いればよい。なお、第１のエッチングをドライエッチングにより行う場合には一の工程にて行うことが可能であるが、第１のエッチングをウエットエッチングにより行う場合には複数の工程により第１のエッチングを行うとよい。ウエットエッチングでは、被エッチング膜の種類によってエッチングレートが異なるため、すべての膜を一の工程にてエッチングすることが困難だからである。従って、第１のエッチングには、ドライエッチングを用いることが好ましい。
第１のエッチングは、例えば３段階のドライエッチングにより行えばよい。まず、Ｃｌ２ガスとＣＦ４ガスとＯ２ガスの混合ガスを用いてエッチングを行い、次に、Ｃｌ２ガスのみを用いてエッチングを行い、最後に、ＣＨＦ３ガスのみを用いてエッチングを行えばよい。また、この後更にＣｌ２ガスとＣＦ４ガスとＯ２ガスの混合ガスを用いてエッチングを行うことで４段階のドライエッチングとしてもよい。
次に、第１の導電膜１０２を選択的にサイドエッチングすることでパターニングし、ゲート電極層１１６を形成する（図１（Ｃ）、図４（Ｃ）、図７（Ｃ）、図１０（Ｃ）、図１３（Ｃ）、図１８を参照）。このエッチング工程を第２のエッチングとよぶ。
なお、ゲート電極層１１６は、薄膜トランジスタのゲート電極、ゲート配線、容量素子の一方の電極、容量配線及び支持部を構成している。ゲート電極層１１６Ａと表記する場合には、ゲート配線と薄膜トランジスタのゲート電極を構成するゲート電極層を指す。ゲート電極層１１６Ｂまたはゲート電極層１１６Ｄと表記する場合には支持部を構成するゲート電極層を指す。ゲート電極層１１６Ｃと表記する場合には容量配線と容量素子の一方の電極を構成するゲート電極層を指す。そして、これらを総括してゲート電極層１１６とよぶ。
第２のエッチングは、第１の導電膜１０２により形成されるゲート電極層１１６の側面が、薄膜積層体１１４の側面より内側に形成されるエッチング条件により行う。換言すると、ゲート電極層１１６の側面が、薄膜積層体１１４の底面に接して形成されるようにエッチングを行う（図１８乃至図２１におけるＡ１−Ａ２断面において、ゲート電極層１１６の幅が半導体膜１０６などの幅より小さくなるようにエッチングを行う）。従って、第１の導電膜１０２に対するエッチングレートが大きく、他の膜に対するエッチングレートが小さい条件により行う。特に、第２の導電膜１１０に対するエッチングレートが小さく、且つ第１の導電膜１０２に対するエッチングレートが大きい条件により行うとよい。換言すると、第２の導電膜１１０に対する第１の導電膜１０２のエッチング選択比が大きい条件により行うとよい。このような条件により第２のエッチングを行うことで、ゲート電極層１１６を形成することができる。
なお、ゲート電極層１１６の側面の形状は特に限定されない。例えば、テーパ形状であってもよい。ゲート電極層１１６の側面の形状は、第２のエッチングにおいて用いる薬液などの条件によって決められるものである。
ここで、「第２の導電膜１１０に対するエッチングレートが小さく、且つ第１の導電膜１０２に対するエッチングレートが大きい条件」、または「第２の導電膜１１０に対する第１の導電膜１０２のエッチング選択比が大きい条件」とは、以下の第１の要件及び第２の要件を満たすものをいう。
第１の要件は、ゲート電極層１１６が必要な箇所に残存することである。ゲート電極層１１６の必要な箇所とは、図１８におけるレジストマスク内に点線で示される領域をいう。すなわち、第２のエッチング後に、ゲート電極層１１６がゲート電極、ゲート配線、容量電極、容量配線及び支持部を構成するように残存させるとよい。ゲート電極層がゲート配線及び容量配線を構成するためには、これらの配線が断線しないように第２のエッチングを行う必要がある。例えば、図１（Ｃ）などに示されるように、薄膜積層体１１４の側面から間隔ｄ１だけ内側にゲート電極層１１６の側面が形成されることが好ましく、間隔ｄ１は実施者がレイアウトに従って適宜設定すればよい。
第２の要件は、ゲート電極層１１６により構成されるゲート配線及び容量配線の最小幅ｄ３、並びにソース電極及びドレイン電極層１２０Ａにより構成されるソース配線の最小幅ｄ２が適切なものとなることである（図２１を参照）。第２のエッチングにより第２の導電膜１１０がエッチングされるとソース配線の最小幅ｄ２が小さくなり、ソース配線の電流密度が過大となり、電気的特性が低下するためである。そのため、第２のエッチングは、第１の導電膜１０２のエッチングレートが過大にならず、且つ第２の導電膜１１０のエッチングレートが可能な限り小さい条件で行う。
なお、ソース配線と重畳する半導体層の幅を最小幅ｄ４とする部分は、ゲート配線と、該ゲート配線と互いに隣接する容量配線との間に少なくとも一箇所あればよい。好ましくは、図２１に示すように、ゲート配線に隣接する領域（例えば、ゲート配線と支持部との間）及び容量配線に隣接する領域（例えば、容量配線と支持部との間）の半導体層の幅を最小幅ｄ４とすればよい。なお、半導体層の最小幅ｄ４は、前記した間隔ｄ１の概ね２倍よりも小さくする。換言すると、間隔ｄ１は半導体層の最小幅ｄ４の約半分よりも大きくする。
なお、ソース電極及びドレイン電極層により形成される、画素電極層と接続される部分の電極の幅はソース配線の最小幅ｄ２とすることが好ましい。
上記説明したように、サイドエッチングを伴う条件により第２のエッチングを行うことは非常に重要である。第２のエッチングが第１の導電膜１０２のサイドエッチングを伴うことによって、ゲート電極層１１６により構成される、隣接するゲート配線と容量配線とを絶縁させることができるためである（図１８を参照）。ここで、第２のエッチングは、サイドエッチングを伴うエッチングであるため、エッチングは概略等方的に進行する。
ここで、サイドエッチングとは、被エッチング膜の厚さ方向（基板面に垂直な方向またはエッチングされる膜の下地の面に垂直な方向）のみならず、厚さ方向に対して垂直な方向（基板面に平行な方向またはエッチングされる膜の下地の面に平行な方向）にも被エッチング膜が削られるエッチングをいう。サイドエッチングされた被エッチング膜の端部は、被エッチング膜に対するエッチングガスまたはエッチングに用いる薬液のエッチングレートによって様々な形状となるように形成されるが、端部が曲面となるように形成されることが多い。
サイドエッチングを利用してゲート電極層１１６を形成することで、ゲート電極層１１６の形成に新たなフォトマスクを用いる必要がなくなる。
なお、図１８に示すように、第１のエッチングにより形成される薄膜積層体１１４は、ゲート電極層１１６Ｂ及びゲート電極層１１６Ｄにより構成される支持部に接する部分（図１８において両矢印で示す部分）では細くなるように設計される。このような構造とすることで、第２のエッチングによりゲート電極層１１６Ａと、ゲート電極層１１６Ｂまたはゲート電極層１１６Ｄとを分断して絶縁させることができる。
なお、図１８に示すゲート電極層１１６Ｂ及びゲート電極層１１６Ｄは、薄膜積層体１１４を支える支持部として機能する。支持部を有することで、ゲート電極層より上に形成される第１の絶縁膜１０４などの膜剥がれを防止することができる。加えて、支持部を有することで、第２のエッチングによりゲート電極層１１６に接して形成される空洞の領域が必要以上に大きくなることを防止できる。更には、支持部を有することで、薄膜積層体１１４が自重によって破壊され、または破損することをも防止することができ、歩留まりが向上するため好ましい。ただし、これに限定されず、支持部を設けなくともよい。支持部を有しない場合の上面図（図２１に対応）の一例を図２２に示す。
次に、第２のエッチングに用いることのできるエッチャントまたはエッチングガスと、第１の導電膜１０２及び第２の導電膜１１０の組み合わせについて説明する。
第２のエッチングをウエットエッチングによって行う場合、例えば、遮光膜５２はタングステンを主成分とする材料により形成し、第１の導電膜１０２はアルミニウムを主成分とする材料若しくはチタンを主成分とする材料またはこれらを積層させて形成し、第２の導電膜１１０は銅を主成分とする材料により形成し、エッチャントとしては、希硫酸、濃リン酸、濃塩酸、希リン酸またはシュウ酸を用いる。なお、エッチャントとして、希硫酸、希リン酸またはシュウ酸を用いる場合には室温よりも高温（５０℃〜１００℃、好ましくは６０〜７５℃）にするとよい。なお、第２の導電膜１１０は、好ましくはカルシウム及び酸素を含んだ銅を主成分とする材料と、カルシウムを含んだ銅を主成分とする材料と、マグネシウムを含んだ銅を主成分とする材料と、を積層して形成する。または、カルシウム及び酸素を含んだ銅を主成分とする材料と、マグネシウム及び酸素を含んだ銅を主成分とする材料と、マグネシウムを含んだ銅を主成分とする材料と、を積層して形成することが好ましい。なお、カルシウムを含んだ銅を主成分とする材料と、マグネシウム及び酸素を含んだ銅を主成分とする材料と、を混合したものを、カルシウム及び酸素を含んだ銅を主成分とする材料と、マグネシウムを含んだ銅を主成分とする材料と、により挟持してもよい。ただし、これらの組み合わせに限定されるものではない。
または、第２のエッチングをウエットエッチングによって行う場合、例えば、遮光膜５２はタングステンを主成分とする材料により形成し、第１の導電膜１０２はアルミニウムを主成分とする材料若しくはチタンを主成分とする材料またはこれらを積層させて形成し、第２の導電膜１１０はモリブデンを主成分とする材料により形成してもよく、この場合にはエッチャントとして、フッ酸、希塩酸、濃塩酸、希硫酸、濃硫酸、希リン酸、濃リン酸またはシュウ酸を用いる。なお、エッチャントとして、希塩酸、希硫酸、希リン酸またはシュウ酸を用いる場合には、室温よりも高温（５０℃〜１００℃、好ましくは６０〜７５℃）にして用いるとよい。ただし、濃硫酸を用いる場合には、高温では第２の導電膜１１０の主成分であるモリブデンがエッチングされてしまうため、室温程度で用いる。またはエッチャントは上記薬液に限定されず、必要に応じて適宜選択できる。
ただし、上記列挙したエッチャントのうち、少なくとも、濃硫酸、希リン酸及び濃リン酸は、レジストマスクに対して脱水作用を起こすため、これらのエッチャントを用いる場合にはレジストマスクを除去した状態で用いる。
なお、上記した第１の導電膜１０２を構成する材料として列挙したアルミニウムを主成分とする材料として、好ましくは、ネオジムを添加したアルミニウムを用いる。第１の導電膜１０２にネオジムを添加したアルミニウムを用いることで、アルミニウムの高抵抗化を抑制しつつ、ヒロックの発生を防止することができる。
また、上記した第２の導電膜１１０を構成する材料として列挙したモリブデンを主成分とする材料として、ニオブを添加したモリブデンを用いてもよい。
または、第２のエッチングはドライエッチングによって行ってもよい。例えば、遮光膜５２はアルミニウムを主成分とする材料若しくはチタンを主成分とする材料またはこれらを積層させて形成し、第１の導電膜１０２はタングステンを主成分とする材料により形成し、第２の導電膜１１０は、アルミニウムを主成分とする材料若しくはチタンを主成分とする材料またはこれらを積層させて形成し、エッチングガスとしては三フッ化塩素（化学式：ＣｌＦ３）ガスを用いることで第２のエッチングを行うことができる。ただし、半導体膜１０６がシリコンにより形成されている場合には三フッ化塩素ガスによりエッチングされてしまうため、第２のエッチングの前に酸化工程を行うとよい。酸化工程は、薄膜積層体１１４の表面を酸化することができる方法を用いて行えばよく、特定の方法に限定されない。この酸化工程は、酸素プラズマ若しくは水プラズマによるプラズマ処理、オゾン水による処理、または熱処理により行うことができる。
なお、図１８に示すように、上面から見たゲート電極層１１６は角（例えば、角１５１）を有する。これは、ゲート電極層１１６を形成する第２のエッチングが概略等方的であるために、ゲート電極層１１６の側面と薄膜積層体１１４の側面との間隔ｄ１が概略等しくなるようにエッチングされるためである。
次に、第２のレジストマスク１１８を形成する（図２（Ａ）、図５（Ａ）、図８（Ａ）、図１１（Ａ）、図１４（Ａ）、図１９を参照）。なお、ここでは第２のエッチングの後に第２のレジストマスク１１８を形成するが、これに限定されず、第２のレジストマスク１１８を形成した後に第２のエッチングを行ってもよい。
なお、第２のレジストマスク１１８Ａは、ソース電極及びドレイン電極層１２０Ａと重畳するものを指し、第２のレジストマスク１１８Ｂは、ソース電極及びドレイン電極層１２０Ｂと重畳するものを指し、第２のレジストマスク１１８Ｃは、ソース電極及びドレイン電極層１２０Ｃと重畳するものを指し、第２のレジストマスク１１８Ｄは、ソース電極及びドレイン電極層１２０Ｄと重畳するものを指す。そして、これらを総括して第２のレジストマスク１１８とよぶ。
次に、第２のレジストマスク１１８を用いて、薄膜積層体１１４の第２の導電膜１１０をエッチングし、ソース電極及びドレイン電極層１２０を形成する。ここで、エッチング条件は、第２の導電膜１１０以外の膜に対する意図しないエッチング及び腐食が生じにくい条件を選択する。特に、ゲート電極層１１６に意図しないエッチング及び腐食が生じにくい条件により行うことが重要である。
なお、ソース電極及びドレイン電極層１２０は、薄膜トランジスタのソース電極、ドレイン電極、ソース配線、薄膜トランジスタと画素電極とを接続する電極、及び保持容量として機能する容量素子の他方の電極を構成している。「ソース電極及びドレイン電極層１２０Ａ」または「ソース電極及びドレイン電極層１２０Ｃ」と表記する場合には、薄膜トランジスタのソース電極及びドレイン電極の一方、及びソース配線を構成する電極層を指す。「ソース電極及びドレイン電極層１２０Ｂ」と表記する場合には、薄膜トランジスタのソース電極及びドレイン電極の他方、及び薄膜トランジスタと画素電極とを接続する電極を構成する電極層を指す。「ソース電極及びドレイン電極層１２０Ｄ」と表記する場合には、容量素子の他方の電極を構成する電極層を指す。そして、これらを総括してソース電極及びドレイン電極層１２０とよぶ。
なお、第２の導電膜１１０のエッチングは、ウエットエッチングまたはドライエッチングのどちらを用いてもよい。
続いて、薄膜積層体１１４の不純物半導体膜１０８及び半導体膜１０６の上部（バックチャネル部）をエッチングして、ソース領域及びドレイン領域１２２と半導体層１２４を形成する（図２（Ｂ）、図５（Ｂ）、図８（Ｂ）、図１１（Ｂ）、図１４（Ｂ）、図２０を参照）。ここで、エッチング条件は、不純物半導体膜１０８及び半導体膜１０６以外の膜に対する意図しないエッチング及び腐食が生じにくい条件を選択する。特に、ゲート電極層１１６の意図しないエッチング及び腐食が生じにくい条件により行うことが重要である。
なお、ソース領域及びドレイン領域１２２Ａは、ソース電極及びドレイン電極層１２０Ａと重畳するものを指し、ソース領域及びドレイン領域１２２Ｂは、ソース電極及びドレイン電極層１２０Ｂと重畳するものを指し、ソース領域及びドレイン領域１２２Ｃは、ソース電極及びドレイン電極層１２０Ｃと重畳するものを指し、ソース領域及びドレイン領域１２２Ｄは、ソース電極及びドレイン電極層１２０Ｄと重畳するものを指す。そして、これらを総括してソース領域及びドレイン領域１２２とよぶ。
なお、不純物半導体膜１０８及び半導体膜１０６の上部（バックチャネル部）のエッチングはドライエッチングまたはウエットエッチングにより行うことができる。
その後、第２のレジストマスク１１８を除去し、薄膜トランジスタが完成する（図２（Ｃ）、図５（Ｃ）、図８（Ｃ）、図１１（Ｃ）、図１４（Ｃ）を参照）。
なお、上記の図２（Ｂ）などを参照して説明した工程を一括して第３のエッチングとよぶ。第３のエッチングは、上記説明したように、複数の段階に分けて行ってもよいし、一括して行ってもよい。
以上のように形成した薄膜トランジスタを覆って第２の絶縁膜を形成する。ここで、第２の絶縁膜は、第１の保護膜１２６のみで形成してもよいが、ここでは第１の保護膜１２６と第２の保護膜１２８により形成する（図３（Ａ）、図６（Ａ）、図９（Ａ）、図１２（Ａ）、図１５（Ａ）を参照）。第１の保護膜１２６は、第１の絶縁膜１０４と同様に形成すればよい。
第２の保護膜１２８は、表面が概略平坦になる方法により形成する。第２の保護膜１２８の表面を概略平坦にすることで、第２の保護膜１２８上に形成される画素電極層１３２の形成不良などを防止することができるためである。従って、ここで「概略平坦」とは、上記目的を達成しうる程度のものであればよく、高い平坦性が要求されるわけではない。
なお、第２の保護膜１２８は、例えば、感光性ポリイミド、アクリルまたはエポキシ樹脂などを用いて、スピンコーティング法などにより形成することができる。ただし、これらの材料または形成方法に限定されるものではない。
次に、第２の絶縁膜に第１の開口部１３０及び第２の開口部１３１を形成する（図３（Ｂ）、図６（Ｂ）、図９（Ｂ）、図１２（Ｂ）、図１５（Ｂ）を参照）。第１の開口部１３０及び第２の開口部１３１は、ソース電極及びドレイン電極層１２０の少なくとも表面に達するように形成する。第１の開口部１３０及び第２の開口部１３１の形成方法は、特定の方法に限定されず、第１の開口部１３０の径などに応じて実施者が適宜選択すればよい。例えば、フォトリソグラフィ法によりドライエッチングを行うことで第１の開口部１３０及び第２の開口部１３１を形成することができる。
なお、フォトリソグラフィ法によって開口部を形成すると、フォトマスクを１枚使用することになる。
次に、第２の絶縁膜上に画素電極層１３２を形成する（図３（Ｃ）、図６（Ｃ）、図９（Ｃ）、図１２（Ｃ）、図１５（Ｃ）、図２１を参照）。画素電極層１３２は、開口部を介してソース電極及びドレイン電極層１２０に接続されるように形成する。具体的には、画素電極層１３２は、第１の開口部１３０を介してソース電極及びドレイン電極層１２０Ｂに接続され、第２の開口部１３１を介してソース電極及びドレイン電極層１２０Ｄに接続されるように形成される。画素電極層１３２は、透光性を有する導電性材料により形成することが好ましい。ここで、透光性を有する導電性材料としては、インジウム錫酸化物（以下、ＩＴＯという）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、または酸化珪素を添加したインジウム錫酸化物などが挙げられる。透光性を有する導電性材料の膜の形成はスパッタリング法またはＣＶＤ法などにより行えばよいが、特定の方法に限定されるものではない。また、画素電極層１３２についても単層で形成してもよいし、複数の膜を積層した積層膜としてもよい。
なお、本実施の形態においては、画素電極層１３２のみに透光性を有する導電性材料を用いたが、これに限定されない。第１の導電膜１０２及び第２の導電膜１１０の材料として、透光性を有する導電性材料を用いることもできる。
なお、フォトリソグラフィ法によって画素電極層１３２を形成することで、フォトマスクを１枚使用することになる。
以上説明したように、アクティブマトリクス基板の作製（所謂アレイ工程）が完了する。上記説明したように、サイドエッチングを利用してゲート電極層を形成することで、従来よりもフォトマスクの枚数を１枚低減した薄膜トランジスタの作製が可能となる。更には、新たなフォトマスクを用いることなく、遮光層を形成することができる。
上記薄膜トランジスタは、遮光層上に下地層を有し、前記下地層上にゲート電極層を有し、前記ゲート電極層上にゲート絶縁膜を有し、前記ゲート絶縁膜上に半導体層を有し、前記半導体層上にソース領域及びドレイン領域（不純物半導体層）を有し、前記ソース領域及びドレイン領域上にソース電極及びドレイン電極層を有し、前記ゲート電極層の側面に接して空洞を有するものである。また、ゲート絶縁膜は、ゲート電極層上にのみ設けられており、ゲート電極の側面はゲート絶縁膜により覆われていない構造となる（図３（Ｃ）を参照）。このような薄膜トランジスタはゲート電極層の側面に接して空洞を有するため、ゲート電極層端部におけるリーク電流の小さいものとなる。更には、遮光層を有することで光リーク電流が小さい薄膜トランジスタとすることができる。
ここで、上記の工程により作製したアクティブマトリクス基板の端子接続部について図２３乃至図２５を参照して説明する。
図２３乃至図２５は、上記工程により作製した、アクティブマトリクス基板におけるゲート配線側の端子接続部及びソース配線側の端子接続部の上面図及び断面図を示す。
図２３は、ゲート配線側の端子接続部及びソース配線側の端子接続部における、画素部から延伸したゲート配線及びソース配線の上面図を示す。
図２４は、図２３のＸ１−Ｘ２における断面図を示す。すなわち、図２４は、ゲート配線側の端子接続部における断面図を示す。図２４では、ゲート電極層１１６の上面及び遮光層５４の上面が露出されている。この領域に、外部入力端子の端子部が接続される。
図２５は、ソース配線側の端子接続部における断面図を示す。図２５において、遮光層５４と、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０は画素電極層１３２を介して接続されている。図２５にはゲート電極層１１６と、ソース電極及びドレイン電極層１２０の様々な接続形態を示している。本発明の一態様である表示装置における端子接続部には、これらのいずれを用いてもよいし、図２５に示すもの以外の接続形態を用いてもよい。ソース電極及びドレイン電極層１２０を遮光層５４及びゲート電極層１１６に接続させることで、ソース配線側とゲート配線側で、端子の接続面の高さを概ね等しくすることができる。
図２５（Ａ）では、第１の保護膜１２６及び第２の保護膜１２８の端部がエッチングなどにより除去され、遮光層５４と、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出され、この露出された領域に画素電極層１３２を形成することで電気的な接続を実現することができる。なお、図２５（Ａ）は、図２３のＹ１−Ｙ２における断面図に相当する。
なお、遮光層５４と、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出された領域の形成は、第１の開口部１３０及び第２の開口部１３１の形成と同時に行うことができる。すなわち、第１の開口部１３０及び第２の開口部１３１の形成は、遮光層５４及びゲート電極層１１６に対するエッチングレートが低く、且つ下地膜５３、第１の絶縁膜１０４、半導体層１２４、ソース領域及びドレイン領域１２２、第１の保護膜１２６及び第２の保護膜１２８に対するエッチングレートが高い条件により行う。
図２５（Ｂ）では、第１の保護膜１２６及び第２の保護膜１２８に第３の開口部１６０Ａが設けられ、第１の保護膜１２６及び第２の保護膜１２８の端部がエッチングなどにより除去されることで、遮光層５４と、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出され、この露出された領域に画素電極層１３２を形成することで電気的な接続を実現することができる。ここで、図２５（Ａ）と同様に、第１の保護膜１２６及び第２の保護膜１２８の端部はエッチングなどにより除去されているが、この領域は端子の接続部として用いられる。
なお、第３の開口部１６０Ａの形成、並びに遮光層５４及びゲート電極層１１６が露出された領域の形成は、第１の開口部１３０及び第２の開口部１３１の形成と同時に行うことができる。
図２５（Ｃ）では、第１の保護膜１２６及び第２の保護膜１２８に第３の開口部１６０Ｂ及び第４の開口部１６１が設けられることで、遮光層５４と、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出され、この露出された領域に画素電極層１３２を形成することで電気的な接続を実現することができる。ここで、図２５（Ａ）及び（Ｂ）と同様に、第１の保護膜１２６及び第２の保護膜１２８の端部はエッチングなどにより除去されているが、この領域は端子の接続部として用いられる。
なお、第３の開口部１６０Ｂ及び第４の開口部１６１の形成、並びにゲート電極層１１６及び遮光層５４が露出された領域の形成は、第１の開口部１３０及び第２の開口部１３１の形成と同時に行うことができる。
なお、開口部の数は特に限定されない。一の端子に対して一の開口部を設けるのみならず、一の端子に対して複数の開口部を設けてもよい。一の端子に対して複数の開口部を設けることで、開口部を形成するエッチング工程が不十分であるなどの理由で開口部が良好に形成されなかったとしても、他の開口部により電気的接続を実現することができるため、歩留まりが向上する。更には、全ての開口部が問題なく形成された場合であっても、接触面積を広くすることができるため、コンタクト抵抗を低減することができ、好ましい。
次に、上記で説明した工程により作製した、表示装置のアクティブマトリクス基板を用いて液晶表示装置を作製する方法について説明する。すなわち、セル工程及びモジュール工程について説明する。ただし、本発明の一形態である表示装置の作製において、セル工程及びモジュール工程は以下の説明に限定されない。
セル工程では、上記した工程により作製したアクティブマトリクス基板と、これに対向する基板（以下、対向基板という）とを貼り合わせて液晶を注入する。まず、対向基板の作製方法について、以下に簡単に説明する。なお、対向基板上に形成する膜は単層でもよいし、複数の膜を積層して形成してもよい。
まず、基板上に遮光層を形成し、遮光層上に赤、緑、青のいずれかのカラーフィルター層を形成し、カラーフィルター層上に画素電極層を選択的に形成し、画素電極層上にリブを形成する。なお、ここで基板としては基板５０と同様のものを用いればよい。すなわち、例えばガラス基板を用いればよい。
遮光層としては、遮光性を有する材料の膜を選択的に形成する。遮光性を有する材料としては、例えば、黒色樹脂（カーボンブラック）を含む有機樹脂を用いることができる。または、クロムを主成分とする材料膜の積層膜を用いてもよい。クロムを主成分とする材料膜とは、クロム膜、酸化クロム膜または窒化クロム膜をいう。遮光層に用いる材料は遮光性を有するものであれば特に限定されない。遮光性を有する材料の膜を選択的に形成するにはフォトリソグラフィ法などを用いる。
カラーフィルター層は、バックライトからの白色光が照射されると、赤、緑、青のいずれかの光のみを透過させることができる有機樹脂膜により選択的に形成すればよい。カラーフィルター層の形成は、形成時に塗り分けを行うことで、選択的に行うことができる。カラーフィルターの配列は、ストライプ配列、デルタ配列または正方配列を用いればよい。
対向基板上の画素電極層は、アクティブマトリクス基板が有する画素電極層１３２と同様に形成することができる。ただし、対向基板の画素電極層は共通電位とするため選択的に形成する必要がなく、対向基板の全面に形成すればよい。
画素電極上に形成するリブは、視野角を拡げることを目的として形成される、パターン形成された有機樹脂膜である。特に必要のない場合には形成しなくてもよい。
なお、対向基板の作製方法としては、他にも様々な態様が考えられる。例えば、カラーフィルター層を形成後、画素電極層の形成前にオーバーコート層を形成してもよい。オーバーコート層を形成することで画素電極の被形成面の平坦性を向上させることができるため、歩留まりが向上する。また、カラーフィルター層に含まれる材料の一部が液晶材料中に侵入することを防ぐことができる。オーバーコート層には、アクリル樹脂またはエポキシ樹脂をベースとした熱硬化性材料が用いられる。
また、リブの形成前または形成後にスペーサとしてポストスペーサ（柱状スペーサ）を形成してもよい。ポストスペーサとは、アクティブマトリクス基板と対向基板との間のギャップを一定に保つことを目的として、対向基板上に一定の間隔で形成する構造物をいう。ビーズスペーサ（球状スペーサ）を用いる場合には、ポストスペーサを形成しなくてもよい。
次に、配向膜をアクティブマトリクス基板及び対向基板に形成する。配向膜の形成は、例えば、ポリイミド樹脂などを有機溶剤に溶かし、これを印刷法またはスピンコーティング法などにより塗布し、有機溶媒を溜去した後基板を焼成することにより行う。形成される配向膜の膜厚は、一般に、５０ｎｍ以上１００ｎｍ以下程度とする。配向膜には、液晶分子がある一定のプレチルト角を持って配向するようにラビング処理を施す。ラビング処理は、例えば、ベルベットなどの毛足の長い布により配向膜を擦ることで行う。
次に、アクティブマトリクス基板と対向基板を、シール材により貼り合わせる。対向基板にポストスペーサが設けられていない場合には、ビーズスペーサを所望の領域に分散させて貼り合わせるとよい。
次に、貼り合わせられたアクティブマトリクス基板と対向基板の間に、液晶材料を注入する。液晶材料を注入した後、注入口を紫外線硬化樹脂などで封止する。または、液晶材料をアクティブマトリクス基板と対向基板のいずれかの上に滴下した後に、これらの基板を貼り合わせてもよい。
次に、アクティブマトリクス基板と対向基板とを貼り合わせた液晶セルの両面に偏光板を貼り付けてセル工程が完了する。
次に、モジュール工程として、端子部の入力端子（図２５において、ゲート電極層１１６の露出された領域）にＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）を接続する。ＦＰＣはポリイミドなどの有機樹脂フィルム上に導電膜により配線が形成されており、異方性導電性ペースト（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ。以下、ＡＣＰという）を介して入力端子と接続される。ＡＣＰは接着剤として機能するペーストと、金などがメッキされた数十〜数百μｍ径の導電性表面を有する粒子と、により構成される。ペースト中に混入された粒子が入力端子上の導電層と、ＦＰＣに形成された配線に接続された端子上の導電層と、に接触することで、これらの間の電気的な接続を実現することができる。なお、ＦＰＣの接続後にアクティブマトリクス基板と対向基板に偏光板を貼り付けてもよい。以上のように、表示装置に用いる液晶パネルを作製することができる。
なお、本実施の形態において、遮光層の形成には第１のエッチングを用いたが、これに限定されず、第１のエッチングでは第１の絶縁膜まで、または第１の導電膜まで、または下地膜までエッチングし、第２のエッチングを行い、その後、遮光膜などをエッチングしてもよい。
以上、本実施の形態にて説明したように、ゲート電極の形成に新たなフォトマスクを用いることなく、表示装置の画素トランジスタを２枚のフォトマスクにより作製することができ、アクティブマトリクス基板を４枚のフォトマスクにより作製することができる。従って、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。
また、フォトマスクの枚数の低減を目的とした従来の技術とは異なり、裏面露光、レジストリフロー及びリフトオフ法などの複雑な工程を経る必要がない。
また、薄膜トランジスタの電気的特性を維持しつつ、薄膜トランジスタの作製工程数を大幅に削減することができる。
また、半導体層を遮光することができるため、光リーク電流が低減され、良好な電気的特性を有する薄膜トランジスタを作製し、表示品質が良好な表示装置を作製することができる。更には、半導体層を遮光する遮光層を薄膜トランジスタの形成に用いるフォトマスクにより形成することができ、マスク枚数を増加させることなく光リーク電流が低減された、良好な電気的特性を有する薄膜トランジスタ及び良好な表示品質を有する表示装置を作製することができる。
更には、ゲート電極層端部に生じるリーク電流が小さい薄膜トランジスタを作製することができるため、コントラスト比が高く、表示品質が良好な表示装置を得ることができる。
なお、表示装置は、上記説明した画素構造に限定されず、様々な液晶表示装置に適用することができる。
（実施の形態２）
本実施の形態では、本発明の一態様である薄膜トランジスタの作製方法及び表示装置の作製方法であって、実施の形態１とは異なるものについて、図２６乃至図３１を参照して説明する。具体的には、多階調マスクを用いて、実施の形態１と同様に薄膜トランジスタを作製する。
本実施の形態では、本発明の一態様である薄膜トランジスタの作製方法及び表示装置の作製方法であって、実施の形態１とは異なるものについて、図２６乃至図３１を参照して説明する。具体的には、多階調マスクを用いて、実施の形態１と同様に薄膜トランジスタを作製する。
なお、図２７は実施の形態１における図１及び図２に対応するものである。図２８は実施の形態１における図１０及び図１１に対応するものである。図２９、図３０及び図３１は実施の形態１における図１６、図１７及び図２０に対応するものである。また、図２９乃至図３１に示すＡ１−Ａ２における断面図が図２７に相当し、図２９乃至図３１に示すＤ１−Ｄ２断面図が図２８に相当する。
まず、実施の形態１と同様に、第２の導電膜１１０まで形成する（図２７（Ａ）及び図２８（Ａ）、図２９を参照）。形成に用いることのできる材料及びこれらの形成に適用することのできる方法は実施の形態１と同様である。また、基板５０と遮光膜５２の間には、更なる下地膜５１が設けられていることが好ましい。なお、半導体膜１０６により形成される半導体層の一部に、ドーピングなどによりソース電極及びドレイン電極層とオーミック接触可能な領域を設ける場合などには、不純物半導体膜１０８を設ける必要がない。
次に、第２の導電膜１１０上に第１のレジストマスク１７０を形成する（図２７（Ａ）及び図２８（Ａ）、図２９を参照）。本実施の形態における第１のレジストマスク１７０は凹部または凸部を有するレジストマスクである。換言すると、厚さの異なる複数の領域（ここでは、二の領域）からなるレジストマスクともいうことができる。第１のレジストマスク１７０において、厚い領域を第１のレジストマスク１７０の凸部と呼び、薄い領域を第１のレジストマスク１７０の凹部とよぶこととする。
第１のレジストマスク１７０において、ソース電極及びドレイン電極層１２０が形成される領域には凸部が形成され、ソース電極及びドレイン電極層１２０を有さず半導体層が露出して形成される領域には凹部が形成される。
第１のレジストマスク１７０は、多階調マスクを用いることで形成することができる。ここで、多階調マスクについて図２６を参照して以下に説明する。
多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、露光領域、半露光領域及び未露光領域の３段階の光量で露光を行うものをいう。多階調マスクを用いることで、一度の露光及び現像工程によって、複数（代表的には二）の厚さを有するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォトマスクの枚数を削減することができる。
図２６（Ａ−１）及び図２６（Ｂ−１）は、代表的な多階調マスクの断面図を示す。図２６（Ａ−１）にはグレートーンマスク１４０を示し、図２６（Ｂ−１）にはハーフトーンマスク１４５を示す。
図２６（Ａ−１）に示すグレートーンマスク１４０は、透光性を有する基板１４１上に遮光層により設けられた遮光部１４２、及びパターン形成された遮光層により設けられた回折格子部１４３で構成されている。
回折格子部１４３は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ドットまたはメッシュなどを有することで、光の透過率を制御する。なお、回折格子部１４３に設けられるスリット、ドットまたはメッシュは周期的なものであってもよいし、非周期的なものであってもよい。
透光性を有する基板１４１としては、石英などを用いることができる。遮光部１４２及び回折格子部１４３を構成する遮光層は、金属膜を用いて形成すればよく、好ましくはクロムまたは酸化クロムなどにより設けられる。
グレートーンマスク１４０に露光するための光を照射した場合、図２６（Ａ−２）に示すように、遮光部１４２に重畳する領域における透光率は０％となり、遮光部１４２及び回折格子部１４３が設けられていない領域における透光率は１００％となる。また、回折格子部１４３における透光率は、概ね１０〜７０％の範囲であり、回折格子のスリット、ドットまたはメッシュの間隔などにより調整可能である。
図２６（Ｂ−１）に示すハーフトーンマスク１４５は、透光性を有する基板１４６上に半透光膜により設けられた半透光部１４７、及び遮光層により設けられた遮光部１４８で構成されている。
半透光部１４７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどの膜を用いて形成することができる。遮光部１４８は、グレートーンマスクの遮光層と同様の金属膜を用いて形成すればよく、好ましくはクロムまたは酸化クロムなどにより設けられる。
ハーフトーンマスク１４５に露光するための光を照射した場合、図２６（Ｂ−２）に示すように、遮光部１４８に重畳する領域における透光率は０％となり、遮光部１４８及び半透光部１４７が設けられていない領域における透光率は１００％となる。また、半透光部１４７における透光率は、概ね１０〜７０％の範囲であり、形成する材料の種類または形成する膜厚などにより、調整可能である。
多階調マスクを用いて露光して現像を行うことで、膜厚の異なる領域を有する第１のレジストマスク１７０を形成することができる。
次に、第１のレジストマスク１７０を用いて第１のエッチングを行う。すなわち、遮光膜５２、下地膜５３、第１の導電膜１０２、第１の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０をエッチングによりパターニングし、遮光層５４、下地層５５、及び薄膜積層体１１４を形成する（図２７（Ｂ）、図２８（Ｂ）、図３０を参照）。
次に、実施の形態１と同様に第２のエッチングを行うことで、ゲート電極層１１６を形成する。
ここで、第２のエッチングの条件は、実施の形態１における第２のエッチングと同様である。
次に、第１のレジストマスク１７０を後退（縮小）させることで、薄膜積層体１１４上に第２のレジストマスク１７１を形成する。第２のレジストマスク１７１を用いてソース電極及びドレイン電極層１２０、ソース領域及びドレイン領域１２２、半導体層１２４を形成する（図２７（Ｃ）、図２８（Ｃ）、図３１を参照）。第１のレジストマスク１７０を後退（縮小）させるには、酸素プラズマによるアッシングなどを行えばよい。エッチング条件などは、実施の形態１と同様である。また、その後の工程は実施の形態１と同様である。
なお、第２のレジストマスク１７１Ａは、ソース電極及びドレイン電極層１２０Ａと重畳するものを指し、第２のレジストマスク１７１Ｂは、ソース電極及びドレイン電極層１２０Ｂと重畳するものを指し、第２のレジストマスク１７１Ｃは、ソース電極及びドレイン電極層１２０Ｃと重畳するものを指し、第２のレジストマスク１７１Ｄは、ソース電極及びドレイン電極層１２０Ｄと重畳するものを指す。そして、これらを総括して第２のレジストマスク１７１とよぶ。
なお、ここでは第２のエッチングの後に第２のレジストマスク１７１を形成する場合について説明したが、これに限定されず、第２のレジストマスク１７１を形成した後に第２のエッチングを行ってもよい。その後の工程は、実施の形態１と同様である。そのため、実施の形態１に係る薄膜トランジスタ及び表示装置の作製方法と同様の効果を享受することは勿論である。
以上、本実施の形態にて説明したように、多階調マスクを用いることで、薄膜トランジスタを作製することができる。多階調マスクを用いることで、使用するフォトマスクの枚数を更に減らすことができる。
本実施の形態によれば、１枚のフォトマスクを用いて薄膜トランジスタを作製することができる。また、３枚のフォトマスクを用いて画素トランジスタを有するアクティブマトリクス基板を作製することができる。従って、多階調マスクを用いない従来の手法と比較し、用いるフォトマスクの枚数が低減されることから、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。また、１枚のフォトマスクにより薄膜トランジスタを作製することができるため、フォトマスクの位置合わせの際にずれが発生することを防止することができる。
また、実施の形態１と同様に、薄膜トランジスタの電気的特性を維持しつつ、薄膜トランジスタの作製工程を大幅に削減することができる。
なお、本実施の形態の作製方法を適用して作製した薄膜トランジスタも、実施の形態１にて説明した薄膜トランジスタと同様に、ゲート電極層の側面に接して空洞を有する。ゲート電極層の側面に接して空洞を有するように形成することで、ゲート電極層端部におけるリーク電流の小さい薄膜トランジスタを作製することができる。従って、コントラスト比が高く、表示品質が良好な表示装置を得ることができる。
また、実施の形態１にて説明した薄膜トランジスタと同様に半導体層を遮光することができるため、光リーク電流が低減され、良好な電気的特性を有する薄膜トランジスタを作製し、表示品質が良好な表示装置を作製することができる。更には、半導体層を遮光する遮光層を薄膜トランジスタの形成に用いるフォトマスクにより形成することができ、マスク枚数を増加させることなく光リーク電流が低減された、良好な電気的特性を有する薄膜トランジスタ及び良好な表示品質を有する表示装置を作製することができる。
（実施の形態３）
本実施の形態では、薄膜トランジスタ及び該薄膜トランジスタがマトリクス状に配置されたＥＬ表示装置を作製する方法の一例について、図３２乃至図４２を参照して説明する。
本実施の形態では、薄膜トランジスタ及び該薄膜トランジスタがマトリクス状に配置されたＥＬ表示装置を作製する方法の一例について、図３２乃至図４２を参照して説明する。
薄膜トランジスタをスイッチング素子として用いるＥＬ表示装置（アクティブ型ＥＬ表示装置）の画素回路としては、様々なものが検討されている。本実施の形態では、単純な画素回路の一例を、図３２に示し、この画素回路を適用した画素構造の作製方法について説明する。ただし、ＥＬ表示装置の画素回路は図３２に示す構成に限定されるものではない。
図３２に示すＥＬ表示装置の画素構造において、画素１８０は、第１のトランジスタ１８１、第２のトランジスタ１８２、第３のトランジスタ１８３、容量素子１８４及び発光素子１８５を有する。第１乃至第３のトランジスタはｎ型トランジスタである。第１のトランジスタ１８１のゲート電極は、ゲート配線１８６に接続され、ソース電極及びドレイン電極の一方（第１の電極とする。）は、ソース配線１８８に接続され、ソース電極及びドレイン電極の他方（第２の電極とする。）は、第２のトランジスタ１８２のゲート電極、及び容量素子１８４の一方の電極（第１の電極とする。）に接続されている。容量素子１８４の他方の電極（第２の電極とする。）は、第２のトランジスタ１８２のソース電極及びドレイン電極の一方（第１の電極とする。）、第３のトランジスタ１８３のソース電極及びドレイン電極の一方（第１の電極とする。）、並びに発光素子１８５の一方の電極（第１の電極とする。）に接続されている。第２のトランジスタ１８２のソース電極及びドレイン電極の他方（第２の電極とする。）は、第２の電源線１８９に接続されている。第３のトランジスタ１８３のソース電極及びドレイン電極の他方（第２の電極とする。）は、第１の電源線１８７に接続され、ゲート電極はゲート配線１８６に接続されている。発光素子１８５の他方の電極（第２の電極とする。）は、共通電極１９０に接続されている。なお、第１の電源線１８７と第２の電源線１８９の電位は異なるものとする。
画素１８０の動作について説明する。ゲート配線１８６の信号によって第３のトランジスタ１８３がオンすると、第２のトランジスタ１８２の第１の電極、発光素子１８５の第１の電極、及び容量素子１８４の第２の電極の電位が、第１の電源線１８７の電位（Ｖ１８７）と等しくなる。ここで、第１の電源線１８７の電位（Ｖ１８７）は一定とするため、第２のトランジスタ１８２の第１の電極などの電位は一定（Ｖ１８７）である。
ゲート配線１８６の信号によって第１のトランジスタ１８１が選択されてオンすると、ソース配線１８８からの信号の電位（Ｖ１８８）が第１のトランジスタ１８１を介して第２のトランジスタ１８２のゲート電極に入力される。このとき、第２の電源線１８９の電位（Ｖ１８９）が第１の電源線１８７の電位（Ｖ１８７）よりも高ければＶｇｓ＝Ｖ１８８−Ｖ１８７となる。そして、Ｖｇｓが第２のトランジスタ１８２のしきい値電圧よりも大きければ、第２のトランジスタ１８２はオンする。
従って、第２のトランジスタ１８２を線形領域で動作させるときには、ソース配線１８８の電位（Ｖ１８８）を変化させること（例えば、２値）で、第２のトランジスタ１８２のオンとオフとを制御することができる。つまり、発光素子１８５が有するＥＬ層に、電圧を印加するかしないかを制御することができる。
また、第２のトランジスタ１８２を飽和領域で動作させるときには、ソース配線１８８の電位（Ｖ１８８）を変化させることで、発光素子１８５に流れる電流量を制御することができる。
以上のようにして、第２のトランジスタ１８２を線形領域で動作させる場合、発光素子１８５に電圧を印加するかしないかを制御することができ、発光素子１８５の発光状態と非発光状態とを制御することができる。このような駆動方法は、例えば、デジタル時間階調駆動に用いることができる。デジタル時間階調駆動は、１フレームを複数のサブフレームに分割し、各サブフレームにおいて発光素子１８５の発光状態と非発光状態とを制御する駆動方法である。また、第２のトランジスタ１８２を飽和領域で動作させる場合、発光素子１８５に流れる電流量を制御することができ、発光素子１８５の輝度を調整することができる。図４２は、図３８に示すＢ１−Ｂ２における断面図である。
次に、図３２に示す画素回路を適用した画素構造と、その作製方法について以下に説明する。
なお、図３３乃至図３８には本実施の形態に係る薄膜トランジスタの上面図を示し、図３８は第１の画素電極まで形成した図である。図３９乃至図４１は、図３３乃至図３８に示すＡ１−Ａ２における断面図である。
まず、実施の形態１と同様に、基板２００上に遮光膜１９２、下地膜１９３、第１の導電膜２０２、第１の絶縁膜２０４、半導体膜２０６、不純物半導体膜２０８及び第２の導電膜２１０をこの順に積層して形成する。これらの膜は、単層で形成してもよいし、複数の膜を積層して形成した積層膜であってもよい。なお、基板２００は実施の形態１における基板５０に相当する。遮光膜１９２は遮光膜５２に相当する。下地膜１９３は下地膜５３に相当する。第１の導電膜２０２は第１の導電膜１０２に相当する。第１の絶縁膜２０４は第１の絶縁膜１０４に相当する。半導体膜２０６は半導体膜１０６に相当する。不純物半導体膜２０８は不純物半導体膜１０８に相当する。第２の導電膜２１０は第２の導電膜１１０に相当する。従って、これらの材料及び形成方法は実施の形態１と同様である。
なお、実施の形態１と同様に遮光膜１９２と基板２００の間には更なる下地膜１９１が設けられていることが好ましい。
半導体膜２０６は、結晶性半導体膜と、非晶質半導体膜との積層膜を用いることが好ましい。結晶性半導体膜としては、多結晶半導体膜または微結晶半導体膜などが挙げられる。
多結晶半導体膜とは、結晶粒により構成され、該結晶粒間に多くの粒界を含む半導体膜をいう。多結晶半導体膜は、例えば熱結晶化法またはレーザ結晶化法により形成される。ここで、熱結晶化法とは、基板上に非晶質半導体膜を形成し、該基板を加熱することで非晶質半導体を結晶化する結晶化法をいう。また、レーザ結晶化法とは、基板上に非晶質半導体膜を形成し、該非晶質半導体膜に対してレーザを照射して非晶質半導体を結晶化する結晶化法をいう。または、ニッケルなどの結晶化促進元素を添加して結晶化する結晶化法を用いてもよい。結晶化促進元素を添加して結晶化する場合には、該半導体膜に対してレーザ照射を行うことが好ましい。
多結晶半導体は、ガラス基板に歪みを生じない程度の温度と時間で結晶化を行うＬＴＰＳ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ）と、より高温で結晶化を行うＨＴＰＳ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ）に分類される。
微結晶半導体膜とは、粒径が概ね２ｎｍ以上１００ｎｍ以下の結晶粒を含む半導体膜をいい、膜の全面が結晶粒のみによって構成されるもの、または結晶粒間に非晶質半導体が介在するものを含む。微結晶半導体膜の形成方法としては、結晶核を形成して該結晶核を成長させる方法、非晶質半導体膜を形成して該非晶質半導体膜に接して絶縁膜と金属膜とを形成し、該金属膜に対してレーザを照射することで該金属膜に発生した熱により非晶質半導体を結晶化させる方法などを用いればよい。ただし、非晶質半導体膜に対して熱結晶化法またはレーザ結晶化法を用いて形成した結晶性半導体膜は含まないものとする。
半導体膜２０６として、例えば、結晶性半導体膜上に非晶質半導体膜を積層して形成した積層膜を用いると、ＥＬ表示装置の画素回路が有するトランジスタを高速に動作させることができる。ここで、結晶性半導体膜としては、多結晶半導体（ＬＴＰＳ及びＨＴＰＳを含む）膜を適用してもよいし、微結晶半導体膜を適用してもよい。なお、結晶性半導体膜上に非晶質半導体膜を有することで、微結晶半導体膜の表面が酸化されることを防止することができる。また、耐圧を向上させ、オフ電流を低下させることができる。
ただし、ＥＬ表示装置の画素回路が正常に動作する限りにおいて、半導体膜２０６の結晶性については特に限定されない。
また、不純物半導体膜２０８にはリンなどの一導電性を付与する不純物元素を含ませて薄膜トランジスタをｎ型にする。ただし、これに限定されず、薄膜トランジスタをｐ型にしてもよい。
次に、第２の導電膜２１０上に第１のレジストマスク２１２を形成する（図３３及び図３９（Ａ）を参照）。ここで、第１のレジストマスク２１２は、実施の形態２と同様に、凹部または凸部を有するレジストマスクであることが好ましいが、勿論実施の形態１と同様のレジストマスクを形成してもよい。ソース電極及びドレイン電極層２２０が形成される領域には凸部が形成され、ソース電極及びドレイン電極層２２０を有さず半導体層２２４が露出して形成される領域には凹部が形成される。
次に、第１のレジストマスク２１２を用いて実施の形態１と同様に第１のエッチングを行う。すなわち、遮光膜１９２、下地膜１９３、第１の導電膜２０２、第１の絶縁膜２０４、半導体膜２０６、不純物半導体膜２０８及び第２の導電膜２１０をエッチングによりパターニングし、遮光層１９４、下地層１９５及び薄膜積層体２１４を形成する（図３４及び図３９（Ｂ）を参照）。
次に、第１のレジストマスク２１２を用いて第２のエッチングを行う。すなわち、第１の導電膜２０２をエッチングによりパターニングし、ゲート電極層２１６を形成する（図３５及び図３９（Ｃ）を参照）。
なお、ゲート電極層２１６は、薄膜トランジスタのゲート電極、ゲート配線、容量素子の一方の電極、及び支持部を構成している。ゲート電極層２１６Ａと表記する場合には、ゲート配線１８６、第１のトランジスタ１８１のゲート電極、及び第３のトランジスタ１８３のゲート電極を構成する電極層を指す。ゲート電極層２１６Ｂと表記する場合には、第２のトランジスタ１８２のゲート電極、及び容量素子１８４の一方の電極を構成する電極層を指す。ゲート電極層２１６Ｃと表記する場合には、支持部を構成する電極層を指す。そして、これらを総括してゲート電極層２１６とよぶ。
第２のエッチングは、第１の導電膜２０２により形成されるゲート電極層２１６の側面が、薄膜積層体２１４の側面より内側に形成されるエッチング条件により行う。換言すると、ゲート電極層２１６の側面が、薄膜積層体２１４の底面に接して形成されるようにエッチングを行う（Ａ１−Ａ２断面においてゲート電極層２１６の幅が薄膜積層体２１４の幅より小さくなるようにエッチングを行う）。更には、第２の導電膜２１０に対するエッチングレートが小さく、且つ第１の導電膜２０２に対するエッチングレートが大きい条件により行う。換言すると、第２の導電膜２１０に対する第１の導電膜２０２のエッチング選択比が大きい条件により行う。このような条件により第２のエッチングを行うことで、ゲート電極層２１６を形成することができる。
なお、ゲート電極層２１６の側面の形状は特に限定されない。例えば、テーパ形状であってもよい。ゲート電極層２１６の側面の形状は、第２のエッチングにおいて用いる薬液などの条件によって決められるものである。
ここで、「第２の導電膜２１０に対するエッチングレートが小さく、且つ第１の導電膜２０２に対するエッチングレートが大きい条件」、または「第２の導電膜２１０に対する第１の導電膜２０２のエッチング選択比が大きい条件」とは、以下の第１の要件及び第２の要件を満たすものをいう。
第１の要件は、ゲート電極層２１６が必要な箇所に残存することである。ゲート電極層２１６の必要な箇所とは、図３５乃至図３８に点線で示される領域をいう。すなわち、第２のエッチング後に、ゲート電極層２１６がゲート配線、トランジスタが有するゲート電極、及び容量素子が有する一の電極を構成するように残存することが必要である。ゲート電極層がゲート配線及び容量配線を構成するためには、これらの配線が断線しないように第２のエッチングを行う必要がある。図３５及び図３９（Ｃ）に示されるように、薄膜積層体２１４の側面から間隔ｄ１だけ内側にゲート電極層２１６の側面が形成されることが好ましく、間隔ｄ１は実施者がレイアウトに従って適宜設定すればよい。
第２の要件は、ゲート電極層２１６により構成されるゲート配線及び容量配線の最小幅ｄ３、並びにソース電極及びドレイン電極層２２０により構成されるソース配線及び電源線の最小幅ｄ２が適切なものとなることである（図３８を参照）。第２のエッチングによりソース電極及びドレイン電極層２２０がエッチングされるとソース配線及び電源線の最小幅ｄ２が小さくなり、ソース配線及び電源線の電流密度が過大となり、電気的特性が低下するためである。そのため、第２のエッチングは、第１の導電膜２０２のエッチングレートが過大にならず、且つ第２の導電膜２１０のエッチングレートが可能な限り小さい条件で行う。
なお、ソース配線及び電源線と重畳する半導体層の幅を最小幅ｄ４とする部分は、ゲート電極層を素子毎に分離するために必要な箇所に適宜設ければよい。第２のエッチングにより、半導体層の幅をｄ４とした箇所と重畳する部分にはゲート電極層２１６が残存しないパターンを形成することができる。半導体層の最小幅ｄ４は、前記した間隔ｄ１の概ね２倍よりも小さくする。換言すると、間隔ｄ１は半導体層の最小幅ｄ４の約半分よりも大きくする。
なお、ソース電極及びドレイン電極層により形成される、画素電極層と接続される部分の電極の幅はソース配線及び電源線の最小幅ｄ２とすることが好ましい。
上記説明したように、サイドエッチングを伴う条件により第２のエッチングを行うことは非常に重要である。第２のエッチングが第１の導電膜２０２のサイドエッチングを伴うことによって、ゲート電極層２１６により構成される、隣接するゲート配線間のみならず、画素回路内の素子の接続を所望のものとするようにパターンの形成をすることができるためである。第２のエッチングは、サイドエッチングを伴うエッチングであるため、エッチングは概略等方的に進行する。
ここで、サイドエッチングとは、被エッチング膜の厚さ方向（基板面に垂直な方向またはエッチングされる膜の下地の面に垂直な方向）のみならず、厚さ方向に対して垂直な方向（基板面に平行な方向またはエッチングされる膜の下地の面に平行な方向）にも被エッチング膜が削られるエッチングをいう。サイドエッチングされた被エッチング膜の端部は、被エッチング膜に対するエッチングガスまたはエッチングに用いる薬液のエッチングレートによって様々な形状となるように形成されるが、端部が曲面となるように形成されることが多い。
なお、図３５に示すゲート電極層２１６Ｃは、薄膜積層体２１４を支える支持部として機能する。支持部を有することで、ゲート電極層より上に形成される第１の絶縁膜２０４などの膜剥がれを防止することができる。更には支持部を設けることで、第２のエッチングによりゲート電極層２１６に接して形成される、空洞の領域が必要以上に広くなることを防止できる。なお、支持部を設けることで、作製途中に薄膜積層体２１４が自重によって破壊され、または破損することをも防止することができ、歩留まりが向上するため好ましい。ただし、これに限定されず、支持部を設けなくともよい。
なお、第２のエッチングに用いることのできるエッチャント、遮光膜１９２、第１の導電膜２０２、第２の導電膜２１０の組み合わせは実施の形態１にて説明したとおりである。
なお、実施の形態１のゲート電極層１１６と同様に、上面から見たゲート電極層２１６は角を有する（図３５を参照）。これは、ゲート電極層２１６を形成する第２のエッチングが概略等方的に進行するために、ゲート電極層２１６の側面と薄膜積層体２１４の側面との間隔ｄ１が概略等しくなるようにエッチングされるためである。
次に、第１のレジストマスク２１２を後退（縮小）させて、第２の導電膜２１０を露出させつつ、第２のレジストマスク２１８を形成する。第１のレジストマスク２１２を後退（縮小）させて、第２のレジストマスク２１８を形成する手段としては、例えば酸素プラズマを用いたアッシングが挙げられる。しかし、第１のレジストマスク２１２を後退（縮小）させて第２のレジストマスク２１８を形成する手段はこれに限定されるものではない。第２のレジストマスク２１８が形成される領域は、第１のレジストマスク２１２の凸部の領域と概略一致する。なお、ここでは第２のエッチングの後に第２のレジストマスク２１８を形成する場合について説明したが、これに限定されず、第２のレジストマスク２１８を形成した後に第２のエッチングを行ってもよい。
なお、第１のレジストマスク２１２の形成に多階調マスクを用いない場合には、異なるフォトマスクを用いて第２のレジストマスク２１８を別途形成すればよい。
次に、第２のレジストマスク２１８を用いて、薄膜積層体２１４の第２の導電膜２１０をエッチングし、ソース電極及びドレイン電極層２２０を形成する（図３６及び図４０（Ａ）を参照）。ここでエッチング条件は、第２の導電膜２１０以外の膜に対する意図しないエッチング及び腐食が生じにくい条件を選択する。特に、ゲート電極層２１６の意図しないエッチング及び腐食が生じにくい条件により行うことが重要である。
なお、ソース電極及びドレイン電極層２２０は、薄膜トランジスタのソース電極若しくはドレイン電極、ソース配線、第１及び第２の電源線、容量素子の他方の電極、及び薄膜トランジスタと発光素子の一の電極とを接続する電極を構成している。ソース電極及びドレイン電極層２２０Ａと表記する場合には、ソース配線１８８、及び第１のトランジスタ１８１のソース電極及びドレイン電極の一方を構成する電極層を指す。ソース電極及びドレイン電極層２２０Ｂと表記する場合には、第１の電源線１８７を構成する電極層を指す。ソース電極及びドレイン電極層２２０Ｃと表記する場合には、第１のトランジスタ１８１のソース電極及びドレイン電極の他方、及び第１のトランジスタ１８１と画素電極とを接続する電極を構成する電極層を指す。ソース電極及びドレイン電極層２２０Ｄと表記する場合には、第２の電源線１８９、及び第２のトランジスタ１８２のソース電極及びドレイン電極の一方を構成する電極層を指す。ソース電極及びドレイン電極層２２０Ｅと表記する場合には、第３のトランジスタ１８３のソース電極及びドレイン電極の一方を構成する電極層を指す。ソース電極及びドレイン電極層２２０Ｆと表記する場合には、容量素子１８４の他方の電極、第２のトランジスタ１８２のソース電極及びドレイン電極の他方、第３のトランジスタ１８３のソース電極及びドレイン電極の他方、並びにこれらから発光素子の一の電極に接続される電極を構成する電極層を指す。
なお、第２のレジストマスク２１８Ａは、ソース電極及びドレイン電極層２２０Ａと重畳するものを指し、第２のレジストマスク２１８Ｂは、ソース電極及びドレイン電極層２２０Ｂと重畳するものを指し、第２のレジストマスク２１８Ｃは、ソース電極及びドレイン電極層２２０Ｃと重畳するものを指し、第２のレジストマスク２１８Ｄは、ソース電極及びドレイン電極層２２０Ｄと重畳するものを指し、第２のレジストマスク２１８Ｅは、ソース電極及びドレイン電極層２２０Ｅと重畳するものを指し、第２のレジストマスク２１８Ｆは、ソース電極及びドレイン電極層２２０Ｆと重畳するものを指す。そして、これらを総括して第２のレジストマスク２１８とよぶ。
なお、第２の導電膜２１０のエッチングは、ウエットエッチングまたはドライエッチングのどちらを用いてもよい。
続いて、薄膜積層体２１４の不純物半導体膜２０８及び半導体膜２０６の上部（バックチャネル部）をエッチングして、ソース領域及びドレイン領域２２２と、半導体層２２４と、を形成する（図３７及び図４０（Ｂ）を参照）。ここでエッチング条件は、不純物半導体膜２０８及び半導体膜２０６以外の膜に対する意図しないエッチング及び腐食が生じにくい条件を選択する。特に、ゲート電極層２１６の意図しないエッチング及び腐食が生じにくい条件により行うことが重要である。
なお、ソース領域及びドレイン領域２２２Ａは、ソース電極及びドレイン電極層２２０Ａと重畳するものを指し、以下同様である。そして、これらを総括してソース領域及びドレイン領域２２２とよぶ。
なお、薄膜積層体２１４における不純物半導体膜２０８及び半導体膜２０６の上部（バックチャネル部）のエッチングはドライエッチングまたはウエットエッチングにより行うことができる。
その後、第２のレジストマスク２１８を除去し、薄膜トランジスタが完成する（図４０（Ｃ）を参照）。上記説明したように、遮光層とＥＬ表示装置に適用することのできる薄膜トランジスタを１枚のフォトマスク（多階調マスク）により作製することができる。または、多階調マスクを用いない場合であっても、２枚のフォトマスクにより作製することができる。
なお、上記の図４０（Ｂ）及び図４０（Ｃ）を参照して説明した工程を一括して第３のエッチングとよぶ。第３のエッチングは、上記説明したように、複数の段階に分けて行ってもよいし、一括して行ってもよい。
以上のようにして形成した薄膜トランジスタを覆って第２の絶縁膜を形成する。ここで、第２の絶縁膜は、第１の保護膜２２６のみで形成してもよいが、ここでは第１の保護膜２２６と第２の保護膜２２８により形成する（図４１（Ａ）を参照）。第１の保護膜２２６は、第１の絶縁膜２０４と同様に形成すればよいが、好ましくは水素を含有する窒化シリコンまたは水素を含有する酸化窒化シリコンにより形成し、半導体層２２４に金属などの不純物が侵入して拡散し、汚染されることを防止する。
第２の保護膜２２８は、表面が概略平坦になる方法により形成する。第２の保護膜２２８の表面を概略平坦にすることで、第２の保護膜２２８上に形成される第１の画素電極層２３２の形成不良などを防止することができるためである。従って、ここで「概略平坦」とは、上記目的を達成しうる程度のものであればよく、高い平坦性が要求されるわけではない。
なお、第２の保護膜２２８は、例えば、感光性ポリイミド、アクリルまたはエポキシ樹脂などにより、スピンコーティング法などにより形成することができる。ただし、これらの材料または形成方法に限定されるものではない。
なお、第２の保護膜２２８は、表面が概略平坦になる方法により形成した上記の保護膜と、これを覆って水分の侵入や放出を防止する保護膜を積層して形成したものであることが好ましい。水分の侵入や放出を防止する保護膜は、具体的には、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウムまたは窒化アルミニウムなどにより形成されていることが好ましい。形成方法としてはスパッタリング法を用いることが好ましいが、これに限定されない。
次に、第２の絶縁膜に第１の開口部２３０及び第２の開口部２３１を形成する（図４１（Ｂ）を参照）。第１の開口部２３０は、ソース電極及びドレイン電極層２２０の少なくとも表面に達するように形成する。第２の開口部２３１は、ゲート電極層２１６の少なくとも表面に達するように形成する。第１の開口部２３０及び第２の開口部２３１の形成方法は、特定の方法に限定されず、第１の開口部２３０の径などに応じて実施者が適宜選択すればよい。例えば、フォトリソグラフィ法によりドライエッチングを行うことで第１の開口部２３０及び第２の開口部２３１を形成することができる。
第１の開口部２３０は、ソース電極及びドレイン電極層２２０に達するように設けられるものであり、図３８に示すように必要な箇所に複数個設ける。第１の開口部２３０Ａはソース電極及びドレイン電極層２２０Ｃ上に設け、第１の開口部２３０Ｂはソース電極及びドレイン電極層２２０Ｂ上に設け、第１の開口部２３０Ｃはソース電極及びドレイン電極層２２０Ｅ上に設ける。
第２の開口部２３１は、ゲート電極層２１６に達するように設けられるものである。すなわち、第２の開口部２３１は第２の絶縁膜のみならず、第１の絶縁膜２０４、半導体層２２４の所望の箇所も除去して設けられるものである。
なお、フォトリソグラフィ法によって開口部を形成することで、フォトマスクを１枚使用することになる。
次に、第２の絶縁膜上に第１の画素電極層２３２を形成する（図３８及び図４１（Ｃ）を参照）。第１の画素電極層２３２は、第１の開口部２３０または第２の開口部２３１を介してソース電極及びドレイン電極層２２０またはゲート電極層２１６に接続されるように形成する。具体的には、第１の画素電極層２３２Ａは、第１の開口部２３０Ｄを介してソース電極及びドレイン電極層２２０Ｆに接続されるように形成される。第１の画素電極層２３２Ｂは、第１の開口部２３０Ａを介してソース電極及びドレイン電極層２２０Ｃに接続され、第２の開口部２３１を介してゲート電極層２１６Ｂに接続されるように形成される。第１の画素電極層２３２Ｃは、第１の開口部２３０Ｂを介してソース電極及びドレイン電極層２２０Ｂに接続され、第１の開口部２３０Ｃを介してソース電極及びドレイン電極層２２０Ｅに接続されるように形成される。第１の画素電極層２３２は単層で形成してもよいし、積層して形成してもよい。
なお、フォトリソグラフィ法によって第１の画素電極層２３２を形成することで、フォトマスクを１枚使用することになる。
以上説明したように、ＥＬ表示装置の画素に適用することのできるトランジスタと、これに接続される画素電極の一方を形成することができる。この画素電極上に更にＥＬ層を形成し、ＥＬ層上に画素電極の他方を形成することでＥＬ表示装置を作製することができる。以下に、その後の工程について簡単に説明する。
画素が有する薄膜トランジスタがｎ型のトランジスタであるため、第１の画素電極層２３２は、陰極となる材料により形成すればよい。陰極となる材料には、仕事関数が小さい材料、例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉなどが挙げられる。ただし、これらの材料に限定されるものではない。第１の画素電極層２３２についても単層で形成してもよいし、複数の膜を積層した積層膜としてもよい。
次に、第１の画素電極層２３２の側面（端部）及び第２の絶縁膜上に隔壁２３３を形成する（図４２を参照）。隔壁２３３は開口部を有し、該開口部において第１の画素電極層２３２が露出されるように形成する。隔壁２３３は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。具体的には、ポリイミド、ポリアミド、ポリイミドアミド、アクリル、ベンゾシクロブテン系樹脂を用いて形成するとよい。特に感光性の材料を用いて、第１の画素電極層２３２上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
次に、この隔壁２３３の開口部において第１の画素電極層２３２と接するように、ＥＬ層２３４を形成する（図４２を参照）。ＥＬ層２３４は、単数の層で構成されていても、複数の層が積層されて形成された積層膜により構成されていてもよい。ＥＬ層２３４は、少なくとも発光層を有する。発光層はホール輸送層を介して第２の画素電極層２３５と接続されることが好ましい。
そして、ＥＬ層２３４を覆うように、陽極となる材料により第２の画素電極層２３５を形成する（図４２を参照）。第２の画素電極層２３５は図３２における共通電極１９０に相当する。第２の画素電極層２３５は、透光性を有する導電性材料により形成することができる。ここで、透光性を有する導電性材料としては、インジウム錫酸化物（以下、ＩＴＯという）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、または酸化珪素を添加したインジウム錫酸化物などが挙げられる。透光性を有する導電性材料の膜の形成はスパッタリング法またはＣＶＤ法などにより行えばよいが、特定の方法に限定されるものではない。また、第２の画素電極層２３５についても単層で形成してもよいし、積層して形成してもよい。
ここでは、第２の画素電極層２３５としてＩＴＯを用いる。隔壁２３３の開口部において、第１の画素電極層２３２とＥＬ層２３４と第２の画素電極層２３５が重なり合うことで、発光素子２３６が形成される。発光素子２３６は、図３２における発光素子１８５に相当する。この後、発光素子２３６に酸素、水素、水分、二酸化炭素などが侵入しないように、第２の画素電極層２３５及び隔壁２３３上に第３の保護膜を形成することが好ましい（図示しない）。第３の保護膜は、第１の保護膜２２６と同様の材料により水分の侵入や放出を防止する機能を有するものを選択するとよい。窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウムまたは窒化アルミニウムなどにより形成されていることが好ましい。更に、第３の保護膜を覆って窒化シリコン膜またはＤＬＣ膜などを有することが好ましい。
そして、外気に曝されないように、保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルムなど）またはカバー材によって、更なるパッケージング（封入）をすることが好ましい。保護フィルム及びカバー材は、ガス透過性が低く、脱ガスの少ない材料により設けることが好ましい。
以上説明したように、ＥＬ表示装置の発光素子まで形成することができる（図４１及び図４２を参照。図４２は、図３８のＢ１−Ｂ２における発光素子まで形成した際の断面図に相当する）。
なお、第１の画素電極層２３２を陽極となる材料により形成する場合には、第１の画素電極層２３２は、例えば、ＩＴＯにより形成することができる。第１の画素電極層２３２をこのような構造にすることで、ボトムエミッション型のＥＬ表示装置を作製することができる。そして、ＥＬ層２３４を覆うように、陰極となる材料により第２の画素電極層２３５を形成するとよい。第２の画素電極層２３５は図３２における共通電極１９０に相当する。陰極となる材料には、仕事関数が小さい材料、例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉなどが挙げられる。なお、ＥＬ層２３４及び第２の画素電極層２３５は、マスクを用いた蒸着により形成することが好ましい。従って、第２の画素電極層２３５は、蒸着により形成することが可能な材料により形成するとよい。なお、ＥＬ表示装置の画素を図３２に示す回路により構成する場合には、第１の画素電極層２３２を陽極とし、第２の画素電極層２３５を陰極とすることが好ましい。
本実施の形態のＥＬ表示装置は、上面射出構造（トップエミッション）型ＥＬ表示装置、下面射出構造（ボトムエミッション）型ＥＬ表示装置、または両面射出構造（デュアルエミッション）型ＥＬ表示装置のいずれを選択してもよい。
なお、上記で説明した保護膜などは上記した材料または形成方法に限定されず、ＥＬ層の発光を妨げず、劣化などを防止することができる膜であればよい。
または、上面射出構造において、画素回路が形成されている領域をも含むように第１の画素電極層２３２Ａを形成してもよい。この場合には、まず、第１の画素電極層２３２Ｂ及び第１の画素電極層２３２Ｃに相当する導電層のみを形成し、該導電層上に第１の開口部２３０Ｄを有する絶縁膜を形成し、第１の開口部２３０Ｄを介してソース電極及びドレイン電極層２２０Ｆに接続されるように第１の画素電極層２３２Ａを形成すればよい。画素回路が形成されている領域をも含むように第１の画素電極層２３２Ａを形成することで、発光領域を拡大することができ、より高精細な表示が可能となる。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を用いることも可能である。
なお、端子接続部については実施の形態１にて説明したものと同様である。
なお、本実施の形態において、遮光層の形成には第１のエッチングを用いたが、これに限定されず、第１のエッチングでは第１の絶縁膜まで、または第１の導電膜まで、または下地膜までエッチングし、第２のエッチングを行い、その後、遮光膜などをエッチングしてもよい。
以上のように、ＥＬ表示装置を作製することができる。
本実施の形態にて説明したように、ゲート電極の形成に新たなフォトマスクを用いることなく、表示装置の画素トランジスタを１枚のフォトマスクにより作製することができ、アクティブマトリクス基板を３枚のフォトマスクにより作製することができる。従って、薄膜トランジスタ及びＥＬ表示装置の作製工程数を大幅に削減することができる。
また、裏面露光、レジストリフロー及びリフトオフ法などの複雑な工程を経ることなく、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。そのため、複雑な工程を経ることなく、表示装置の作製工程数を大幅に削減することができる。従って、歩留まりの低下を抑制しつつ、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。また、薄膜トランジスタの電気的特性の低下を抑制しつつ、製造コストを大幅に削減することができる。
また、半導体層を遮光することができるため、光リーク電流が低減され、良好な電気的特性を有する薄膜トランジスタを作製し、表示品質が良好なＥＬ表示装置を作製することができる。更には、半導体層を遮光する遮光層を薄膜トランジスタの形成に用いるフォトマスクにより形成することができ、マスク枚数を増加させることなく光リーク電流が低減された、良好な電気的特性を有する薄膜トランジスタ及び良好な表示品質を有するＥＬ表示装置を作製することができる。
更には、下面射出構造（ボトムエミッション）型ＥＬ表示装置においては、光学設計を更なる下地膜１９１の膜厚の調整により行うことができる。
更には、ゲート電極層端部に生じるリーク電流が小さい薄膜トランジスタを作製することができるため、コントラスト比が高く、表示品質が良好なＥＬ表示装置を得ることができる。
なお、表示装置は、上記説明した画素構造に限定されず、様々なＥＬ表示装置に適用することができる。
（実施の形態４）
本実施の形態は、実施の形態１乃至実施の形態３にて説明した方法により作製した表示パネルまたは表示装置を表示部として組み込んだ電子機器について図４３乃至図４５を参照して説明する。このような電子機器としては、例えば、ビデオカメラ若しくはデジタルカメラなどのカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍など）が挙げられる。それらの一例を図４３に示す。
本実施の形態は、実施の形態１乃至実施の形態３にて説明した方法により作製した表示パネルまたは表示装置を表示部として組み込んだ電子機器について図４３乃至図４５を参照して説明する。このような電子機器としては、例えば、ビデオカメラ若しくはデジタルカメラなどのカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍など）が挙げられる。それらの一例を図４３に示す。
図４３（Ａ）はテレビジョン装置を示す。表示パネルを筐体に組み込むことで、図４３（Ａ）に示すテレビジョン装置を完成させることができる。実施の形態１乃至実施の形態３にて説明した作製方法を適用した表示パネルにより主画面３２３が形成され、その他付属設備としてスピーカ部３２９、操作スイッチなどが備えられている。
図４３（Ａ）に示すように、筐体３２１に実施の形態１乃至実施の形態３にて説明した作製方法を適用した表示用パネル３２２が組み込まれ、受信機３２５により一般のテレビ放送の受信をはじめ、モデム３２４を介して有線または無線による通信ネットワークに接続することにより片方向（送信者から受信者）または双方向（送信者と受信者間、または受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチまたはリモコン操作機３２６により行うことが可能であり、このリモコン操作機３２６にも、出力する情報を表示する表示部３２７が設けられていてもよい。
また、テレビジョン装置にも、主画面３２３の他にサブ画面３２８を第２の表示パネルで形成し、チャンネルや音量などを表示する構成が付加されていてもよい。
図４４は、テレビジョン装置の主要な構成を示すブロック図を示している。表示パネルには、画素部３５１が形成されている。信号線駆動回路３５２と走査線駆動回路３５３は、表示パネルにＣＯＧ方式により実装されていてもよい。
その他の外部回路の構成として、映像信号の入力側では、チューナ３５４で受信した信号のうち、映像信号を増幅する映像信号増幅回路３５５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路３５６と、その映像信号を適切な入力仕様に変換するためのコントロール回路３５７などを有している。コントロール回路３５７は、走査線駆動回路３５３と信号線駆動回路３５２にそれぞれ信号を出力する。デジタル駆動する場合には、信号線側に信号分割回路３５８を設け、入力デジタル信号を整数個に分割して供給する構成としてもよい。
チューナ３５４で受信した信号のうち、音声信号は、音声信号増幅回路３５９に送られ、その出力は音声信号処理回路３６０を経てスピーカ３６３に供給される。制御回路３６１は受信局（受信周波数）、音量の制御情報を入力部３６２から受け、チューナ３５４及び音声信号処理回路３６０に信号を送出する。
勿論、本発明の一形態である表示装置はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤、または街頭における広告表示盤などの大面積の表示媒体にも適用することができる。そのため、上記実施の形態の一である表示装置の作製方法を適用することで、これらの表示媒体の生産性を向上させることができる。
主画面３２３及びサブ画面３２８の一方または双方に、実施の形態１乃至実施の形態３で説明した作製方法を適用した表示パネルまたは表示装置を用いることで、テレビ装置の生産性を高めることができる。
また、図４３（Ｂ）に示す携帯型のコンピュータは、本体３３１及び表示部３３２などを有する。表示部３３２に、実施の形態１乃至実施の形態３で説明した表示装置の作製方法を適用した表示パネルまたは表示装置を用いることで、コンピュータの生産性を高めることができる。
図４５は、携帯電話の一例であり、図４５（Ａ）が正面図、図４５（Ｂ）が背面図、図４５（Ｃ）が２つの筐体をスライドさせたときの正面図である。図４５に示す携帯電話は、筐体３０１及び筐体３０２の二つの筐体で構成されている。図４５に示す携帯電話は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。
筐体３０１は、表示部３０３、スピーカ３０４、マイクロフォン３０５、操作キー３０６、ポインティングデバイス３０７、表面カメラ用レンズ３０８、外部接続端子ジャック３０９及びイヤホン端子３１０などを備え、筐体３０２は、キーボード３１１、外部メモリスロット３１２、裏面カメラ３１３、ライト３１４などにより構成されている。また、アンテナは筐体３０１に内蔵されている。
また、図４５に示す携帯電話は、上記の構成に加えて、非接触型ＩＣチップ、小型記録装置などを内蔵していてもよい。
重なり合った筐体３０１と筐体３０２（図４５（Ａ）に示す。）は、スライドさせることが可能であり、スライドさせることで図４５（Ｃ）のように展開する。表示部３０３には、実施の形態１乃至実施の形態３で説明した表示装置の作製方法を適用した表示パネルまたは表示装置を組み込むことが可能である。また、表示部３０３と表面カメラ用レンズ３０８を同一の面に備えているため、テレビ電話としての使用が可能である。また、表示部３０３をファインダーとして用いることで、裏面カメラ３１３及びライト３１４で静止画及び動画の撮影が可能である。
スピーカ３０４及びマイクロフォン３０５を用いることで、図４５に示す携帯電話は、音声記録装置（録音装置）または音声再生装置として使用することができる。また、操作キー３０６により、電話の発着信操作、電子メールなどの簡単な情報入力操作、表示部に表示する画面のスクロール操作、表示部に表示する情報の選択などを行うカーソルの移動操作などが可能である。
また、書類の作成、携帯情報端末としての使用など、取り扱う情報が多い場合は、キーボード３１１を用いると便利である。更に、重なり合った筐体３０１と筐体３０２（図４５（Ａ））をスライドさせることで、図４５（Ｃ）のように展開させることができる。携帯情報端末として使用する場合には、キーボード３１１及びポインティングデバイス３０７を用いて、円滑な操作でカーソルの操作が可能である。外部接続端子ジャック３０９はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット３１２に記録媒体を挿入することで、より大量のデータ保存及び移動が可能になる。
筐体３０２の裏面（図４５（Ｂ））には、裏面カメラ３１３及びライト３１４を備え、表示部３０３をファインダーとして静止画及び動画の撮影が可能である。
また、上記の機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップまたはイヤホンジャックなどを備えたものであってもよい。
本実施の形態にて説明した各種電子機器は、実施の形態１乃至実施の形態３にて説明した薄膜トランジスタ及び表示装置の作製方法を適用して作製することができるため、これらの電子機器の生産性を向上させることができる。従って、これらの電子機器の作製コストを大幅に削減することができる。更には、表示部の表示品質の高い電子機器を作製することができる。
５０ 基板
５１ 更なる下地膜
５２ 遮光膜
５３ 下地膜
５４ 遮光層
５５ 下地層
１０２ 第１の導電膜
１０４ 第１の絶縁膜
１０６ 半導体膜
１０８ 不純物半導体膜
１１０ 第２の導電膜
１１２ 第１のレジストマスク
１１４ 薄膜積層体
１１６ ゲート電極層
１１６Ａ ゲート電極層
１１６Ｂ ゲート電極層
１１６Ｃ ゲート電極層
１１６Ｄ ゲート電極層
１１８ 第２のレジストマスク
１１８Ａ 第２のレジストマスク
１１８Ｂ 第２のレジストマスク
１１８Ｃ 第２のレジストマスク
１１８Ｄ 第２のレジストマスク
１２０ ソース電極及びドレイン電極層
１２０Ａ ソース電極及びドレイン電極層
１２０Ｂ ソース電極及びドレイン電極層
１２０Ｃ ソース電極及びドレイン電極層
１２０Ｄ ソース電極及びドレイン電極層
１２２ ソース領域及びドレイン領域
１２２Ａ ソース領域及びドレイン領域
１２２Ｂ ソース領域及びドレイン領域
１２２Ｃ ソース領域及びドレイン領域
１２２Ｄ ソース領域及びドレイン領域
１２４ 半導体層
１２６ 第１の保護膜
１２８ 第２の保護膜
１３０ 第１の開口部
１３１ 第２の開口部
１３２ 画素電極層
１４０ グレートーンマスク
１４１ 基板
１４２ 遮光部
１４３ 回折格子部
１４５ ハーフトーンマスク
１４６ 基板
１４７ 半透光部
１４８ 遮光部
１５１ 角
１６０Ａ 第３の開口部
１６０Ｂ 第３の開口部
１６１ 第４の開口部
１７０ 第１のレジストマスク
１７１ 第２のレジストマスク
１７１Ａ 第２のレジストマスク
１７１Ｂ 第２のレジストマスク
１７１Ｃ 第２のレジストマスク
１７１Ｄ 第２のレジストマスク
１８０ 画素
１８１ 第１のトランジスタ
１８２ 第２のトランジスタ
１８３ 第３のトランジスタ
１８４ 容量素子
１８５ 発光素子
１８６ ゲート配線
１８７ 第１の電源線
１８８ ソース配線
１８９ 第２の電源線
１９０ 共通電極
１９１ 更なる下地膜
１９２ 遮光膜
１９３ 下地膜
１９４ 遮光層
１９５ 下地層
２００ 基板
２０２ 第１の導電膜
２０４ 第１の絶縁膜
２０６ 半導体膜
２０８ 不純物半導体膜
２１０ 第２の導電膜
２１２ 第１のレジストマスク
２１４ 薄膜積層体
２１６ ゲート電極層
２１６Ａ ゲート電極層
２１６Ｂ ゲート電極層
２１６Ｃ ゲート電極層
２１６Ｄ ゲート電極層
２１８ 第２のレジストマスク
２１８Ａ 第２のレジストマスク
２１８Ｂ 第２のレジストマスク
２１８Ｃ 第２のレジストマスク
２１８Ｄ 第２のレジストマスク
２１８Ｅ 第２のレジストマスク
２１８Ｆ 第２のレジストマスク
２２０ ソース電極及びドレイン電極層
２２０Ａ ソース電極及びドレイン電極層
２２０Ｂ ソース電極及びドレイン電極層
２２０Ｃ ソース電極及びドレイン電極層
２２０Ｄ ソース電極及びドレイン電極層
２２０Ｅ ソース電極及びドレイン電極層
２２０Ｆ ソース電極及びドレイン電極層
２２２ ソース領域及びドレイン領域
２２２Ａ ソース領域及びドレイン領域
２２２Ｂ ソース領域及びドレイン領域
２２２Ｃ ソース領域及びドレイン領域
２２２Ｄ ソース領域及びドレイン領域
２２４ 半導体層
２２６ 第１の保護膜
２２８ 第２の保護膜
２３０ 第１の開口部
２３０Ａ 第１の開口部
２３０Ｂ 第１の開口部
２３０Ｃ 第１の開口部
２３０Ｄ 第１の開口部
２３１ 第２の開口部
２３２ 第１の画素電極層
２３２Ａ 第１の画素電極層
２３２Ｂ 第１の画素電極層
２３２Ｃ 第１の画素電極層
２３３ 隔壁
２３４ ＥＬ層
２３５ 第２の画素電極層
２３６ 発光素子
２３７ 第３の保護膜
３０１ 筐体
３０２ 筐体
３０３ 表示部
３０４ スピーカ
３０５ マイクロフォン
３０６ 操作キー
３０７ ポインティングデバイス
３０８ 表面カメラ用レンズ
３０９ 外部接続端子ジャック
３１０ イヤホン端子
３１１ キーボード
３１２ 外部メモリスロット
３１３ 裏面カメラ
３１４ ライト
３２１ 筐体
３２２ 表示用パネル
３２３ 主画面
３２４ モデム
３２５ 受信機
３２６ リモコン操作機
３２７ 表示部
３２８ サブ画面
３２９ スピーカ部
３３１ 本体
３３２ 表示部
３５１ 画素部
３５２ 信号線駆動回路
３５３ 走査線駆動回路
３５４ チューナ
３５５ 映像信号増幅回路
３５６ 映像信号処理回路
３５７ コントロール回路
３５８ 信号分割回路
３５９ 音声信号増幅回路
３６０ 音声信号処理回路
３６１ 制御回路
３６２ 入力部
３６３ スピーカ
５１ 更なる下地膜
５２ 遮光膜
５３ 下地膜
５４ 遮光層
５５ 下地層
１０２ 第１の導電膜
１０４ 第１の絶縁膜
１０６ 半導体膜
１０８ 不純物半導体膜
１１０ 第２の導電膜
１１２ 第１のレジストマスク
１１４ 薄膜積層体
１１６ ゲート電極層
１１６Ａ ゲート電極層
１１６Ｂ ゲート電極層
１１６Ｃ ゲート電極層
１１６Ｄ ゲート電極層
１１８ 第２のレジストマスク
１１８Ａ 第２のレジストマスク
１１８Ｂ 第２のレジストマスク
１１８Ｃ 第２のレジストマスク
１１８Ｄ 第２のレジストマスク
１２０ ソース電極及びドレイン電極層
１２０Ａ ソース電極及びドレイン電極層
１２０Ｂ ソース電極及びドレイン電極層
１２０Ｃ ソース電極及びドレイン電極層
１２０Ｄ ソース電極及びドレイン電極層
１２２ ソース領域及びドレイン領域
１２２Ａ ソース領域及びドレイン領域
１２２Ｂ ソース領域及びドレイン領域
１２２Ｃ ソース領域及びドレイン領域
１２２Ｄ ソース領域及びドレイン領域
１２４ 半導体層
１２６ 第１の保護膜
１２８ 第２の保護膜
１３０ 第１の開口部
１３１ 第２の開口部
１３２ 画素電極層
１４０ グレートーンマスク
１４１ 基板
１４２ 遮光部
１４３ 回折格子部
１４５ ハーフトーンマスク
１４６ 基板
１４７ 半透光部
１４８ 遮光部
１５１ 角
１６０Ａ 第３の開口部
１６０Ｂ 第３の開口部
１６１ 第４の開口部
１７０ 第１のレジストマスク
１７１ 第２のレジストマスク
１７１Ａ 第２のレジストマスク
１７１Ｂ 第２のレジストマスク
１７１Ｃ 第２のレジストマスク
１７１Ｄ 第２のレジストマスク
１８０ 画素
１８１ 第１のトランジスタ
１８２ 第２のトランジスタ
１８３ 第３のトランジスタ
１８４ 容量素子
１８５ 発光素子
１８６ ゲート配線
１８７ 第１の電源線
１８８ ソース配線
１８９ 第２の電源線
１９０ 共通電極
１９１ 更なる下地膜
１９２ 遮光膜
１９３ 下地膜
１９４ 遮光層
１９５ 下地層
２００ 基板
２０２ 第１の導電膜
２０４ 第１の絶縁膜
２０６ 半導体膜
２０８ 不純物半導体膜
２１０ 第２の導電膜
２１２ 第１のレジストマスク
２１４ 薄膜積層体
２１６ ゲート電極層
２１６Ａ ゲート電極層
２１６Ｂ ゲート電極層
２１６Ｃ ゲート電極層
２１６Ｄ ゲート電極層
２１８ 第２のレジストマスク
２１８Ａ 第２のレジストマスク
２１８Ｂ 第２のレジストマスク
２１８Ｃ 第２のレジストマスク
２１８Ｄ 第２のレジストマスク
２１８Ｅ 第２のレジストマスク
２１８Ｆ 第２のレジストマスク
２２０ ソース電極及びドレイン電極層
２２０Ａ ソース電極及びドレイン電極層
２２０Ｂ ソース電極及びドレイン電極層
２２０Ｃ ソース電極及びドレイン電極層
２２０Ｄ ソース電極及びドレイン電極層
２２０Ｅ ソース電極及びドレイン電極層
２２０Ｆ ソース電極及びドレイン電極層
２２２ ソース領域及びドレイン領域
２２２Ａ ソース領域及びドレイン領域
２２２Ｂ ソース領域及びドレイン領域
２２２Ｃ ソース領域及びドレイン領域
２２２Ｄ ソース領域及びドレイン領域
２２４ 半導体層
２２６ 第１の保護膜
２２８ 第２の保護膜
２３０ 第１の開口部
２３０Ａ 第１の開口部
２３０Ｂ 第１の開口部
２３０Ｃ 第１の開口部
２３０Ｄ 第１の開口部
２３１ 第２の開口部
２３２ 第１の画素電極層
２３２Ａ 第１の画素電極層
２３２Ｂ 第１の画素電極層
２３２Ｃ 第１の画素電極層
２３３ 隔壁
２３４ ＥＬ層
２３５ 第２の画素電極層
２３６ 発光素子
２３７ 第３の保護膜
３０１ 筐体
３０２ 筐体
３０３ 表示部
３０４ スピーカ
３０５ マイクロフォン
３０６ 操作キー
３０７ ポインティングデバイス
３０８ 表面カメラ用レンズ
３０９ 外部接続端子ジャック
３１０ イヤホン端子
３１１ キーボード
３１２ 外部メモリスロット
３１３ 裏面カメラ
３１４ ライト
３２１ 筐体
３２２ 表示用パネル
３２３ 主画面
３２４ モデム
３２５ 受信機
３２６ リモコン操作機
３２７ 表示部
３２８ サブ画面
３２９ スピーカ部
３３１ 本体
３３２ 表示部
３５１ 画素部
３５２ 信号線駆動回路
３５３ 走査線駆動回路
３５４ チューナ
３５５ 映像信号増幅回路
３５６ 映像信号処理回路
３５７ コントロール回路
３５８ 信号分割回路
３５９ 音声信号増幅回路
３６０ 音声信号処理回路
３６１ 制御回路
３６２ 入力部
３６３ スピーカ
Claims (17)
- 遮光膜、下地膜、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜、前記第１の絶縁膜、前記第１の導電膜、前記下地膜及び前記遮光膜に第１のエッチングを行い、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２の導電膜上に第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することを特徴とする薄膜トランジスタの作製方法。 - 遮光膜、下地膜、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜、前記第１の絶縁膜、前記第１の導電膜、前記下地膜及び前記遮光膜に第１のエッチングを行い、
前記第２の導電膜上に第２のレジストマスクを形成し、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することを特徴とする薄膜トランジスタの作製方法。 - 遮光膜、下地膜、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜、前記第１の絶縁膜、前記第１の導電膜、前記下地膜及び前記遮光膜に第１のエッチングを行い、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第１のレジストマスクを縮小させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することを特徴とする薄膜トランジスタの作製方法。 - 遮光膜、下地膜、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜、前記第１の絶縁膜、前記第１の導電膜、前記下地膜及び前記遮光膜に第１のエッチングを行い、
前記第１のレジストマスクを縮小させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することを特徴とする薄膜トランジスタの作製方法。 - 請求項３または請求項４において、
前記第１のレジストマスクは多階調マスクを用いて形成することを特徴とする薄膜トランジスタの作製方法。 - 請求項１乃至請求項５のいずれか一において、
前記遮光膜は絶縁膜上に形成されていることを特徴とする薄膜トランジスタの作製方法。 - 請求項１乃至請求項６のいずれか一において、
前記第１のエッチングによって素子領域を形成し、
前記第２のエッチングによって前記素子領域の側面から概ね等しい距離だけ内側にゲート電極層の側面を形成することを特徴とする薄膜トランジスタの作製方法。 - 請求項１乃至請求項７のいずれか一において、
前記第１のエッチングはドライエッチングであり、前記第２のエッチングはウエットエッチングであることを特徴とする薄膜トランジスタの作製方法。 - 遮光膜、下地膜、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜、前記第１の絶縁膜、前記第１の導電膜、前記下地膜及び前記遮光膜に第１のエッチングを行い、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２の導電膜上に第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することで薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、
前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成することを特徴とする表示装置の作製方法。 - 遮光膜、下地膜、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜、前記第１の絶縁膜、前記第１の導電膜、前記下地膜及び前記遮光膜に第１のエッチングを行い、
前記第２の導電膜上に第２のレジストマスクを形成し、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することで薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、
前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成することを特徴とする表示装置の作製方法。 - 遮光膜、下地膜、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜、前記第１の絶縁膜、前記第１の導電膜、前記下地膜及び前記遮光膜に第１のエッチングを行い、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第１のレジストマスクを縮小させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することで薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、
前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成することを特徴とする表示装置の作製方法。 - 遮光膜、下地膜、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜、前記第１の絶縁膜、前記第１の導電膜、前記下地膜及び前記遮光膜に第１のエッチングを行い、
前記第１のレジストマスクを縮小させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することで薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、
前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成することを特徴とする表示装置の作製方法。 - 請求項１１または請求項１２において、
前記第１のレジストマスクは多階調マスクを用いて形成することを特徴とする表示装置の作製方法。 - 請求項９乃至請求項１３のいずれか一において、
前記遮光膜は絶縁膜上に形成されていることを特徴とする薄膜トランジスタの作製方法。 - 請求項９乃至請求項１４のいずれか一において、
前記第１のエッチングによって素子領域を形成し、
前記第２のエッチングによって前記素子領域の側面から概ね等しい距離だけ内側にゲート電極層の側面を形成することを特徴とする表示装置の作製方法。 - 請求項９乃至請求項１５のいずれか一において、
前記第１のエッチングはドライエッチングであり、前記第２のエッチングはウエットエッチングであることを特徴とする表示装置の作製方法。 - 請求項９乃至請求項１６のいずれか一において、
前記第２の絶縁膜は、ＣＶＤ法またはスパッタリング法により形成した絶縁膜と、スピンコート法により形成した絶縁膜と、を積層して形成することを特徴とする表示装置の作製方法。
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