JP2010205194A - 制御回路、情報処理装置及び情報処理装置の制御方法 - Google Patents

Abstract

【課題】 データ送受信の履歴情報を通知する制御回路、情報処理装置及び制御方法を提供する。
【解決手段】 複数のシステムボードを有する情報処理装置において、各システムボードが有するチップ６１の制御回路は、他のチップ６１が送信したデータを受信する受信回路部６１１と、受信データが、データ送受信の履歴取得の指示が設定された履歴取得情報を含むトリガーパケット７１であるかを判断し、受信データがトリガーパケット７１である場合に履歴取得情報を読み取るトリガーパケット判定部６１２と、読み取った履歴取得情報に従って履歴情報の取得を開始又は停止する履歴取得実行部６１５と、トリガーパケット７１又はこれ以外のパケットをデータとしてデータ受信回路に送信する送信回路部６１８とを有する。
【選択図】 図２

Description

本発明は、制御回路、情報処理装置及び情報処理装置の制御方法に関する。

複数の演算処理装置としてのＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を有するマルチＣＰＵシステムを採用する情報処理装置は、そのボードに設けられた半導体装置としてのチップ（ＬＳＩ）間におけるデータ送受信において、データのエラー検出を行う。これにより、マルチＣＰＵシステムの信頼性が向上される。また、マルチＣＰＵシステムを採用する情報処理装置は、データの送受信の履歴情報を収集し解析する。これにより、重大な故障障害の予防及び故障時の迅速な保守を行う。

なお、コンピュータ機器間データ配信システムにおいて、送信側コンピュータ機器からトレース開始要求を受信すると、トレース終了通知を受信するまでの間ネットワーク上を送信されるデータパケットをトレースするトレース実行手段等が提案されている。

また、指定された回線のパケットトレースを行うことができる構内交換装置において、入出力手段からのパケットトレース登録要求コマンドやパケットトレースデータ出力要求コマンドを受信する保守運用手段等が提案されている。

また、トレース方式において、予め定めた機能を実行することにより発生する複数の種類のデータの中からデータの種類を選択し、選択した種類のデータをトレース対象として収集するトレース方式が提案されている。

さらに、大規模システムにおいて、クロスバ装置内の外部との接続用の複数のポート各々における、クロスバ装置が接続されるインタフェースに対して使用されるパーティション情報を保持する保持手段等が提案されている。

特開２００１−１４７８８３号公報 特開平５−３４９４号公報 特開平１１−３４５１５０号公報 特開２００６−３１１９９号公報

図７及び図８は、本発明者が検討した本発明の背景となる、履歴機能の処理を説明する図である。以下に、複数のシステムボード＃０、＃１、クロスバーボード、及びチップ管理ボードを有するマルチＣＰＵシステムの情報処理装置における履歴機能の処理を説明する。

図７は、システムボード＃１のＣＰＵ＃３がシステムボード＃０のメモリの読込みを要求した後、システムボード＃１のＣＰＵ制御チップがシステムボード＃０に対してパケットを送信する例における、情報処理装置の履歴機能の動作タイミングを示す図である。

図７において、（ｚａ）は情報処理装置の電源起動、（ｚｂ）及び（ｚｃ）はチップ管理ボードからの履歴機能の起動及び停止発行のタイミングの例である。また、（ｚｄ）〜（ｚｈ）は、各チップの履歴機能の動作タイミングの例である。

情報処理装置の電源起動（方形波の立上り）後に（ｚａ）、情報処理装置のメインバスにおいてデータのエラーが発生したとする。ユーザがエラーを認識すると、ユーザはエラー要因を特定するために、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）によりエラー解析作業を実施する。この例では、ユーザは、ＰＣにおける解析作業において、パケットのエラーが発生したと認識し、ＰＣを介して、チップ管理ボードより各チップに対して、履歴機能の起動命令を発行するように指示する。

チップ管理ボードは、ＰＣの設定に応じて、システムボード＃１のＣＰＵ制御チップに履歴機能の起動命令を発行（送信）する。以下続いて、チップ管理ボードは、システムボード＃１のメモリ制御チップ、クロスバーボードのクロスバーチップ、システムボード＃０のメモリ制御チップ及びＣＰＵ制御チップの順に、それぞれ履歴機能の起動命令を発行する（ｚｂの各方形波の立上り）。

チップ管理ボードからの履歴機能の起動命令を受けた各チップは、履歴機能を起動する（（ｚｄ）〜（ｚｈ）の方形波の立上り）。即ち、各チップは、メインバスを介して送受信するパケットの送受信の際の送信先、受信元、時刻、パケット種類等の履歴情報を、履歴用メモリに格納する。チップ管理ボードは、履歴機能の起動命令の発行後、例えば、いずれかのチップからパケットのエラー検出通知を受信した場合に、各チップへ履歴機能の停止命令を発行（送信）する（ｚｃの各方形波の立上り）。なお、履歴用メモリは、通常、小容量のメモリである。そのため、例えば、起動停止の命令が発行されるまでは、各チップは、履歴情報が履歴用メモリの容量を超えた場合に、最新の履歴情報で履歴用メモリにオーバライト（上書き）して、最新の履歴情報を格納する。

図８は、システムボード＃１のＣＰＵが、システムボード＃０のメモリの読込み命令を要求した後に、システムボード＃１のＣＰＵ制御チップがシステムボード＃０に対してパケットを送信する場合の履歴機能の処理フロー例を示す図である。

チップ管理ボードは、履歴制御配線を介して、システムボード＃０のメモリ制御チップへ履歴機能の起動命令を送信する（ステップＳ１１１）。この起動命令を受信したシステムボード＃０のメモリ制御チップは、履歴機能を起動する。

システムボード＃１のＣＰＵ＃３が、システムボード＃０のメモリのデータリクエストを行う（ステップＳ１１２）。システムボード＃１のＣＰＵ制御チップが、メインバスを介して、クロスバーチップへパケットを送信する（ステップＳ１１３）。クロスバーチップは、メインバスを介して、システムボード＃０のメモリ制御チップへパケットを送信する（ステップＳ１１４）。

システムボード＃０のメモリ制御チップは、パケットのデータエラーを検出する（ステップＳ１１５）。システムボード＃０のメモリ制御チップは、履歴制御配線を介して、チップ管理ボードへデータエラーを通知する（ステップＳ１１６）。

このエラー通知を受けて、チップ管理ボードは、チップ管理部により、履歴制御配線を介して、履歴機能の停止命令をシステムボード＃０のメモリ制御チップへ送信する（ステップＳ１１７）。履歴機能の停止命令を受信したシステムボード＃０のメモリ制御チップは、履歴用メモリに格納された履歴情報をチップ管理ボードへ送信する（ステップＳ１１８）。

なお、前述には記載していないが、チップ管理ボードは、その他のチップに対しても、前述と同様に、履歴制御配線を介して、履歴機能の起動及び停止命令を発行し、履歴情報を収集するものとする。これにより、ユーザは、ＰＣを介して、チップ管理ボードが収集した履歴情報にアクセスし、収集した履歴情報を情報処理装置のエラー発生の要因を解析するために利用することができる。

しかし、本発明者の検討によれば、図７及び図８に示す履歴取得の処理において、チップ管理ボードは、各チップと履歴制御配線を介して、各チップの履歴機能の起動及び停止の命令を通知し、制御する。このため、以下のような問題を生じる。

本発明者が検討した背景となる情報処理装置において、履歴情報を収集するため、チップ管理ボードが履歴制御配線を介して、履歴情報を収集するチップに対して履歴機能の起動又は停止命令を発行する。その命令を受信した各チップが、履歴情報の取得を開始し又は終了する。図７に示すように、チップ管理ボードが、履歴制御配線を介して、各チップに対して個別に前述の命令を発行するため、各チップ間における履歴機能の起動〜停止のタイミングの時間差が大きくなる。

例えば、本発明者の検討によれば、履歴制御配線を媒体とするシリアル通信に使用される通信の速度は、数百ｋｂｐｓ程度である。これにより、各チップにおいて、低速の信号インタフェースである履歴制御配線を介して、チップ管理ボードから各チップに対する履歴機能の命令の受信タイミングに時間差が生じる。この時間差は、メインバスの通信速度が数百Ｍｂｐｓ程度以上の場合には、無視することができない時間差となる。チップ管理ボードが各チップから収集した履歴情報は、各チップにより履歴機能の起動〜停止の期間に取得されるため、この時間差によって、同時間帯の履歴情報の情報量が少なくなる。即ち、エラー要因を特定するために必要な、同時間帯の履歴情報が少ない。この結果、情報処理装置で何らかのエラーが発生して、ＰＣでのエラー要因を特定する場合に、ユーザは、収集された履歴情報の情報量が十分ではないために、解析等の作業に多大な労力を要することとなる。

本発明は、データの送受信における履歴情報を通知する制御回路、情報処理装置及び情報処理装置の制御方法を提供することを目的とする。

開示された制御回路は、データ送信回路が送信したデータを受信し、前記受信したデータをデータ受信回路に送信する。前記制御回路は、データ送信回路が送信したデータを受信するデータ受信部と、受信したデータが、データの送受信の履歴情報を取得するための指示が設定された履歴取得情報を含むパケットであるかを判断し、受信したデータが履歴取得情報を含むパケットであると判断した場合に、受信したデータから履歴取得情報を読み取るパケット解析部と、パケット解析部が読み取った履歴取得情報に従って、データの送受信の前記履歴情報の取得を開始又は停止して、取得した履歴情報を記憶する履歴取得実行部と、履歴取得情報を含むパケット、又は、履歴取得情報を含むパケット以外のパケットを、受信したデータとして、データ受信回路に送信するデータ送信部とを有する。

開示された制御回路によれば、制御回路のデータ受信部が受信したデータに履歴取得情報を含むと判断した場合に、制御回路は、パケット解析部が読み取った履歴取得情報に基づき、データ送受信の履歴情報を取得する処理に対する指示を判断することができる。その結果、制御回路は、履歴取得情報に従ってデータの送受信の履歴情報の取得を開始又は終了して、取得した履歴情報を監視装置（履歴情報管理部）へ送信することができる。これにより、監視装置は、複数のボードの各制御回路から送信される、取得時間差の少ない履歴情報を収集し、蓄積することができる。したがって、ユーザは、この蓄積された履歴情報に基づいて、パケットのエラーが発生したパス、エラーの発生したパケットの種類を特定することができ、重大な故障となる前の予防保守や、故障時の迅速な保守を行うことができる。

開示の一実施例による情報処理装置の構成を示す図である。 図１に示す情報処理装置の制御回路の構成を示す図である。 トリガーパケットのビット定義を示す図である。 履歴機能の動作タイミングを説明する図である。 トリガーパケットによる履歴機能の処理フローを示す図である。 トリガーパケットによる履歴機能の処理フローを示す図である。 本発明者が検討した本発明の背景となる、履歴機能の処理を説明する図である。 本発明者が検討した本発明の背景となる、履歴機能の処理を説明する図である。

図１は、開示の一実施例であるマルチＣＰＵシステムの構成を示す図である。

図１のマルチＣＰＵシステムは、複数のＣＰＵボード又はシステムボード（ボード：実装基板）１、クロスバーボード２、ＩＯ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）ボード３、チップ管理ボード４、パーソナルコンピュータ（ＰＣ）５を備える。複数のシステムボード１を区別する場合に、システムボード＃０、システムボード＃１等のように表す。

システムボード１は、複数のＣＰＵ（中央演算処理装置）１１、ＣＰＵ制御チップ（チップ：ＬＳＩ）１２、メモリ制御チップ１３、メモリ１４を備える。複数のＣＰＵ１１を区別する場合には、ＣＰＵ＃０、ＣＰＵ＃１等のように表す。クロスバーボード２は、クロスバーチップ２１を備える。ＩＯボード３は、ＩＯ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）制御チップ３１、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）３２、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）３３を備える。チップ管理ボード４は、チップ管理部４１を備える。ボードは、例えば１又は複数のチップを実装した実装基板である。チップは、例えばＬＳＩチップである。各チップは、取得した履歴情報を格納するための履歴用メモリ（１２１、１３１、２１１、３１１）を備える。例えば、ＣＰＵ制御チップ１２は、履歴用メモリ１２１を備える。

図１のマルチＣＰＵシステムにおいて、メインバス８１は、実線で表される。メインバス８１は、実際には複数の配線を備え、例えば、メモリ制御チップ１３とクロスバーチップ２１との間を接続するバスである。図３に示す定義のトリガーパケット７１、及び、トリガーパケット７１以外のパケットは、メインバス８１上で送受信される。なお、トリガーパケット７１については、詳細は後述する。

図１のマルチＣＰＵシステムにおいて、履歴制御配線８２は、点線で表される。履歴制御配線８２は、メインバス８１とは独立に設けられた履歴情報の専用の配線であり、例えば、システムボード＃０及び＃１のメモリ制御チップ１３の間を接続する配線である。履歴情報は、履歴制御配線８２上で送受信される。例えば、履歴制御配線８２は、シリアル配線であり、メインバス８１に比較して低速の信号速度とされる。

システムボード１は、この情報処理装置のデータの演算、制御処理を実行する主な機能を実現する。システムボード１は、クロスバーボード２を介して、他のシステムボード１又はＩＯボード３からデータを受信し、前述の処理等を行う。また、システムボード１は、処理したデータ又は処理要求のデータを送信する。

ＣＰＵ１１は、ＣＰＵ制御チップ１２と、メインバス８１を介して接続される。ＣＰＵ１１は、ＣＰＵ制御チップ１２を介して、メモリ１４についてのデータの読出し又は書込みを行い、また、データについての各種の演算や制御を実行する。

ＣＰＵ制御チップ１２は、ＣＰＵ１１及びメモリ制御チップ１３等と、メインバス８１を介して、接続される。ＣＰＵ制御チップ１２は、ＣＰＵ１１が他のＣＰＵ１１、メモリ１４及びクロスバーチップ２１とデータの送受信を行う際の制御を行う。また、ＣＰＵ制御チップ１２は、例えば、データの送受信における送信先、受信元、時刻、パケット種類等の履歴情報を履歴用メモリ１２１に格納し、履歴用メモリ１２１に格納した履歴情報を、履歴制御配線８２を介してチップ管理部４１へ送信（通知）する。

メモリ制御チップ１３は、ＣＰＵ制御チップ１２、クロスバーチップ２１及びメモリ１４と、メインバス８１を介して接続される。メモリ制御チップ１３は、メモリ１４についてのデータの読出し又は書込みを行う。また、メモリ制御チップ１３は、データの送受信の履歴情報を履歴用メモリ１３１に格納し、履歴用メモリ１３１に格納した履歴情報を、履歴制御配線８２を介して、チップ管理部４１へ送信する。

メモリ１４は、メモリ制御チップ１３と、メインバス８１を介して接続されている。メモリ１４上のデータは、メモリ制御チップ１３の制御に従って、メインバス８１を介して、読出され又は書込まれる。

クロスバーボード２は、クロスバーチップ２１を備え、２つのシステムボード１間のデータや、システムボード１とＩＯボード３間のデータを、メインバス８１を介して転送する。

クロスバーチップ２１は、メモリ制御チップ１３及びＩＯ制御チップ３１と、メインバス８１を介して接続される。クロスバーチップ２１は、システムボード１とＩＯボード３との間、複数のシステムボード１の間におけるデータの送受信を行う。また、クロスバーチップ２１は、データの送受信の履歴情報を履歴用メモリ２１１に格納する。クロスバーチップ２１は、履歴用メモリ２１１に格納した履歴情報を、履歴制御配線８２を介してチップ管理部４１へ送信する。

ＩＯボード３は、ＩＯ制御チップ３１を備える。ＩＯ制御チップ３１は、メインバス８１を介して、クロスバーチップ２１と入出力装置との間におけるデータの送受信を行う。入出力装置は、例えば、ＨＤＤ３２、ＬＡＮ３３である。また、ＩＯ制御チップ３１は、データの送受信の履歴情報を履歴用メモリ３１１に格納し、履歴用メモリ３１１に格納した履歴情報を、履歴制御配線８２を介して、チップ管理部４１へ送信する。図１のマルチＣＰＵシステムは、ＬＡＮ３３を介して、他の情報処理装置と接続される。入出力装置は、ＨＤＤ３２及びＬＡＮ３３以外であっても良い。

チップ管理ボード４は、チップ管理部４１を備え、チップ管理部４１により、ボード１〜３上のチップ１２、１３、２１及び３１と、履歴制御配線８２を介して、接続される。

チップ管理部４１は、収集した履歴情報をシステム制御装置であるＰＣ５に通知する履歴情報管理部である。チップ管理部４１は、各チップに対して、履歴制御配線８２を介して、履歴情報を収集するための命令を送信する。チップ管理部４１は、ボード１〜３のチップ（１２、１３、２１、３１）の履歴情報を収集し、収集した履歴情報を記憶部（図示せず）に格納して管理する。チップ管理ボード４は、ＰＣ５と接続され、ユーザが履歴情報を解析する際に、ユーザの設定に従って、始点となるチップにトリガーパケット７１の発生を指示し、各チップからの履歴情報の収集を行う。チップ管理ボード４は、このように収集した履歴情報をＰＣ５へ送信する。チップ管理部４１は、ユーザがＰＣ５を介して、記憶部へアクセスする際に、記憶部から格納された履歴情報を読み出し、ＰＣ５へ読み出した履歴情報を送信する。

ＰＣ５は、サービスプロセッサ等のシステム制御装置又はスーパバイザコンピュータであって、図１のマルチＣＰＵシステムである情報処理装置を制御する。ユーザは、ＰＣ５を介して、チップ管理ボード４のチップ管理部４１へアクセスし、図１のマルチＣＰＵシステムの履歴情報を参照して、その解析及び保守等を行う。これにより、ユーザは、ＰＣ５から、チップ管理部４１の記憶部に格納された履歴情報に基づいて、エラーの発生したチップ、パスを解析することができる。

図２は、図１のマルチＣＰＵシステムにおける、各々のチップ１２、１３、２１及び３１の構成を示す図である。

図１のマルチＣＰＵシステムである情報処理装置において、例えば、システムボード＃１のメモリ制御チップ１３が、クロスバーチップ２１を介して、システムボード＃０のメモリ制御チップ１３にデータを送信すると仮定する。この場合に、システムボード＃１のメモリ制御チップ１３は、データを送信するデータ送信回路として働く。システムボード＃０のメモリ制御チップ１３は、データを受信するデータ受信回路として働く。クロスバーチップ２１は、システムボード＃１とシステムボード＃０とに接続され、データ送信回路であるシステムボード＃１が送信したデータを受信し、受信したデータをデータ受信回路であるシステムボード＃０に送信し、データの履歴情報を取得する制御回路として働く。他のチップ１２、２１及び３１についても、同様に、一方が他方に対して、データ送信回路、データ受信回路又は制御回路として働く。

そこで、説明を簡単化するために、以下の説明においては、ＣＰＵ制御チップ１２、メモリ制御チップ１３、クロスバーチップ２１、ＩＯ制御チップ３１を総称して、単にチップ６１と表す。

図１のマルチＣＰＵシステムである情報処理装置において、各々のチップ６１は、受信回路部６１１、トリガーパケット判定部６１２、チップ機能部６１３、トリガーパケット解析部６１４、履歴取得実行部６１５、トリガーパケット発生部６１６、チップ初期設定部６１７、送信回路部６１８を備える。

チップ６１は、他のチップ６１から送信されたパケット又はトリガーパケット７１を受信し、受信したパケット又はトリガーパケット７１について所定の処理を行った後に、パケット又はトリガーパケット７１を他のチップ６１へ送信する。また、チップ６１は、受信したトリガーパケット７１の解析又は新たなトリガーパケット７１の生成を行う。チップ６１は、チップ管理ボード４へ履歴情報（履歴データ）を送信する。ここで、トリガーパケット７１の形式は、図３に示すような、履歴情報を取得するための情報（履歴取得情報）を含む予め定められたデータ形式である。以降において、トリガーパケット７１以外のパケットは、単に「パケット」と記すものとする。

受信回路部６１１は、受信したパケット又はトリガーパケット７１のエラー検出及びエラー訂正処理の結果（以下、エラー処理と呼ぶ）、エラー訂正が不可能なエラーが存在する場合に、受信エラー情報を含む情報として、記憶部（図示せず）へ格納する。そのため、受信回路部６１１は、エラー検出及びエラー訂正処理を実行するエラー検出機能を有する。

受信回路部６１１は、データ送信回路が送信したデータを受信するデータ受信部である。受信回路部６１１は、受信したデータのエラー処理後のデータをトリガーパケット判定部６１２へ送信する。

トリガーパケット判定部６１２は、受信回路部６１１から送信されたデータが、トリガーパケット７１かそれ以外のパケットかを判断する。トリガーパケット判定部６１２は、受信回路部６１１から送信されたデータがトリガーパケット７１以外のパケットであると判断した場合に、チップ機能部６１３へこのパケットを送信する。トリガーパケット判定部６１２は、受信回路部６１１から送信されたデータがトリガーパケット７１であると判断した場合に、トリガーパケット解析部６１４へトリガーパケット７１を送信する。例えば、トリガーパケット解析部６１４は、トリガーパケット７１のヘッダ情報により、トリガーパケット７１であると判断する。

チップ機能部６１３は、各々のチップ６１（チップ１２、１３、２１及び３１）に固有の処理を実行する。チップ機能部６１３は、受信回路部６１１から、トリガーパケット判定部６１２を介してパケットを受信し、受信したパケットについて予め定められた処理を実行し、処理した結果としてのパケットを、送信回路部６１８に送信する。

トリガーパケット解析部６１４は、トリガーパケット判定部６１２から送信されたトリガーパケット７１の情報に基づいて、履歴機能の起動又は停止等を判断する。即ち、トリガーパケット解析部６１４は、後述する図３に示すトリガーパケット７１の履歴開始／終了の情報が履歴開始である場合に、履歴取得実行部６１５に対して、履歴情報の取得の開始（履歴起動）を指示する。一方、トリガーパケット解析部６１４は、トリガーパケット７１の履歴開始／終了の情報が履歴終了である場合に、履歴取得実行部６１５に対して履歴情報の取得の終了（履歴停止）を指示する。

また、トリガーパケット解析部６１４は、トリガーパケット７１の情報に基づいて、自チップ６１がトリガーパケット７１を中継するチップ６１か終点のチップ６１かを判断する。トリガーパケット解析部６１４は、自チップ６１が終点のチップ６１でないと判断した場合に、トリガーパケット７１を送信回路部６１８へ送信する。一方、トリガーパケット解析部６１４は、自チップ６１が終点のチップ６１であると判断した場合に、送信回路部６１８へトリガーパケット７１を送信しない。そして、トリガーパケット解析部６１４は、履歴取得実行部６１５に対して、終点のチップ６１がトリガーパケット７１を受信したことを示す到着通知を、チップ管理ボード４へ送信する指示を出す。

このように、トリガーパケット判定部６１２及びトリガーパケット解析部６１４は、パケット解析部に対応する。

履歴取得実行部６１５は、トリガーパケット解析部６１４からの履歴起動又は履歴停止の指示に従って、履歴情報の取得の開始又は終了する。履歴取得実行部６１５は、履歴情報の取得を開始した場合に、チップ機能部６１３の受信したパケット及び送信したパケットに関する送信先、受信元、時刻、パケット種類等（メモリの読込み要求等）を含む履歴情報を取得する。

また、履歴取得実行部６１５は、履歴情報の取得を終了した場合に、次の履歴情報の開始まで履歴情報を取得しない。即ち、履歴取得実行部６１５は、履歴情報の取得の開始から終了の間（図４に示す履歴動作中）に取得した履歴情報を履歴用メモリ（１２１、１３１、２１１、３１１）に格納する。この場合に、例えば、履歴取得実行部６１５は、履歴情報を取得する間に、格納場所が履歴用メモリの終了アドレスに到達したときは、最新の履歴情報を格納するため、履歴用メモリの開始アドレスからオーバライト（上書き）する。

しかし、制御回路のエラー発生通知は、いずれかのチップ６１の受信回路部６１１からのエラー検出通知を受けた履歴取得実行部６１５により、履歴制御配線８２を介して、チップ管理ボード４に行われる。これにより、チップ管理ボード４は、履歴停止のためのトリガーパケット７１の発生を通知するため、このトリガーパケット７１に基づいて、履歴取得実行部６１５は、エラー発生後に履歴情報の取得を終了する。従って、履歴取得実行部６１５は、エラー発生前後における履歴情報を格納することができる。

履歴取得実行部６１５は、トリガーパケット解析部６１４から前述の到着通知の指示を受けると、履歴制御配線８２を介して、チップ管理ボード４へ到着通知を送信する。これにより、チップ管理ボード４は、トリガーパケット７１の発生通知後、始点のチップ６１から終点のチップ６１までの間にトリガーパケット７１が転送されたことを判断することができる。チップ管理ボード４は、終点のチップ６１から到着通知が所定の時間経過しても通知されない場合には、再度、トリガーパケット７１の発生通知を始点のチップ６１へ送信する処理であってもよい。

履歴取得実行部６１５及び履歴用メモリが、履歴取得情報に従って、履歴情報の取得を開始し又は停止して、取得した履歴情報を記憶する履歴機能実行部に対応する。

トリガーパケット発生部６１６は、履歴制御配線８２を介して、チップ管理ボード４から履歴開始の情報を含むトリガーパケット７１の発生通知を受信すると、この発生通知に従って、新たなトリガーパケット７１に履歴開始の情報を含む履歴取得情報を設定し、生成する。また、トリガーパケット発生部６１６は、履歴取得実行部６１５に対して、履歴機能の起動（履歴起動）を指示する。一方、トリガーパケット発生部６１６は、履歴制御配線８２を介して、チップ管理ボード４から履歴終了の情報を含むトリガーパケット７１の発生通知を受信すると、この発生通知に従って、新たなトリガーパケット７１に履歴終了の情報を含む履歴取得情報を設定し、生成する。また、トリガーパケット発生部６１６は、履歴取得実行部６１５に対して、履歴停止を指示する。トリガーパケット発生部６１６は、以上のように生成したトリガーパケット７１を送信回路部６１８へ送信する。

トリガーパケット発生部６１６は、履歴取得情報を含むパケット（トリガーパケット７１）を生成するパケット発生部に対応する。

送信回路部６１８は、トリガーパケット解析部６１４又はトリガーパケット発生部６１６から、トリガーパケット７１のデータ、もしくは、チップ機能部６１３からパケットのデータを受信する。送信回路部６１８は、この受信したデータにエラー訂正符号の処理を施した後、送信データとして、トリガーパケット７１又はパケットをメインバス８１を介して他のチップ６１へ送信する。

送信回路部６１８は、データ受信回路にデータを送信するデータ送信部である。

チップ初期設定部６１７は、搭載されるボードからのチップ初期設定の指示に従い、搭載されているボード種類、ボード番号、チップ６１の番号等のチップ情報を、チップの設定情報の一部として設定する。トリガーパケット解析部６１４は、トリガーパケット７１の情報から自チップ６１に関するチップ情報を判断する場合に、チップ初期設定部６１７により設定されたチップ情報に基づいて判断する。

図３は、図１に示す情報処理装置で用いられるトリガーパケット７１のビット定義を示す図である。

図３において、縦軸は、トリガーパケット７１の各段を示す。トリガーパケット７１は、例えば１段目〜１０段目のビット列を含む。横軸は、トリガーパケット７１の各段のビット列におけるビット位置を示す。トリガーパケット７１の各段は、例えばｂｉｔ０〜ｂｉｔ８の９ビットを含む。トリガーパケット７１の１段目がヘッダー情報であり、２段目〜９段目が履歴取得情報であり、１０段目がエラー訂正情報である。

トリガーパケット７１の１段目は、ｂｉｔ０〜ｂｉｔ７がヘッダービットを示し、ｂｉｔ８がｂｉｔ０〜ｂｉｔ７のパリティを示すビットである。パリティは、例えば、当該１段目における１であるビットの数が偶数になるように設定される。パリティにより、受信回路部６１１は、受信したトリガーパケット７１の各段のデータ毎の１ビット誤りが存在することを検出することができる。トリガーパケット７１の２段目〜１０段目においても、ｂｉｔ８は、パリティのビットである。

トリガーパケット７１の２段目において、ｂｉｔ０〜ｂｉｔ３が始点のボード種類を示し、ｂｉｔ４〜ｂｉｔ７が始点のボード番号を示す。始点のボード番号とは、トリガーパケット７１を発生させるチップ６１を搭載するボード番号である。トリガーパケット７１の３段目は、始点のチップ番号を示す。始点のチップ番号とは、トリガーパケット７１を発生させるチップ６１に対応するチップ番号である。

トリガーパケット７１の４段目において、ｂｉｔ０〜ｂｉｔ３が始点の送信点の履歴を示し、ｂｉｔ４〜ｂｉｔ７が始点の受信点の履歴を示す。始点の送信点の履歴とは、始点のチップ６１がどの他のチップ６１へパケットを送信するかの送信の対象となる方向を示す。始点の受信点の履歴とは、始点のチップ６１がどの他のチップ６１からパケットを受信するかの受信の対象となる方向を示す。

トリガーパケット７１の５段目において、ｂｉｔ０〜ｂｉｔ３が終点のボード種類を示し、ｂｉｔ４〜ｂｉｔ７が終点のボード番号を示す。終点のボード種類及びボード番号とは、トリガーパケット７１が転送される終点のボードの種類及びボード番号である。トリガーパケット７１の６段目は、終点のチップ番号を示す。終点のチップ番号とは、トリガーパケット７１が転送される終点のチップ６１に対応するチップ番号である。

トリガーパケット７１の７段目において、ｂｉｔ０〜ｂｉｔ３が終点の送信点の履歴を示し、ｂｉｔ４〜ｂｉｔ７が終点の受信点の履歴を示す。終点の送信点の履歴とは、終点のチップ６１がどの他のチップ６１へパケットを送信するかの送信の対象となる方向を示す。終点の受信点の履歴とは、終点のチップ６１がどの他のチップ６１からパケットを受信するかの受信の対象となる方向を示す。

トリガーパケット７１の８段目において、ｂｉｔ０〜ｂｉｔ７が履歴開始／終了を示す。履歴開始は、履歴機能の起動（履歴起動）の命令であり、履歴終了は、履歴機能の停止（履歴停止）の命令である。

トリガーパケット７１の９段目において、ｂｉｔ０〜ｂｉｔ７が履歴取得パケット種類を示す。履歴取得パケット種類は、チップ６１が送受信するパケットについて、メモリ１４の読込み要求又は書込み要求等の種類を示す。

トリガーパケット７１の１０段目において、ｂｉｔ０〜ｂｉｔ７がエラー訂正ビットであり、例えばＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ）により、トリガーパケット７１全体のエラー検出及びエラー訂正を行うビット列である。トリガーパケット７１の１０段目のデータにより、チップ６１は、受信したトリガーパケット７１について、１ビットエラー訂正及び２ビットエラー検出を行う。

具体的には、チップ６１内の送信回路部６１８が、トリガーパケット７１の１段目〜９段目に対してのエラー検出及び訂正符号を生成する。送信回路部６１８は、その生成結果のデータをトリガーパケット７１の１０段目の情報として挿入する。これにより、このトリガーパケット７１を受信したチップ６１の受信回路部６１１が、トリガーパケット７１の１０段目に基づいて、前述のエラー訂正又はエラー検出を実行する。

以上のトリガーパケット７１の情報の一例として、始点ボード種類＝システムボード、始点ボード番号＝０、始点のチップ番号＝１２、始点の送信点の履歴＝１２→１３（ＣＰＵ制御チップ１２→メモリ制御チップ１３）、始点の受信点の履歴＝１３→１２の例である。また、同様に、終点ボード種類＝システムボード、終点ボード番号＝１、終点のチップ番号＝１２、終点の送信点の履歴＝１３→１２、終点の受信点の履歴＝１２→１３、履歴開始／終了＝開始、履歴取得パケット種類＝メモリ１４の読込み命令の例である。実際には、チップ６１が、これらの情報を予めデータとして定義された形式で、トリガーパケット７１に設定する。

図４は、各チップ６１の履歴機能の動作タイミングの例を示す図である。

図４に示すタイミングは、システムボード＃１のＣＰＵ＃３がシステムボード＃０のメモリ１４の読込みを要求した後、システムボード＃１のＣＰＵ制御チップ１２がシステムボード＃０に対してパケットを送信する処理の場合の例である。この場合に、情報処理装置の電源起動後に（ａ）、チップ管理ボード４が、始点となるチップ６１に対し、履歴開始の情報を含むトリガーパケット７１の発生指示を通知する（ｂ）。

始点となるチップ６１が、チップ管理ボード４からこの発生通知を受信する。即ち、システムボード＃１のＣＰＵ制御チップ１２が、チップ管理ボード４から履歴開始の情報を含むトリガーパケット７１の発生通知を受けると（（ｄ）の方形波の立上り）、履歴開始の情報を含むトリガーパケット７１を生成する。具体的には、ＣＰＵ制御チップ１２は、始点のボード種類及びボード番号をシステムボード＃１に、又、始点のチップ番号をＣＰＵ制御チップ１２に対応づけた情報を、トリガーパケット７１に設定する。同様に、ＣＰＵ制御チップ１２は、終点のボード種類及びボード番号をシステムボード＃０に、又、終点のチップ番号をＣＰＵ制御チップ１２に対応づけた情報をトリガーパケット７１に設定する。システムボード＃１のＣＰＵ制御チップ１２は、生成したトリガーパケット７１を、メインバス８１を介して、システムボード＃１のメモリ制御チップ１３へ送信する。そして、ＣＰＵ制御チップ１２は、トリガーパケット７１を送信後、履歴機能を起動する。

システムボード＃１のメモリ制御チップ１３は、ＣＰＵ制御チップ１２からトリガーパケット７１を受信すると（（ｅ）の方形波の立上り）、この受信したトリガーパケット７１の履歴開始の情報に基づいて、履歴機能を起動する。

以下同様に、トリガーパケット７１が転送される始点〜終点の間の各チップ６１において、図４に示す（ｆ）〜（ｈ）の方形波の立上りのタイミングで、動作処理が実施される。

前述の動作の後に、チップ管理ボード４が、始点となるチップ６１に対し、履歴終了の情報を含むトリガーパケット７１の発生指示を通知する（ｃ）。

始点となるチップ６１が、この発生通知を受信する。即ち、システムボード＃１のＣＰＵ制御チップ１２が、チップ管理ボード４から履歴終了の情報を含むトリガーパケット７１の発生通知を受けると（（ｄ）の方形波の立下り）、履歴終了の情報を含むトリガーパケット７１を生成する。そして、ＣＰＵ制御チップ１２は、トリガーパケット７１を送信後、履歴機能を停止する。

以下、前述の履歴開始の情報を含むトリガーパケット７１の送信と同様に、順次、チップ６１は、履歴終了の情報を含むトリガーパケット７１を他のチップ６１へ送信する。このトリガーパケット７１を受信した他のチップ６１が、履歴機能を停止する（（ｅ）〜（ｈ）の各方形波の立下り）。

以上のように、本開示の一実施例であるマルチＣＰＵシステムによれば、チップ６１は、メインバス８１を介して、始点となるチップ６１以外の他のチップ６１へ、トリガーパケット７１を用いて履歴機能の起動及び停止を通知することができる。これにより、トリガーパケット７１により通知を受けたチップ６１は、各々、履歴機能の起動及び停止を判断することができる。そのため、チップ管理ボード４は、履歴制御配線８２を介して、始点となるチップ６１以外の他のチップ６１と履歴機能の起動及び停止命令の通信を行う必要がない。

例えば、メインバス８１を媒体とする通信の速度は、数百Ｍｂｐｓ程度以上のものであり、数百Ｋｂｐｓ程度とする履歴制御配線８２と比較して、１０００倍程度高速である。各チップ６１が他のチップ６１と、高速処理できるメインバス８１を介して、履歴機能の起動命令及び停止命令を送受信できるため、各チップ６１が、ほぼ同じ時間帯の履歴情報を、より多く取得し、履歴用メモリに保存することができる。

このように、チップ管理ボード４が、各チップ６１の同じ時間帯の履歴情報を収集することができる。この結果、ユーザは、ＰＣ５を介して、これらの履歴情報をエラー解析等に有効な情報として利用することができる。

図５及び図６は、トリガーパケット７１による履歴機能の処理を説明するための図である。図５及び図６の処理は、システムボード＃１のＣＰＵ＃３が、システムボード＃０のメモリ１４の読込みを要求した後に、システムボード＃１のＣＰＵ制御チップ１２がシステムボード＃０に対してパケットを送信する場合の例である。

チップ管理ボード４は、履歴制御配線８２を介して、システムボード＃１のＣＰＵ制御チップ１２宛に履歴機能の起動命令を発行（送信）する（ステップＳ１１）。その起動命令を受信したＣＰＵ制御チップ１２は、履歴開始／終了の情報に履歴開始を設定し、この情報を含むトリガーパケット７１を生成し、メインバス８１を介して、トリガーパケット７１をメモリ制御チップ１３へ送信する（ステップＳ１２）。このステップＳ１２以降、このトリガーパケット７１を受信したチップ６１は、トリガーパケット７１に基づいて、履歴機能を起動する（ステップＳ１３）。

システムボード＃０のＣＰＵ制御チップ１２が、メインバス８１を介して、履歴開始の情報を含むトリガーパケット７１を受信する（ステップＳ１４）。

システムボード＃１のＣＰＵ＃３がデータのリクエストを行う（ステップＳ１５）。システムボード＃１のＣＰＵ制御チップ１２は、メインバス８１を介して、クロスバーチップ２１へパケットを送信する（ステップＳ１６）。このパケットを受信したクロスバーチップ２１は、メインバス８１を介して、システムボード＃０のメモリ制御チップ１３へパケットを送信する（ステップＳ１７）。

システムボード＃０のメモリ制御チップ１３は、パケットを受信し、パケットのエラーを検出する（ステップＳ１８）。システムボード＃０のメモリ制御チップ１３は、履歴制御配線８２を介して、チップ管理ボード４へエラー通知を行う（ステップＳ１９）。

このエラー通知を受信したチップ管理ボード４は、履歴制御配線８２を介して、システムボード＃１のＣＰＵ制御チップ１２に履歴機能の停止命令を送信する（ステップＳ２０）。その停止命令を受信したＣＰＵ制御チップ１２は、履歴開始／終了の情報に履歴終了を設定し、その履歴取得情報を含むトリガーパケット７１を生成して、メインバス８１を介して、トリガーパケット７１をメモリ制御チップ１３へ送信する（ステップＳ２１）。

以降、このトリガーパケット７１を受信したチップ６１は、履歴機能を停止する（ステップＳ２２）。トリガーパケット７１の転送の終点となるシステムボード＃０のＣＰＵ制御チップ１２まで、このトリガーパケット７１が受信される（ステップＳ２３）。

システムボード＃０のＣＰＵ制御チップ１２は、受信したトリガーパケット７１に基づいて、終点のチップ６１であることを判断し、履歴制御配線８２を介してチップ管理ボード４へトリガーパケット７１の到着通知を行う。この通知を受けると、チップ管理ボード４は、対応する各チップ６１へ履歴情報の送信命令を通知し、この命令を受信したチップ６１が取得した履歴情報をチップ管理ボード４へ送信する。チップ管理ボード４は、履歴制御配線８２を介して、各チップ６１から履歴情報を収集する（ステップＳ２４）。

以上のように、チップ管理ボード４は、システムボード＃１のＣＰＵ制御チップ１２にトリガーパケット７１を発生させ、システムボード＃０のＣＰＵ制御チップ１２までの経路の間のチップ６１は、トリガーパケット７１に基づいて履歴機能を動作させる。これにより、チップ管理部４１は、履歴制御配線８２を介して、各チップ６１が取得した履歴情報を収集することができる。この結果、ユーザは、ＰＣ５を介して、これらの履歴情報をエラー解析等に有効な情報として利用することができる。

１ システムボード
２ クロスバーボード
３ ＩＯボード
４ チップ管理ボード
５ パーソナルコンピュータ（ＰＣ）
１１ ＣＰＵ
１２ ＣＰＵ制御チップ
１３ メモリ制御チップ
１４ メモリ
２１ クロスバーチップ
３１ ＩＯ制御チップ
３２ ＨＤＤ
３３ ＬＡＮ
４１ チップ管理部
６１ チップ
８１ メインバス
８２ 履歴制御配線
１２１、１３１、２１１、３１１ 履歴用メモリ
６１１ 受信回路部
６１２ トリガーパケット判定部
６１３ チップ機能部
６１４ トリガーパケット解析部
６１５ 履歴取得実行部
６１６ トリガーパケット発生部
６１７ チップ初期設定部
６１８ 送信回路部

Claims (10)

1. データ送信回路が送信したデータを受信し、前記受信したデータをデータ受信回路に送信する制御回路において、
   前記データ送信回路が送信した前記データを受信するデータ受信部と、
   前記データが、データの送受信の履歴情報を取得するための指示が設定された履歴取得情報を含むパケットであるかを判断し、前記受信したデータが前記履歴取得情報を含むパケットであると判断した場合に、前記受信したデータから前記履歴取得情報を読み取るパケット解析部と、
   前記パケット解析部が読み取った前記履歴取得情報に従って、データの送受信の履歴情報の取得を開始又は停止して、取得した前記履歴情報を記憶する履歴取得実行部と、
   前記履歴取得情報を含むパケット、又は、前記履歴取得情報を含むパケット以外のパケットを、前記受信したデータとして前記データ受信回路に送信するデータ送信部とを有する
   ことを特徴とする制御回路。
2. 前記履歴取得情報は、
   前記履歴取得情報を含むパケットの転送を終了する終点の制御回路を特定する情報を含み、
   前記パケット解析部は、前記履歴取得情報に基づいて、自制御回路が前記終点の制御回路ではないと判断した場合に、前記履歴取得情報を含むパケットを前記データ送信部へ送信し、自制御回路が前記終点の制御回路であると判断した場合に、前記履歴取得情報を含むパケットを前記データ送信部へ送信しない
   ことを特徴とする請求項１記載の制御回路。
3. データを送信するデータ送信回路と、データを受信するデータ受信回路と、前記データ送信回路と前記データ受信回路に接続された制御回路を有する情報処理装置において、
   前記制御回路は、
   前記データ送信回路が送信したデータを受信するデータ受信部と、
   前記受信したデータが、データの送受信の履歴情報を取得するための指示が設定された履歴取得情報を含むパケットであるかを判断し、前記受信したデータが前記履歴取得情報を含むパケットであると判断した場合に、前記受信したデータから前記履歴取得情報を読み取るパケット解析部と、
   前記パケット解析部が読み取った前記履歴取得情報に従って、データの送受信の履歴情報の取得を開始又は停止して、取得した前記履歴情報を記憶する履歴取得実行部と、
   前記履歴取得情報を含むパケット、又は、前記履歴取得情報を含むパケット以外のパケットを、前記受信したデータとして前記データ受信回路に送信するデータ送信部とを有する
   ことを特徴とする情報処理装置。
4. 前記履歴取得情報は、
   前記履歴取得情報を含むパケットの転送を終了する終点となる前記制御回路を特定する情報を含み、
   前記パケット解析部は、前記履歴取得情報に基づいて、自制御回路が前記終点の制御回路ではないと判断した場合に、前記履歴取得情報を含むパケットを前記データ送信部へ送信し、自制御回路が前記終点の制御回路であると判断した場合に、前記履歴取得情報を含むパケットを前記データ送信部へ送信しない
   ことを特徴とする請求項３記載の情報処理装置。
5. 前記情報処理装置は、更に、
   前記制御回路と接続され、前記制御回路へ制御情報を送信し、前記制御回路が取得した前記履歴情報を収集する履歴情報管理部を有するとともに、
   前記制御回路は、更に、
   前記履歴情報管理部の制御情報に基づいて、前記履歴情報管理部に、前記取得した履歴情報を送信する履歴情報通知部を有する
   ことを特徴とする請求項３に記載の情報処理装置。
6. 前記制御回路は、更に、
   前記履歴情報管理部の制御情報に基づいて、前記履歴取得情報を設定したパケットを生成するパケット発生部を有する
   ことを特徴とする請求項５に記載の情報処理装置。
7. データを送信するデータ送信回路と、データを受信するデータ受信回路と、前記データ送信回路と前記データ受信回路に接続された制御回路を有する情報処理装置の制御方法において、
   前記制御回路が有するデータ受信部が、前記データ送信回路が送信したデータを受信する処理ステップと、
   前記制御回路が有するパケット解析部が、前記受信したデータが、送受信の履歴情報を取得するための指示が設定された履歴取得情報を含むパケットであるかを判断し、前記受信したデータが、前記履歴取得情報を含むパケットであると判断した場合に、前記受信したデータから前記履歴取得情報を読み取る処理ステップと、
   前記制御回路が有する履歴取得実行部が、前記パケット解析部が読み取った前記履歴取得情報に従って、データの送受信の履歴情報の取得を開始又は停止して、取得した前記履歴情報を記憶する処理ステップと、
   前記制御回路が有するデータ送信部が、前記履歴取得情報を含むパケット、又は、前記履歴取得情報を含むパケット以外のパケットを、前記受信したデータとして前記データ受信回路に送信する処理ステップとを有する
   ことを特徴とする情報処理装置の制御方法。
8. 前記履歴取得情報は、前記履歴取得情報を含むパケットの転送を終了する終点となる前記制御回路を特定する情報を含み、
   前記パケット解析部が、前記履歴取得情報を読み取る処理ステップにおいて、前記読み取った履歴取得情報に基づいて、自制御回路が前記終点の制御回路ではないと判断した場合に、前記履歴取得情報を含むパケットを前記データ送信部に送信し、自制御回路が前記終点の制御回路であると判断した場合に、前記履歴取得情報を含むパケットを前記データ送信部に送信しない処理ステップを有する
   ことを特徴とする請求項７記載の情報処理装置の制御方法。
9. 前記情報処理装置は、更に、
   前記制御回路と接続され、前記制御回路へ制御情報を送信し、前記制御回路が取得した前記履歴情報を収集する履歴情報管理部を有し、
   前記情報処理装置の制御方法は、更に、
   前記制御回路が有する履歴情報通知部が、前記制御情報に基づいて、前記履歴情報管理部に、前記取得した履歴情報を送信する処理ステップを有する、
   ことを特徴とする請求項７又は請求項８に記載の情報処理装置の制御方法。
10. 前記制御回路が有するパケット発生部が、前記履歴情報管理部の制御情報に基づいて、前記履歴取得情報を設定したパケットを生成する処理ステップを有する
    ことを特徴とする請求項７乃至請求項９のいずれか一項に記載の情報処理装置の制御方法。

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