JP2010199375A

JP2010199375A - Compound semiconductor epitaxial wafer and manufacturing method thereof

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Publication number: JP2010199375A
Application number: JP2009043766A
Authority: JP
Inventors: Jian-Feng Lin; 林健峯
Original assignee: Pacific Speed Ltd
Current assignee: Pacific Speed Ltd
Priority date: 2009-02-26
Filing date: 2009-02-26
Publication date: 2010-09-09
Anticipated expiration: 2029-02-26
Also published as: JP5032522B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a compound semiconductor epitaxial wafer and a method of manufacturing the same, which can improve quality of crystal, simplify a process, and reduce a cost by improving a material of a metallic substrate and improving an epitaxial structure and a process of thermal cycle anneal heat treatment. <P>SOLUTION: The compound semiconductor epitaxial wafer has a metallic substrate, a first silicon buffer layer formed on the metallic substrate, a second compound semiconductor buffer layer formed on the first silicon buffer layer, a third compound semiconductor buffer layer which is formed on the second compound semiconductor buffer layer and is subjected to first heat treatment process, a first compound semiconductor epitaxial layer formed on the third compound semiconductor buffer layer, and a second compound semiconductor epitaxial layer which is formed on the first compound semiconductor epitaxial layer and is subjected to second heat treatment process. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、化合物半導体およびその製造方法に関し、特に金属基板上に堆積させる化合物半導体エピタキシャルウェハおよびその製造方法に関する。 The present invention relates to a compound semiconductor and a manufacturing method thereof, and more particularly, to a compound semiconductor epitaxial wafer deposited on a metal substrate and a manufacturing method thereof.

光電および通信産業の急速な発展に伴い、化合物半導体（例えば、ガリウム砒素（ＧａＡｓ）など）のＩＩＩ−Ｖ族化合物は、その直接バンドギャップ（ｄｉｒｅｃｔｂａｎｄ−ｇａｐ）、高いキャリア移動度（ｃａｒｒｉｅｒｍｏｂｉｌｉｔｙ）、ＩＩＩ−Ｖ族化合物の化学組成調整によって得られたバンドギャップが異なる材料など、特性が優れていることから光電および通信コンポーネントの主な基板として用いられている。 With the rapid development of the optoelectronic and communication industries, III-V compounds of compound semiconductors (eg, gallium arsenide (GaAs), etc.) have a direct band-gap, high carrier mobility. It is used as a main substrate for photoelectric and communication components because of its excellent properties such as materials with different band gaps obtained by adjusting the chemical composition of III-V compounds.

ＩＩＩ−Ｖ族化合物半導体の光電および通信コンポーネントは、主にガリウム砒素（ＧａＡｓ）、ガリウムリン（ＧａＰ）、インジウムリン（ＩｎＰ）などのＩＩＩ−Ｖ族化合物からなる基板に格子整合したエピタキシャル成長を行って製作する。現在、ＩＩＩ−Ｖ族化合物半導体基板は、直径が４インチ以下であり、ガリウム砒素（ＧａＡｓ）またはゲルマニウム（Ｇｅ）からなる基板または単結晶シリコン（Ｓｉ）からなる基板であるものがほとんどであった。 Photoelectric and communication components of III-V compound semiconductors perform epitaxial growth that is lattice-matched to a substrate composed of III-V group compounds such as gallium arsenide (GaAs), gallium phosphide (GaP), and indium phosphide (InP). To manufacture. Currently, most of III-V compound semiconductor substrates have a diameter of 4 inches or less and are substrates made of gallium arsenide (GaAs) or germanium (Ge) or single crystal silicon (Si). .

しかし、バッファ層とＩＩＩ−Ｖ族化合物半導体材料との間には、格子不整合、熱膨張係数（ｔｈｅｒｍａｌｅｘｐａｎｓｉｏｎｃｏｅｆｆｉｃｉｅｎｔ）の差異などの問題が発生することがあった。例えば、シリコンバッファ層とガリウム砒素材料とは、格子定数の差異が２５℃のときに約４．１％であり、シリコンバッファ層とガリウム砒素材料とは、熱膨張係数の差異が２５℃のときに約６２％であった。そのため、バッファ層上にＩＩＩ−Ｖ化合物半導体材料をエピタキシャル成長させると、格子不整合、熱膨張係数の差異などの問題により、化合物半導体エピタキシャル層内に貫通転位（ｔｈｒｅａｄｉｎｇｄｉｓｌｏｃａｔｉｏｎ）が形成され、結晶品質に不良を生じさせることがあった。 However, problems such as a lattice mismatch and a difference in thermal expansion coefficient may occur between the buffer layer and the III-V group compound semiconductor material. For example, the silicon buffer layer and the gallium arsenide material have a lattice constant difference of about 4.1% when the temperature is 25 ° C., and the silicon buffer layer and the gallium arsenide material have a thermal expansion coefficient difference of 25 ° C. About 62%. Therefore, when the III-V compound semiconductor material is epitaxially grown on the buffer layer, threading dislocations are formed in the compound semiconductor epitaxial layer due to problems such as lattice mismatch and difference in thermal expansion coefficient, thereby improving the crystal quality. It sometimes caused defects.

そのため、化合物半導体エピタキシャルウェハ、製造工程、エピタキシャル構造および冷熱サイクルアニール熱処理工程のそれぞれにおいてエピタキシャルウェハの結晶体の品質に影響を与えることがあった。 Therefore, the quality of the crystal of the epitaxial wafer may be affected in each of the compound semiconductor epitaxial wafer, the manufacturing process, the epitaxial structure, and the thermal cycle annealing heat treatment process.

本発明の目的は、金属基板の材料を改良するとともに、エピタキシャル構造および冷熱サイクルアニール熱処理の工程を改良することにより、結晶の品質を向上させ、工程を簡略化し、コストを下げることが可能な化合物半導体エピタキシャルウェハおよびその製造方法を提供することにある。 The object of the present invention is to improve the material of the metal substrate, improve the epitaxial structure and the process of thermal cycle annealing heat treatment, improve the quality of the crystal, simplify the process, and reduce the cost A semiconductor epitaxial wafer and a manufacturing method thereof are provided.

上記課題を解決するために、本発明の第１の形態によれば、金属基板上に１層のシリコン薄膜を堆積し、第１のシリコンバッファ層を形成する工程と、前記第１のシリコンバッファ層上に１層の化合物半導体薄膜を堆積し、第２の化合物半導体バッファ層を形成する工程と、前記第２の化合物半導体バッファ層上に１層の化合物半導体薄膜を堆積し、第３の化合物半導体バッファ層を形成する工程と、前記第３の化合物半導体バッファ層上に１層の化合物半導体薄膜をエピタキシャル成長させ、第１の化合物半導体エピタキシャル層を形成する工程と、１回目の熱処理工程を行う工程と、前記第１の化合物半導体エピタキシャル層上に１層の化合物半導体薄膜をエピタキシャル成長させ、第２の化合物半導体エピタキシャル層を形成する工程と、２回目の熱処理工程を行い、化合物半導体エピタキシャルウェハを得る工程と、を含むことを特徴とする化合物半導体エピタキシャルウェハの製造方法が提供される。 In order to solve the above problems, according to a first embodiment of the present invention, a step of depositing a silicon thin film on a metal substrate to form a first silicon buffer layer, and the first silicon buffer, Depositing one compound semiconductor thin film on the layer to form a second compound semiconductor buffer layer; depositing one compound semiconductor thin film on the second compound semiconductor buffer layer; and third compound A step of forming a semiconductor buffer layer, a step of epitaxially growing a single compound semiconductor thin film on the third compound semiconductor buffer layer, forming a first compound semiconductor epitaxial layer, and a step of performing a first heat treatment step And a step of epitaxially growing a single compound semiconductor thin film on the first compound semiconductor epitaxial layer to form a second compound semiconductor epitaxial layer Performs second heat treatment step, the production method of a compound semiconductor epitaxial wafer which comprises a step of obtaining a compound semiconductor epitaxial wafer, is provided.

また、前記化合物半導体薄膜は、ガリウム砒素、アルミニウム砒素、ガリウムリン、インジウム砒素、インジウムリンなどのＩＩＩ−Ｖ族化合物半導体の二元材料またはこれらの組合せからなる三元材料または四元材料であることが好ましい。 The compound semiconductor thin film is a ternary material or a quaternary material made of a binary material of a III-V compound semiconductor such as gallium arsenide, aluminum arsenic, gallium phosphide, indium arsenide, indium phosphide, or a combination thereof. Is preferred.

また、前記堆積工程は、有機金属化学気相成長法を用いることが好ましい。 The deposition step preferably uses a metal organic chemical vapor deposition method.

また、前記エピタキシャル成長工程は、分子線エピタキシー法を用いることが好ましい。 The epitaxial growth step preferably uses a molecular beam epitaxy method.

また、前記第１のシリコンバッファ層の堆積工程は、５８０℃〜６００℃で行うことが好ましい。 The first silicon buffer layer is preferably deposited at 580 ° C. to 600 ° C.

また、前記第１のシリコンバッファ層の厚さは１５Å〜２５Åであることが好ましい。 The thickness of the first silicon buffer layer is preferably 15 to 25 mm.

また、前記第２の化合物半導体バッファ層の堆積工程は、３８０℃〜４００℃で行うことが好ましい。 Moreover, it is preferable that the deposition process of the second compound semiconductor buffer layer is performed at 380 ° C to 400 ° C.

また、前記第２の化合物半導体バッファ層の厚さは１０μｍ〜２０μｍであることが好ましい。 The thickness of the second compound semiconductor buffer layer is preferably 10 μm to 20 μm.

また、前記第３の化合物半導体バッファ層の堆積工程は、４００℃〜４５０℃で行うことが好ましい。 Further, it is preferable that the deposition step of the third compound semiconductor buffer layer is performed at 400 ° C. to 450 ° C.

また、前記第３の化合物半導体バッファ層の厚さは５０Å〜２００Åであることが好ましい。 The thickness of the third compound semiconductor buffer layer is preferably 50 to 200 mm.

また、前記第１の化合物半導体エピタキシャル層のエピタキシャル工程は、６５０℃で行うことが好ましい。 Moreover, it is preferable to perform the epitaxial process of a said 1st compound semiconductor epitaxial layer at 650 degreeC.

また、前記第２の化合物半導体エピタキシャル層のエピタキシャル工程は、７１０℃で行うことが好ましい。 Moreover, it is preferable to perform the epitaxial process of a said 2nd compound semiconductor epitaxial layer at 710 degreeC.

また、前記第１の化合物半導体エピタキシャル層の厚さは１．５μｍ〜２μｍであることが好ましい。 The first compound semiconductor epitaxial layer preferably has a thickness of 1.5 μm to 2 μm.

また、前記第２の化合物半導体エピタキシャル層の厚さは１．５μｍ〜２μｍであることが好ましい。 The thickness of the second compound semiconductor epitaxial layer is preferably 1.5 μm to 2 μm.

また、前記１回目の熱処理工程および前記２回目の熱処理工程は、４回〜８回の冷熱サイクルを行う高／低温サイクルアニール熱処理工程であることが好ましい。 The first heat treatment step and the second heat treatment step are preferably high / low temperature cycle annealing heat treatment steps for performing 4 to 8 cooling cycles.

また、本発明の第２の形態によれば、金属基板と、前記金属基板上に形成された第１のシリコンバッファ層と、前記第１のシリコンバッファ層上に形成された第２の化合物半導体バッファ層と、前記第２の化合物半導体バッファ層上に形成され、１回目の熱処理工程が行われた第３の化合物半導体バッファ層と、前記第３の化合物半導体バッファ層上に形成された第１の化合物半導体エピタキシャル層と、前記第１の化合物半導体エピタキシャル層上に形成され、２回目の熱処理工程が行われた第２の化合物半導体エピタキシャル層と、を備えることを特徴とする化合物半導体エピタキシャルウェハが提供される。 According to the second aspect of the present invention, the metal substrate, the first silicon buffer layer formed on the metal substrate, and the second compound semiconductor formed on the first silicon buffer layer. A buffer layer, a third compound semiconductor buffer layer formed on the second compound semiconductor buffer layer and subjected to a first heat treatment step, and a first compound formed on the third compound semiconductor buffer layer A compound semiconductor epitaxial wafer comprising: a compound semiconductor epitaxial layer; and a second compound semiconductor epitaxial layer formed on the first compound semiconductor epitaxial layer and subjected to a second heat treatment step. Provided.

また、前記第２の化合物半導体バッファ層、前記第３の化合物半導体バッファ層、前記第１の化合物半導体エピタキシャル層、前記第２の化合物半導体エピタキシャル層は、ガリウム砒素、アルミニウム砒素、ガリウムリン、インジウム砒素、インジウムリンなどのＩＩＩ−Ｖ族化合物半導体の二元材料またはこれらの組合せからなる三元材料または四元材料であることが好ましい。 Further, the second compound semiconductor buffer layer, the third compound semiconductor buffer layer, the first compound semiconductor epitaxial layer, and the second compound semiconductor epitaxial layer are made of gallium arsenide, aluminum arsenide, gallium phosphide, indium arsenide. A ternary material or a quaternary material made of a binary material of a III-V compound semiconductor such as indium phosphide or a combination thereof is preferable.

本発明の化合物半導体エピタキシャルウェハおよびその製造方法は、金属基板の材料を改良するとともに、エピタキシャル構造および冷熱サイクルアニール熱処理の工程を改良することにより、結晶の品質を向上させ、工程を簡略化し、コストを下げることができる。 The compound semiconductor epitaxial wafer and the manufacturing method thereof of the present invention improve the quality of the crystal by simplifying the process and improving the cost by improving the material of the metal substrate and improving the epitaxial structure and the thermal cycle annealing heat treatment process. Can be lowered.

本発明の一実施形態による化合物半導体エピタキシャルウェハの構造を示す断面図である。It is sectional drawing which shows the structure of the compound semiconductor epitaxial wafer by one Embodiment of this invention. 本発明の一実施形態による冷熱サイクルアニール熱処理の加熱／冷却を示すグラフである。6 is a graph showing heating / cooling of a cold cycle annealing heat treatment according to an embodiment of the present invention. 本発明の一実施形態による化合物半導体エピタキシャルウェハのメタモルフィックＸ線ロッキングカーブ法により測定した値を示すグラフである。It is a graph which shows the value measured by the metamorphic X-ray rocking curve method of the compound semiconductor epitaxial wafer by one Embodiment of this invention. 本発明の他の実施形態による太陽電池エピタキシャルウェハを示す断面図である。It is sectional drawing which shows the solar cell epitaxial wafer by other embodiment of this invention.

以下、本発明の実施形態について図に基づいて説明する。なお、これによって本発明が限定されるものではない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. Note that the present invention is not limited thereby.

まず、図１を参照する。図１は、本発明の一実施形態による化合物半導体エピタキシャルウェハ５０の構造を示す断面図である。図１に示すように、本実施形態の結晶成長工程の堆積工程では、有機金属化学気相成長法を用い、エピタキシャル成長工程では、分子線エピタキシー法を用い、化合物半導体薄膜にガリウム砒素（ＧａＡｓ）を用いる。まず、結晶成長工程において金属基板５１上に堆積工程を行うとき、シラン（ＳｉＨ_４）を反応ガスとして用い、その堆積温度は約５８０℃〜６００℃である。金属基板５１上に厚さ約１５Å〜２５Åのシリコン薄膜（このシリコン薄膜は、アモルファスシリコン薄膜からなってもよい）を堆積させ、第１のシリコンバッファ層５２を形成させる。続いて、第１のシリコンバッファ層５２上に堆積工程を行う。詳しくは、トリメチルガリウム（Ｇａ（ＣＨ_３）_３）およびアルシン（ＡｓＨ_３）を反応ガスとして用い、約３８０℃〜４００℃で１層の化合物半導体薄膜を堆積させることにより厚さ約１０μｍ〜２０μmの第２の化合物半導体バッファ層５３を形成させる。続いて、第２の化合物半導体バッファ層５３上に堆積製造工程をさらに行うが、同様にトリメチルガリウムおよびアルシンを反応ガスとして用い、約４００℃〜４５０℃で１層の化合物半導体薄膜を堆積させ、厚さ約５０Å〜２００Åの第３の化合物半導体バッファ層５４を形成させる。続いて、第３の化合物半導体バッファ層５４上にエピタキシャル成長工程を行うが、同様にトリメチルガリウムおよびアルシンを反応ガスとして用い、約６５０℃で１層の化合物半導体薄膜をエピタキシャル成長させ、厚さ約１．５μｍ〜２μmの第１の化合物半導体エピタキシャル層５５を形成させる。その後、元の結晶成長工程において１回目の冷熱サイクルアニール熱処理を行う。 First, refer to FIG. FIG. 1 is a cross-sectional view showing the structure of a compound semiconductor epitaxial wafer 50 according to an embodiment of the present invention. As shown in FIG. 1, in the deposition process of the crystal growth process of this embodiment, metal organic chemical vapor deposition is used, and in the epitaxial growth process, molecular beam epitaxy is used, and gallium arsenide (GaAs) is applied to the compound semiconductor thin film. Use. First, when a deposition process is performed on the metal substrate 51 in the crystal growth process, silane (SiH ₄ ) is used as a reaction gas, and the deposition temperature is about 580 ° C. to 600 ° C. A silicon thin film having a thickness of about 15 to 25 mm is deposited on the metal substrate 51 (this silicon thin film may be made of an amorphous silicon thin film) to form a first silicon buffer layer 52. Subsequently, a deposition process is performed on the first silicon buffer layer 52. Specifically, trimethylgallium (Ga (CH ₃ ) ₃ ) and arsine (AsH ₃ ) are used as reaction gases, and a single layer of a compound semiconductor thin film is deposited at about 380 ° C. to 400 ° C. to a thickness of about 10 μm to 20 μm. A second compound semiconductor buffer layer 53 is formed. Subsequently, a deposition manufacturing process is further performed on the second compound semiconductor buffer layer 53. Similarly, trimethylgallium and arsine are used as reaction gases to deposit a single layer of compound semiconductor thin film at about 400 ° C. to 450 ° C., A third compound semiconductor buffer layer 54 having a thickness of about 50 to 200 mm is formed. Subsequently, an epitaxial growth step is performed on the third compound semiconductor buffer layer 54. Similarly, trimethyl gallium and arsine are used as reaction gases to epitaxially grow one layer of the compound semiconductor thin film at about 650 ° C. A first compound semiconductor epitaxial layer 55 having a thickness of 5 μm to 2 μm is formed. Thereafter, the first thermal cycle annealing heat treatment is performed in the original crystal growth process.

図２を参照する。図２は、本発明の一実施形態による冷熱サイクルアニール熱処理の加熱／冷却を示すグラフである。図２に示すように、まず、システム温度を２００℃まで下げて約７分間維持してから８００℃まで加熱して約５分間維持する。その後、システム温度を再び２００℃まで下げて５分間維持してから８００℃まで加熱して約５分間維持する。このように、約４回〜８回の高／低温サイクルアニール熱処理工程を行うと、バッファ層と第１の化合物半導体エピタキシャル層５５との間に、格子定数または熱膨張係数により貫通転位反応が発生することを防ぐことができる。 Please refer to FIG. FIG. 2 is a graph illustrating heating / cooling of a thermal cycle annealing heat treatment according to an embodiment of the present invention. As shown in FIG. 2, the system temperature is first lowered to 200 ° C. and maintained for about 7 minutes, then heated to 800 ° C. and maintained for about 5 minutes. Thereafter, the system temperature is again lowered to 200 ° C. and maintained for 5 minutes, and then heated to 800 ° C. and maintained for about 5 minutes. As described above, when the high / low temperature cycle annealing heat treatment process is performed about 4 to 8 times, a threading dislocation reaction occurs between the buffer layer and the first compound semiconductor epitaxial layer 55 due to a lattice constant or a thermal expansion coefficient. Can be prevented.

１回目の冷熱サイクルアニール熱処理を行った後、結晶成長工程の温度を約７１０℃まで冷却させてエピタキシャル成長工程を行う。このエピタキシャル成長工程では、トリメチルガリウムおよびアルシンを反応ガスとして用い、第１の化合物半導体エピタキシャル層５５上に１層の化合物半導体薄膜をエピタキシャル成長させ、厚さ約１．５μｍ〜２μｍの第２の化合物半導体エピタキシャル層５６を形成させてもよい。続いて、結晶成長工程において２回目の冷熱サイクルアニール熱処理を行う。図２に示すように、まず、システム温度を２００℃まで下げて約７分間維持してから８００℃まで加熱して約５分間維持する。その後、システム温度を再び２００℃まで下げて５分間維持してから８００度まで加熱して約５分間維持する。このように、約４回〜８回の高／低温サイクルアニール熱処理工程を行うことにより、第２の化合物半導体エピタキシャル層５６に貫通転位が発生することを防ぐとともに、金属基板５１と第２の化合物半導体エピタキシャル層５６との間に発生する応力を全て除去することもできる。 After performing the first thermal cycle annealing heat treatment, the temperature of the crystal growth process is cooled to about 710 ° C. to perform the epitaxial growth process. In this epitaxial growth step, a single compound semiconductor thin film is epitaxially grown on the first compound semiconductor epitaxial layer 55 using trimethylgallium and arsine as reaction gases, and a second compound semiconductor epitaxial having a thickness of about 1.5 μm to 2 μm is formed. Layer 56 may be formed. Subsequently, a second thermal cycle annealing heat treatment is performed in the crystal growth step. As shown in FIG. 2, the system temperature is first lowered to 200 ° C. and maintained for about 7 minutes, then heated to 800 ° C. and maintained for about 5 minutes. Thereafter, the system temperature is again lowered to 200 ° C. and maintained for 5 minutes, and then heated to 800 ° C. and maintained for about 5 minutes. Thus, by performing about 4 to 8 high / low temperature cycle annealing heat treatment steps, threading dislocations are prevented from occurring in the second compound semiconductor epitaxial layer 56, and the metal substrate 51 and the second compound are prevented. All of the stress generated between the semiconductor epitaxial layer 56 can be removed.

本実施形態の化合物半導体薄膜はガリウム砒素からなるが、当然、アルミニウム砒素（ＡｌＡｓ）、ガリウムリン（ＧａＰ）、インジウム砒素（ＩｎＡｓ）、インジウムリン（ＩｎＰ）などのＩＩＩ−Ｖ族化合物半導体の二元材料またはこれらの組合せからなる三元材料または四元材料からなってもよい。 The compound semiconductor thin film of this embodiment is made of gallium arsenide, but of course, a binary group III-V compound semiconductor such as aluminum arsenide (AlAs), gallium phosphide (GaP), indium arsenide (InAs), indium phosphide (InP), etc. It may consist of a ternary material or a quaternary material made of materials or combinations thereof.

本実施形態による化合物半導体エピタキシャルウェハの製造方法は、主に、以下の工程を含む。金属基板５１上に１層のシリコン薄膜を堆積させて第１のシリコンバッファ層５２を形成し、その後、第１のシリコンバッファ層５２上に１層の化合物半導体薄膜を堆積させることにより第２の化合物半導体バッファ層５３を形成する。その後、第２の化合物半導体バッファ層５３上に１層の化合物半導体薄膜を堆積させることにより第３の化合物半導体バッファ層５４を形成する。その後、第３の化合物半導体バッファ層５４上に１層の化合物半導体薄膜をエピタキシャル成長させることにより第１の化合物半導体エピタキシャル層５５を形成してから１回目の熱処理工程を行い、その後、第１の化合物半導体エピタキシャル層５５上に１層の化合物半導体薄膜をエピタキシャル成長させて第２の化合物半導体エピタキシャル層５６を形成してから２回目の熱処理工程を行う。このように、品質が良好な化合物半導体エピタキシャルウェハ５０を得る。この結晶成長工程では、堆積工程に有機金属化学気相成長法を用いるが、エピタキシャル成長工程には分子線エピタキシー法を用いる。 The manufacturing method of the compound semiconductor epitaxial wafer according to the present embodiment mainly includes the following steps. A first silicon buffer layer 52 is formed by depositing a single layer of silicon thin film on the metal substrate 51, and then a second layer of compound semiconductor thin film is deposited on the first silicon buffer layer 52. A compound semiconductor buffer layer 53 is formed. Thereafter, a third compound semiconductor thin film is deposited on the second compound semiconductor buffer layer 53 to form a third compound semiconductor buffer layer 54. Thereafter, the first compound semiconductor epitaxial layer 55 is formed by epitaxially growing a single compound semiconductor thin film on the third compound semiconductor buffer layer 54, and then the first heat treatment step is performed. Thereafter, the first compound semiconductor thin film 55 is formed. A second compound semiconductor epitaxial layer 56 is formed by epitaxially growing a single compound semiconductor thin film on the semiconductor epitaxial layer 55, and then a second heat treatment step is performed. Thus, the compound semiconductor epitaxial wafer 50 with good quality is obtained. In this crystal growth process, metal organic chemical vapor deposition is used for the deposition process, but molecular beam epitaxy is used for the epitaxial growth process.

本実施形態の金属基板を構成する化合物半導体エピタキシャルウェハ５０は、金属基板５１と、金属基板５１上に形成された第１のシリコンバッファ層５２と、第１のシリコンバッファ層５２上に形成された第２の化合物半導体バッファ層５３と、第２の化合物半導体バッファ層５３上に形成された第３の化合物半導体バッファ層５４と、第３の化合物半導体バッファ層５４上に形成された第１の化合物半導体エピタキシャル層５５と、第１の化合物半導体エピタキシャル層５５上に形成された第２の化合物半導体エピタキシャル層５６と、を含む。第１のシリコンバッファ層５２と第２の化合物半導体バッファ層５３とは、バッファ層内で貫通転位を互いに結合させて貫通転位の密度を低減させることができる。第３の化合物半導体バッファ層５４は、バッファ層内の残りの貫通転位の密度を除去するために用いることができる。第１の化合物半導体エピタキシャル層５５は、第２の化合物半導体エピタキシャル層５６の成長に必要な単結晶構造を提供するために用いる。 The compound semiconductor epitaxial wafer 50 constituting the metal substrate of the present embodiment is formed on the metal substrate 51, the first silicon buffer layer 52 formed on the metal substrate 51, and the first silicon buffer layer 52. Second compound semiconductor buffer layer 53, third compound semiconductor buffer layer 54 formed on second compound semiconductor buffer layer 53, and first compound formed on third compound semiconductor buffer layer 54 A semiconductor epitaxial layer 55 and a second compound semiconductor epitaxial layer 56 formed on the first compound semiconductor epitaxial layer 55 are included. The first silicon buffer layer 52 and the second compound semiconductor buffer layer 53 can reduce the density of threading dislocations by coupling threading dislocations together in the buffer layer. The third compound semiconductor buffer layer 54 can be used to remove the density of remaining threading dislocations in the buffer layer. The first compound semiconductor epitaxial layer 55 is used to provide a single crystal structure necessary for the growth of the second compound semiconductor epitaxial layer 56.

続いて、図３を参照する。図３は、本発明の一実施形態による化合物半導体エピタキシャルウェハ５０のメタモルフィックＸ線ロッキングカーブ法（ｍｅｔａｍｏｒｐｈｉｃＸ−ｒａｙｒｏｃｋｉｎｇｃｕｒｖｅ）により測定した値を示すグラフである。図３に示すように、ガリウム砒素からなる化合物半導体エピタキシャル層の半値全幅（ＦｕｌｌＷｉｄｔｈａｔＨａｌｆＭａｘｉｍｕｍ：ＦＷＨＭ）は僅か５５ａｒｃｓｅｃである。ロッキングカーブ（ｒｏｃｋｉｎｇｃｕｒｖｅ）の半値全幅は、エピタキシャルウェハ内部の結晶方向が散乱構造（ｍｏｓａｉｃ）であることを表す。即ち、半値全幅が広いほどエピタキシャルウェハ内部の結晶方向が散乱していることを表し、半値全幅が狭いほどエピタキシャルウェハ内部の結晶方向が規則的であることを表している。本実施形態の金属基板上に成長させる化合物半導体エピタキシャルウェハの半値全幅は僅か５５ａｒｃｓｅｃであるため、エピタキシャルウェハ内部の結晶方向は非常に規則的であり、エピタキシャルの品質が高いことを表している。 Next, referring to FIG. FIG. 3 is a graph showing values measured by the metamorphic X-ray rocking curve method of the compound semiconductor epitaxial wafer 50 according to an embodiment of the present invention. As shown in FIG. 3, the full width at half maximum (FWHM) of the compound semiconductor epitaxial layer made of gallium arsenide is only 55 arcsec. The full width at half maximum of the rocking curve indicates that the crystal direction inside the epitaxial wafer is a scattering structure. That is, as the full width at half maximum is wider, the crystal direction inside the epitaxial wafer is scattered, and as the full width at half maximum is narrower, the crystal direction inside the epitaxial wafer is more regular. Since the full width at half maximum of the compound semiconductor epitaxial wafer grown on the metal substrate of this embodiment is only 55 arcsec, the crystal direction inside the epitaxial wafer is very regular, indicating that the epitaxial quality is high.

続いて、図４を参照する。図４は、本発明の他の実施形態による太陽電池エピタキシャルウェハ６０を示す断面図である。図４に示すように、太陽電池エピタキシャルウェハ６０は、本実施形態の化合物半導体エピタキシャルウェハ５０上に１層のバックサイドフィールドエピタキシャル層（ｂａｃｋｓｉｄｅｆｉｅｌｄｅｐｉｔａｘｉａｌｌａｙｅｒ）６１をエピタキシャル成長させてから、ベース層（ｂａｓｅｌａｙｅｒ）６２、エミッタ層（ｅｍｉｔｔｅｒｌａｙｅｒ）６３、窓層（ｗｉｎｄｏｗｌａｙｅｒ）６４およびコンタクト層（ｃｏｎｔａｃｔｌａｙｅｒ）６５を順次エピタキシャル成長させて形成した太陽電池構造である。 Next, refer to FIG. FIG. 4 is a cross-sectional view showing a solar cell epitaxial wafer 60 according to another embodiment of the present invention. As shown in FIG. 4, the solar cell epitaxial wafer 60 is formed by epitaxially growing a single backside field epitaxial layer 61 on the compound semiconductor epitaxial wafer 50 of the present embodiment, and then forming a base layer (base). The solar cell structure is formed by sequentially epitaxially growing a layer 62, an emitter layer 63, a window layer 64, and a contact layer 65.

当該分野の技術を熟知するものが理解できるように、本発明の好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではない。本発明の主旨と範囲を脱しない範囲内で各種の変更や修正を加えることができる。従って、本発明の特許請求の範囲は、このような変更や修正を含めて広く解釈されるべきである。 While the preferred embodiments of the present invention have been disclosed above, as may be appreciated by those skilled in the art, they are not intended to limit the invention in any way. Various changes and modifications can be made without departing from the spirit and scope of the present invention. Accordingly, the scope of the claims of the present invention should be construed broadly including such changes and modifications.

本発明は、化合物半導体エピタキシャルウェハおよびその製造方法関連の技術分野に適用可能である。 The present invention is applicable to a technical field related to a compound semiconductor epitaxial wafer and a manufacturing method thereof.

５０化合物半導体エピタキシャルウェハ
５１金属基板
５２第１のシリコンバッファ層
５３第２の化合物半導体バッファ層
５４第３の化合物半導体バッファ層
５５第１の化合物半導体エピタキシャル層
５６第２の化合物半導体エピタキシャル層
６０太陽電池エピタキシャルウェハ
６１バックサイドフィールドエピタキシャル層
６２ベース層
６３エミッタ層
６４窓層
６５コンタクト層 50 compound semiconductor epitaxial wafer 51 metal substrate 52 first silicon buffer layer 53 second compound semiconductor buffer layer 54 third compound semiconductor buffer layer 55 first compound semiconductor epitaxial layer 56 second compound semiconductor epitaxial layer 60 solar cell Epitaxial wafer 61 Backside field epitaxial layer 62 Base layer 63 Emitter layer 64 Window layer 65 Contact layer

Claims

Depositing a layer of silicon thin film on a metal substrate to form a first silicon buffer layer;
Depositing a compound semiconductor thin film on the first silicon buffer layer to form a second compound semiconductor buffer layer;
Depositing a single compound semiconductor thin film on the second compound semiconductor buffer layer to form a third compound semiconductor buffer layer;
Epitaxially growing a single compound semiconductor thin film on the third compound semiconductor buffer layer to form a first compound semiconductor epitaxial layer;
Performing a first heat treatment step;
Epitaxially growing a single compound semiconductor thin film on the first compound semiconductor epitaxial layer to form a second compound semiconductor epitaxial layer;
Performing a second heat treatment step to obtain a compound semiconductor epitaxial wafer. A method for producing a compound semiconductor epitaxial wafer, comprising:

The compound semiconductor thin film is a ternary material or a quaternary material made of a binary material of a III-V group compound semiconductor such as gallium arsenide, aluminum arsenide, gallium phosphide, indium arsenide, indium phosphide, or a combination thereof. The method for producing a compound semiconductor epitaxial wafer according to claim 1.

2. The method of manufacturing a compound semiconductor epitaxial wafer according to claim 1, wherein the deposition step uses a metal organic chemical vapor deposition method.

2. The method of manufacturing a compound semiconductor epitaxial wafer according to claim 1, wherein the epitaxial growth step uses a molecular beam epitaxy method.

2. The method of manufacturing a compound semiconductor epitaxial wafer according to claim 1, wherein the step of depositing the first silicon buffer layer is performed at 580 ° C. to 600 ° C. 3.

2. The method of manufacturing a compound semiconductor epitaxial wafer according to claim 1, wherein the thickness of the first silicon buffer layer is 15 to 25 mm.

2. The method of manufacturing a compound semiconductor epitaxial wafer according to claim 1, wherein the step of depositing the second compound semiconductor buffer layer is performed at 380 ° C. to 400 ° C. 3.

2. The method of manufacturing a compound semiconductor epitaxial wafer according to claim 1, wherein a thickness of the second compound semiconductor buffer layer is 10 μm to 20 μm.

2. The method of manufacturing a compound semiconductor epitaxial wafer according to claim 1, wherein the step of depositing the third compound semiconductor buffer layer is performed at 400 to 450 ° C. 3.

2. The method of manufacturing a compound semiconductor epitaxial wafer according to claim 1, wherein a thickness of the third compound semiconductor buffer layer is 50 to 200 mm. 3.

2. The method of manufacturing a compound semiconductor epitaxial wafer according to claim 1, wherein the epitaxial step of the first compound semiconductor epitaxial layer is performed at 650 ° C. 3.

2. The method of manufacturing a compound semiconductor epitaxial wafer according to claim 1, wherein the epitaxial step of the second compound semiconductor epitaxial layer is performed at 710 ° C. 3.

2. The method of manufacturing a compound semiconductor epitaxial wafer according to claim 1, wherein a thickness of the first compound semiconductor epitaxial layer is 1.5 μm to 2 μm.

2. The method of manufacturing a compound semiconductor epitaxial wafer according to claim 1, wherein the thickness of the second compound semiconductor epitaxial layer is 1.5 μm to 2 μm.

2. The compound semiconductor epitaxial wafer according to claim 1, wherein the first heat treatment step and the second heat treatment step are high / low temperature cycle annealing heat treatment steps of performing 4 to 8 cooling cycles. Production method.

A metal substrate;
A first silicon buffer layer formed on the metal substrate;
A second compound semiconductor buffer layer formed on the first silicon buffer layer;
A third compound semiconductor buffer layer formed on the second compound semiconductor buffer layer and subjected to a first heat treatment step;
A first compound semiconductor epitaxial layer formed on the third compound semiconductor buffer layer;
A compound semiconductor epitaxial wafer, comprising: a second compound semiconductor epitaxial layer formed on the first compound semiconductor epitaxial layer and subjected to a second heat treatment step.

The second compound semiconductor buffer layer, the third compound semiconductor buffer layer, the first compound semiconductor epitaxial layer, and the second compound semiconductor epitaxial layer are gallium arsenide, aluminum arsenide, gallium phosphide, indium arsenide, and indium. The compound semiconductor epitaxial wafer according to claim 16, which is a ternary material or a quaternary material made of a binary material of a III-V compound semiconductor such as phosphorus or a combination thereof.

17. The compound semiconductor epitaxial wafer according to claim 16, wherein the thickness of the first silicon buffer layer is 15 to 25 mm.

17. The compound semiconductor epitaxial wafer according to claim 16, wherein a thickness of the second compound semiconductor buffer layer is 10 μm to 20 μm.

The compound semiconductor epitaxial wafer according to claim 16, wherein the thickness of the third compound semiconductor buffer layer is 50?

17. The compound semiconductor epitaxial wafer according to claim 16, wherein a thickness of the first compound semiconductor epitaxial layer is 1.5 μm to 2 μm.

17. The compound semiconductor epitaxial wafer according to claim 16, wherein a thickness of the second compound semiconductor epitaxial layer is 1.5 μm to 2 μm.

17. The compound semiconductor epitaxial wafer according to claim 16, wherein the first heat treatment step and the second heat treatment step are high / low temperature cycle annealing heat treatment steps of performing 4 to 8 cooling cycles.