JP5463693B2 - Manufacturing method of silicon epitaxial wafer - Google Patents
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Description
本発明は、シリコンエピタキシャルウェーハの製造方法およびシリコンエピタキシャルウェーハに関し、具体的には、Ｎ型の超低抵抗率のシリコン単結晶基板を用いたシリコンエピタキシャルウェーハとその製造方法に関する。 The present invention relates to a method for manufacturing a silicon epitaxial wafer and a silicon epitaxial wafer. More specifically, the present invention relates to a silicon epitaxial wafer using an N-type ultra-low resistivity silicon single crystal substrate and a method for manufacturing the same.
シリコン半導体の集積回路素子（デバイス）の高集積化は、急速に進んでおり、デバイスが形成されるシリコンウェーハの品質に対する要求は、ますます厳しくなっている。
すなわち、高集積化に伴い集積回路は微細となる。そのため、デバイスが形成されるいわゆるデバイス活性領域では、転位などの結晶欠陥および金属系不純物が厳しく制限される。これらは、リーク電流の増大およびキャリアのライフタイム低下の原因となるためである。
High integration of silicon semiconductor integrated circuit elements (devices) is rapidly progressing, and the quality requirements of silicon wafers on which devices are formed are becoming increasingly severe.
That is, the integrated circuit becomes finer with higher integration. Therefore, crystal defects such as dislocations and metal impurities are severely limited in so-called device active regions where devices are formed. This is because it causes an increase in leakage current and a decrease in carrier lifetime.
近年、電源コントロールなどの用途として、パワー半導体デバイスが用いられている。パワー半導体デバイス用の基板としては、チョクラルスキー（ＣＺ）法により育成されたシリコン単結晶棒をスライスし、得られたシリコン単結晶基板の表面に、結晶欠陥をほぼ完全に含まないシリコン薄膜を成長させたシリコンエピタキシャルウェーハが主に利用されている。そのシリコンエピタキシャルウェーハのシリコン単結晶基板には、一般的に高濃度にドーパントがドープされている。 In recent years, power semiconductor devices have been used for applications such as power control. As a substrate for a power semiconductor device, a silicon single crystal rod grown by the Czochralski (CZ) method is sliced, and a silicon thin film containing almost no crystal defects is formed on the surface of the obtained silicon single crystal substrate. Grown silicon epitaxial wafers are mainly used. The silicon single crystal substrate of the silicon epitaxial wafer is generally doped with a dopant at a high concentration.
そして、特に大電流動作が可能な低耐圧パワーＭＯＳデバイス用途に、Ｎ型の超低抵抗率（２．０ｍΩ・ｃｍ以下）のシリコン単結晶基板を用いたＮ／Ｎ＋＋＋シリコンエピタキシャルウェーハの需要が急速に高まっている。
ここで、このＮ＋＋＋は超低抵抗率の導電型がＮ型であることを意味する。
In particular, there is a demand for N / N ++++ silicon epitaxial wafers using N-type ultra-low resistivity (2.0 mΩ · cm or less) silicon single crystal substrates for low voltage power MOS device applications capable of operating at high currents. It is growing rapidly.
Here, this N ++ means that the conductivity type of ultra-low resistivity is N-type.
しかし、このＮ型の超低抵抗率のシリコン単結晶基板を用いたシリコンエピタキシャルウェーハでは、シリコン薄膜の気相成長工程中やデバイス熱処理中にシリコン薄膜にミスフィット転位が発生する場合があり、デバイス特性の悪化が懸念されている。 However, in silicon epitaxial wafers using this N-type ultra-low resistivity silicon single crystal substrate, misfit dislocations may occur in the silicon thin film during the vapor phase growth process of the silicon thin film or during device heat treatment. There is concern about deterioration of characteristics.
これは、Ｎ／Ｎ＋＋＋シリコンエピタキシャルウェーハでは、シリコン単結晶基板にシリコンより共有結合半径の小さい燐が多量にドープされることにより、圧縮歪みが生じているためである。そのため、シリコン薄膜とシリコン単結晶基板との間に格子不整合が生じ、この格子不整合が原因でシリコン薄膜のエピタキシャル成長工程中やデバイス熱処理中にミスフィット転位が発生する場合があり、デバイス特性の悪化が懸念されている。 This is because in the N / N ++++ silicon epitaxial wafer, compressive strain is generated by doping a silicon single crystal substrate with a large amount of phosphorus having a smaller covalent bond radius than silicon. Therefore, there is a lattice mismatch between the silicon thin film and the silicon single crystal substrate, and this lattice mismatch may cause misfit dislocations during the silicon thin film epitaxial growth process or device heat treatment. There are concerns about deterioration.
そこで、ミスフィット転位を抑制するための技術のひとつに、シリコン薄膜とシリコン単結晶基板の間に緩衝層を形成する方法がある。この特許文献１で挙げられている緩衝層の形成方法は、熱酸化処理によって表面に酸化膜を形成し、その酸化膜にボロンを偏析させて、ボロン濃度が低減した層をシリコン単結晶基板表面に形成するものである。 Thus, one technique for suppressing misfit dislocations is to form a buffer layer between the silicon thin film and the silicon single crystal substrate. In the buffer layer forming method described in Patent Document 1, an oxide film is formed on the surface by thermal oxidation treatment, and boron is segregated in the oxide film, so that a layer having a reduced boron concentration is formed on the surface of the silicon single crystal substrate. Is formed.
しかし、この特許文献１に開示されている技術では、ボロンをドープしたＰ型（０．００５Ω・ｃｍ）の場合にのみに適用できることしか言及しておらず、Ｎ型の超低抵抗率のシリコンエピタキシャルウェーハには適応できていない。
加えて、熱酸化工程と酸化膜除去工程が含まれているため、金属不純物等による汚染の問題が存在する。更に、ミスフィット転位が抑制できる具体的熱処理については一切言及されていない。
However, the technique disclosed in Patent Document 1 only mentions that it can be applied only to the case of boron-doped P-type (0.005 Ω · cm), and N-type ultra-low resistivity silicon. It cannot be applied to epitaxial wafers.
In addition, since a thermal oxidation process and an oxide film removal process are included, there is a problem of contamination due to metal impurities and the like. Furthermore, there is no mention of a specific heat treatment that can suppress misfit dislocations.
本発明は、上記問題に鑑みなされたものであって、Ｎ型の超低抵抗率（２ｍΩ・ｃｍ以下）のシリコン単結晶基板を用いた、ミスフィット転位の発生を抑制することができるシリコンエピタキシャルウェーハの製造方法とシリコンエピタキシャルウェーハを提供することを目的とする。 The present invention has been made in view of the above problems, and is a silicon epitaxial that can suppress the occurrence of misfit dislocations using an N-type ultra-low resistivity (2 mΩ · cm or less) silicon single crystal substrate. An object of the present invention is to provide a wafer manufacturing method and a silicon epitaxial wafer.
上記課題を解決するため、本発明では、少なくとも、チョクラルスキー法によって育成したシリコン単結晶棒を加工してシリコン単結晶基板を作製し、該シリコン単結晶基板の主表面上にシリコン薄膜を気相成長させるシリコンエピタキシャルウェーハの製造方法であって、前記チョクラルスキー法で前記シリコン単結晶棒を育成する際に、該シリコン単結晶棒に抵抗率が２ｍΩ・ｃｍ以下となるように燐をドープし、かつ前記シリコン薄膜の気相成長前に、前記シリコン単結晶基板に対して前記燐の拡散長が０．２４μｍ以上となるように時間と温度を調整した熱処理を行うことを特徴とするシリコンエピタキシャルウェーハの製造方法を提供する。 In order to solve the above problems, in the present invention, at least a silicon single crystal rod grown by the Czochralski method is processed to produce a silicon single crystal substrate, and a silicon thin film is deposited on the main surface of the silicon single crystal substrate. A method for producing a phase-grown silicon epitaxial wafer, wherein when the silicon single crystal rod is grown by the Czochralski method, the silicon single crystal rod is doped with phosphorus so that the resistivity is 2 mΩ · cm or less. And, before vapor deposition of the silicon thin film, the silicon single crystal substrate is subjected to heat treatment in which time and temperature are adjusted so that the diffusion length of the phosphorus is 0.24 μm or more. An epitaxial wafer manufacturing method is provided.
このように、２ｍΩ・ｃｍ以下のＮ型の超低抵抗率シリコン単結晶基板に、燐の拡散長にして０．２４μｍ以上になるような温度と時間に調整した熱処理を施す。このような熱処理により、シリコン単結晶基板表面から少なくとも０．２４μｍ以上の領域では燐が外方拡散して燐濃度が減少し、シリコン単結晶基板の表面では燐による圧縮歪が小さくなる。そしてこのシリコン単結晶基板の表面上にシリコン単結晶薄膜を気層成長させることで、シリコン単結晶基板とシリコン薄膜との間の格子不整合が緩和され、ミスフィット転位の発生が抑制される。従って、ミスフィット転位の発生が抑制されたシリコンエピタキシャルウェーハを、効率よく、且つ容易に製造することができる。
ここで、燐の拡散長が０．２４μｍ未満の場合、格子不整合の緩和が不十分となってミスフィット転位の発生を抑制することが困難となるため、拡散長が０．２４μｍ以上となる条件の熱処理を行う。
In this way, heat treatment is performed on an N-type ultra-low resistivity silicon single crystal substrate of 2 mΩ · cm or less at a temperature and a time so that the phosphorus diffusion length is 0.24 μm or more. By such heat treatment, phosphorus is outwardly diffused in the region of at least 0.24 μm or more from the surface of the silicon single crystal substrate to decrease the phosphorus concentration, and the compressive strain due to phosphorus is reduced on the surface of the silicon single crystal substrate. Then, by growing the silicon single crystal thin film on the surface of the silicon single crystal substrate, the lattice mismatch between the silicon single crystal substrate and the silicon thin film is relaxed, and the occurrence of misfit dislocations is suppressed. Therefore, a silicon epitaxial wafer in which the occurrence of misfit dislocations is suppressed can be manufactured efficiently and easily.
Here, when the diffusion length of phosphorus is less than 0.24 μm, the relaxation of the lattice mismatch becomes insufficient and it becomes difficult to suppress the occurrence of misfit dislocations, so the diffusion length becomes 0.24 μm or more. Heat treatment is performed under conditions.
また、前記熱処理は、水素含有雰囲気で行うこととすることが好ましい。
このように、熱処理の雰囲気を水素含有雰囲気にすることによって、熱処理中に燐が高濃度にドープされたシリコン単結晶基板の表面および裏面に形成されている自然酸化膜を除去することができ、後に気相成長させるシリコン薄膜の結晶性を更に良好なものとすることができるとともに、効率よく燐の外方拡散を生じさせることができる。
The heat treatment is preferably performed in a hydrogen-containing atmosphere.
Thus, by making the atmosphere of the heat treatment a hydrogen-containing atmosphere, it is possible to remove the natural oxide films formed on the front and back surfaces of the silicon single crystal substrate doped with phosphorus at a high concentration during the heat treatment, The crystallinity of a silicon thin film to be vapor-phase grown later can be further improved, and phosphorous outdiffusion can be efficiently generated.
また、本発明では、少なくとも、シリコン単結晶基板と、該シリコン単結晶基板の主表面上に気相成長によって形成されたシリコン薄膜からなるシリコンエピタキシャルウェーハであって、前記シリコン単結晶基板は、抵抗率が２ｍΩ・ｃｍ以下となるように燐がドープされ、かつ外方拡散によって該シリコン単結晶基板の表面に深さ０．２４μｍ以上の前記燐の濃度が減少した領域が存在するものであることを特徴とするシリコンエピタキシャルウェーハを提供する。 Further, in the present invention, a silicon epitaxial wafer comprising at least a silicon single crystal substrate and a silicon thin film formed by vapor deposition on a main surface of the silicon single crystal substrate, wherein the silicon single crystal substrate has a resistance Phosphorus is doped so that the rate is 2 mΩ · cm or less, and there is a region in which the concentration of phosphorous having a depth of 0.24 μm or more is reduced on the surface of the silicon single crystal substrate by outward diffusion. A silicon epitaxial wafer is provided.
このように、シリコンエピタキシャルウェーハのシリコン単結晶基板に、外方拡散によってその表面に燐の濃度が減少した深さ０．２４μｍ以上の領域が存在するものであれば、シリコン単結晶基板表面では、燐濃度が低い領域の存在によって、高濃度にドープされた燐によって発生する格子の歪みを低減することができるため、その表面に形成されたシリコン薄膜とシリコン単結晶基板の格子不整合が小さなものとなっている。そのためミスフィット転位の発生が抑制されたものとなる。
また、抵抗率が２ｍΩ・ｃｍ以下となるように燐がドープされたシリコン単結晶基板を用いたシリコンエピタキシャルウェーハでありながらミスフィット転位の発生が抑制されたものであるため、近年の需要の増加に即したものとなっている。
In this way, if the silicon single crystal substrate of the silicon epitaxial wafer has a region having a depth of 0.24 μm or more where the phosphorus concentration is reduced on the surface by outward diffusion, The presence of the low phosphorus concentration can reduce the lattice distortion caused by highly doped phosphorus, so that the lattice mismatch between the silicon thin film formed on the surface and the silicon single crystal substrate is small. It has become. Therefore, the occurrence of misfit dislocations is suppressed.
In addition, since it is a silicon epitaxial wafer using a silicon single crystal substrate doped with phosphorus so that the resistivity is 2 mΩ · cm or less, the occurrence of misfit dislocations is suppressed, so that the demand in recent years has increased. It is in line with.
以上説明したように、本発明によれば、Ｎ型の超低抵抗率（２ｍΩ・ｃｍ以下）のシリコン単結晶基板の表面の燐を外方拡散させることで、高濃度燐ドープによるシリコン単結晶基板とシリコン薄膜との間の格子不整合が原因で生じるミスフィット転位の発生を抑制することができるシリコンエピタキシャルウェーハの製造方法およびシリコンエピタキシャルウェーハを提供することができる。 As described above, according to the present invention, the silicon single crystal by high concentration phosphorus doping is obtained by outwardly diffusing phosphorus on the surface of the silicon single crystal substrate of N-type ultra-low resistivity (2 mΩ · cm or less). It is possible to provide a silicon epitaxial wafer manufacturing method and a silicon epitaxial wafer capable of suppressing the occurrence of misfit dislocations caused by lattice mismatch between the substrate and the silicon thin film.
以下、本発明についてより具体的に説明する。
前述のように、Ｎ型の超低抵抗率（２ｍΩ・ｃｍ以下）のシリコン単結晶基板を用いた、ミスフィット転位の発生を抑制することができるシリコンエピタキシャルウェーハの製造方法とシリコンエピタキシャルウェーハの開発が待たれていた。
Hereinafter, the present invention will be described more specifically.
As described above, a method for manufacturing a silicon epitaxial wafer and development of a silicon epitaxial wafer using an N-type ultra-low resistivity (2 mΩ · cm or less) silicon single crystal substrate capable of suppressing the occurrence of misfit dislocations Was waiting.
そこで、本発明者らは以下に示すような検討のための実験を行った。
まず、直径２００ｍｍ、面方位（１００）でドーパントを燐とした抵抗率が１．２ｍΩ・ｃｍのシリコン単結晶基板７枚に対して、温度が１０９０，１１３０，１１７０℃の３水準、時間が４０，１８０，３００ｓｅｃの３水準の熱処理を、表１に示す計７通りを各々の基板に対して施した。表１に、本実験で行った熱処理条件を示す。
Therefore, the present inventors conducted an experiment for examination as shown below.
First, with respect to seven silicon single crystal substrates having a diameter of 200 mm, a plane orientation (100), and a dopant of phosphorus of 1.2 mΩ · cm, three levels of temperatures of 1090, 1130, and 1170 ° C. and a time of 40 , 180, and 300 sec. Three levels of heat treatment as shown in Table 1 were applied to each substrate. Table 1 shows the heat treatment conditions performed in this experiment.
次に、これらの熱処理を施したシリコン単結晶基板上に、シリコン薄膜を１４μｍ堆積させ、更にミスフィット転位の発生を促進するために１０５０℃／５．５ｈの熱処理を施した。
そしてこれらのシリコンエピタキシャルウェーハのミスフィット転位を００４反射Ｘ線トポグラフ法で評価し、ミスフィット転位の長さを実測した。図２に、本実験において製造したシリコンエピタキシャルウェーハをＸ線トポグラフで観察した結果をまとめたものを示す。
また、図３にＸ線トポグラフで検出することができたミスフィット転位の長さと各熱処理条件での燐の拡散長との関係を示す。
Next, 14 μm of a silicon thin film was deposited on the silicon single crystal substrate subjected to these heat treatments, and further subjected to a heat treatment at 1050 ° C./5.5 h in order to promote the occurrence of misfit dislocations.
The misfit dislocations of these silicon epitaxial wafers were evaluated by the 004 reflection X-ray topography method, and the length of the misfit dislocations was measured. FIG. 2 shows a summary of the results of observation of silicon epitaxial wafers manufactured in this experiment by X-ray topography.
FIG. 3 shows the relationship between the length of misfit dislocations that can be detected by X-ray topography and the diffusion length of phosphorus under each heat treatment condition.
その結果、ミスフィット転位の長さと燐の拡散長の両者には比較的良い相関が存在することが判った。そしてこの知見から、ミスフィット転位の発生はシリコン単結晶薄膜を堆積させる前のシリコン単結晶基板に施す熱処理に関係があること、すなわち外方拡散によって燐濃度が減少した領域の深さに依存することが判った。
そしてこの図３から、完全にミスフィット転位の発生を抑制するためには、燐の拡散長にして０．２４μｍ以上となるような温度と時間の熱処理を施してやる必要があることも判った。
こうして上記発見を基に本発明を完成させた。
As a result, it was found that there is a relatively good correlation between the length of misfit dislocations and the diffusion length of phosphorus. And from this knowledge, the occurrence of misfit dislocations is related to the heat treatment applied to the silicon single crystal substrate before the silicon single crystal thin film is deposited, that is, depends on the depth of the region where the phosphorus concentration is reduced by the outward diffusion. I found out.
From FIG. 3, it was also found that in order to completely suppress the occurrence of misfit dislocations, it is necessary to perform a heat treatment at a temperature and a time such that the phosphorus diffusion length is 0.24 μm or more.
Thus, the present invention was completed based on the above findings.
以下、本発明について図を参照して詳細に説明するが、本発明はこれらに限定されるものではない。図１は、本発明のシリコンエピタキシャルウェーハの概略の一例を示した図である。
本発明のシリコンエピタキシャルウェーハ１０は、少なくとも、シリコン単結晶基板１１と、そのシリコン単結晶基板１１の主表面上に気相成長によって形成されたシリコン薄膜１３からなるものである。
そして、シリコン単結晶基板１１は、抵抗率が２ｍΩ・ｃｍ以下となるように燐がドープされたものである。更に、外方拡散によって、該シリコン単結晶基板１１の表面に、燐の濃度が減少した深さ０．２４μｍ以上の外方拡散領域１２が存在するものである。
Hereinafter, the present invention will be described in detail with reference to the drawings, but the present invention is not limited thereto. FIG. 1 is a view showing an example of the outline of a silicon epitaxial wafer of the present invention.
The
The silicon
このように、シリコン単結晶基板１１の表面に、燐濃度の低い領域（外方拡散領域）１２が０．２４μｍ以上の深さで存在することによって、燐によって発生する格子の歪みを基板の表面では低減することができる。すなわち、燐が大量にドープされたシリコン単結晶基板とシリコン薄膜の格子定数の違いを小さなものとすることができ、よってシリコン薄膜にミスフィット転位が発生することが抑制されることになる。
ここで、領域１２の深さが０．２４μｍ未満の場合、燐ドープによる格子歪みを緩衝させる領域の深さが不足して、シリコン薄膜にミスフィット転位が発生することを抑制することが困難となるため、領域１２の深さは０．２４μｍ以上とする必要がある。
Thus, the presence of the low phosphorus concentration region (outward diffusion region) 12 at a depth of 0.24 μm or more on the surface of the silicon
Here, when the depth of the
そしてこのような本発明のシリコンエピタキシャルウェーハの製造方法について、以下説明するが、もちろんこれに限定されるものではない。 Such a method for producing a silicon epitaxial wafer according to the present invention will be described below, but is not limited thereto.
まず、チョクラルスキー法によってシリコン単結晶棒を育成する。
このとき、抵抗率が２ｍΩ・ｃｍ以下となるように燐をドープする。
ここで、燐をドープする方法は一般的な手法であればよく、ルツボ内の原料シリコン融液に燐を投入することでドープすることができるが、この手法に限定されない。
First, a silicon single crystal rod is grown by the Czochralski method.
At this time, phosphorus is doped so that the resistivity is 2 mΩ · cm or less.
Here, the method of doping phosphorus may be a general method and can be doped by introducing phosphorus into the raw material silicon melt in the crucible, but is not limited to this method.
その後、育成したシリコン単結晶棒を加工して、超低抵抗率（２ｍΩ・ｃｍ以下）のシリコン単結晶基板を作製する。具体的には、シリコン単結晶棒をスライスし、その後ラッピング・エッチング・研磨等を行う。
この加工で行われるスライスも、一般的なものとすれば良く、例えば内周刃スライサあるいはワイヤソー等の切断装置によってスライスすることができる。またラッピング・エッチング・研磨等も一般的な条件で行えば良く、製造するシリコンエピタキシャルウェーハの仕様に応じて適宜選択することができる。
Thereafter, the grown silicon single crystal rod is processed to produce a silicon single crystal substrate having an ultra-low resistivity (2 mΩ · cm or less). Specifically, a silicon single crystal rod is sliced, and then lapping, etching, polishing, and the like are performed.
The slicing performed in this processing may be a general one, and can be sliced by a cutting device such as an inner peripheral slicer or a wire saw. Further, lapping, etching, polishing, etc. may be performed under general conditions, and can be appropriately selected according to the specifications of the silicon epitaxial wafer to be manufactured.
その後、シリコン単結晶基板に対して、燐の拡散長が０．２４μｍ以上となるように時間と温度を調整した熱処理を行って、基板表面の燐を外方拡散させる。これによって、基板表面の燐による歪が小さくなり、シリコン単結晶基板／シリコン薄膜界面の格子不整合が緩和され、ミスフィット転位の発生を抑制することができる。 Thereafter, the silicon single crystal substrate is subjected to heat treatment in which the time and temperature are adjusted so that the phosphorus diffusion length is 0.24 μm or more, and phosphorus on the substrate surface is diffused outward. As a result, the distortion due to phosphorus on the substrate surface is reduced, the lattice mismatch at the silicon single crystal substrate / silicon thin film interface is relaxed, and the occurrence of misfit dislocations can be suppressed.
ここで、燐の拡散長は（Ｄ×ｔ）１／２の関係式から求めることができる。式中のＤは燐の拡散係数で、例えば（Ｊ．Ａｐｐｌ．Ｐｈｙｓ． Ｖｏｌ．２７， Ｐ−５４４（１９５６））にあるように、Ｄ＝１０．５ｅｘｐ（−８５０００／ＲＴ）の関係式から求めることができる。またｔは熱処理時間である。 Here, the diffusion length of phosphorus can be obtained from the relational expression of (D × t) 1/2 . In the formula, D is a diffusion coefficient of phosphorus. For example, as in (J. Appl. Phys. Vol. 27, P-544 (1956)), D = 10.5 exp (−85000 / RT) Can be sought. T is the heat treatment time.
ここで、この熱処理の雰囲気を、水素含有雰囲気とすることができる。
このように、熱処理の雰囲気が水素含有雰囲気であれば、効率よく燐を外方拡散させることができる。また、熱処理中にシリコン単結晶基板表面の自然酸化膜を除去することができ、その後にシリコン薄膜を気相成長させる際に障害となる層を除去できる。従って、気相成長させるシリコン薄膜に結晶欠陥が発生することをより低減することができる。
Here, the atmosphere of this heat treatment can be a hydrogen-containing atmosphere.
Thus, if the atmosphere of the heat treatment is a hydrogen-containing atmosphere, phosphorus can be efficiently diffused outward. In addition, the natural oxide film on the surface of the silicon single crystal substrate can be removed during the heat treatment, and then a layer that becomes an obstacle when the silicon thin film is vapor-phase grown can be removed. Therefore, it is possible to further reduce the occurrence of crystal defects in the silicon thin film to be vapor grown.
そして、準備したシリコン単結晶基板の主表面上に、シリコン薄膜を気相成長させ、シリコンエピタキシャルウェーハを製造する。
この気相成長方法は、一般的な条件で行えば良く、例えば、Ｈ２をキャリアガスとしてＳｉＨＣｌ３等のソースガスをチャンバー内に導入し、サセプタ上に配置した上記シリコン単結晶基板の主表面上に、１０５０〜１２５０℃程度でＣＶＤ法により、エピタキシャル成長させればよい。
また気相成長させるシリコン薄膜の物性（厚さ、導電型、抵抗率など）は、後に作製するデバイスに適するように任意に選択することができる。
Then, a silicon thin film is vapor-phase grown on the main surface of the prepared silicon single crystal substrate to manufacture a silicon epitaxial wafer.
This vapor phase growth method may be performed under general conditions. For example, a source gas such as SiHCl 3 is introduced into the chamber using H 2 as a carrier gas, and the main surface of the silicon single crystal substrate disposed on the susceptor is used. Further, epitaxial growth may be performed at about 1050 to 1250 ° C. by a CVD method.
The physical properties (thickness, conductivity type, resistivity, etc.) of the silicon thin film to be vapor-grown can be arbitrarily selected so as to be suitable for a device to be manufactured later.
このようなシリコンエピタキシャルウェーハの製造方法によって、ミスフィット転位の発生が抑制されたことによるデバイス特性の優れたシリコンエピタキシャルウェーハの作製が可能となる。また、緩衝層の形成等が不要であり、基板の生産性や歩留りに優れたシリコンエピタキシャルウェーハの製造方法とすることができる。 By such a method of manufacturing a silicon epitaxial wafer, it becomes possible to manufacture a silicon epitaxial wafer having excellent device characteristics by suppressing the occurrence of misfit dislocations. Further, formation of a buffer layer or the like is unnecessary, and a silicon epitaxial wafer manufacturing method excellent in substrate productivity and yield can be obtained.
以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１，比較例１）
まず、抵抗率が１．２ｍΩ・ｃｍとなるように燐をドープしてチョクラルスキー法でシリコン単結晶棒を育成し、そのシリコン単結晶棒を加工した直径２００ｍｍ、面方位（１００）のシリコン単結晶基板を２枚準備した。
その後、準備したシリコン単結晶基板に対して、水素雰囲気・１１３０℃で、１０００ｓｅｃ（実施例１）、９００ｓｅｃ（比較例１）の熱処理を行った。この時の燐の拡散長は各々０．２４２μｍ（実施例１）、０．２２９μｍ（比較例１）であった。
その後、それぞれの熱処理を行ったシリコン単結晶基板の表面にシリコン薄膜を１５μｍ気相成長させてシリコンエピタキシャルウェーハを製造した。
EXAMPLES Hereinafter, although an Example and a comparative example are shown and this invention is demonstrated more concretely, this invention is not limited to these.
(Example 1, Comparative Example 1)
First, phosphorus is doped so that the resistivity is 1.2 mΩ · cm, and a silicon single crystal rod is grown by the Czochralski method, and the silicon single crystal rod is processed and silicon having a diameter of 200 mm and a plane orientation (100) Two single crystal substrates were prepared.
Thereafter, the prepared silicon single crystal substrate was subjected to heat treatment in a hydrogen atmosphere at 1130 ° C. for 1000 seconds (Example 1) and 900 seconds (Comparative Example 1). The phosphorus diffusion lengths at this time were 0.242 μm (Example 1) and 0.229 μm (Comparative Example 1), respectively.
Thereafter, a silicon epitaxial wafer was manufactured by vapor-depositing a silicon thin film by 15 μm on the surface of the silicon single crystal substrate subjected to the respective heat treatments.
作製したシリコンエピタキシャルウェーハのミスフィット転位の発生の有無を評価するため、１０５０℃／５．５ｈの熱処理を施した。そしてこれらのシリコンエピタキシャルウェーハのミスフィット転位を反射Ｘ線トポグラフ法で評価し、ミスフィット転位の有無を評価した。 In order to evaluate the occurrence of misfit dislocations in the produced silicon epitaxial wafer, a heat treatment at 1050 ° C./5.5 h was performed. And the misfit dislocation of these silicon epitaxial wafers was evaluated by the reflection X-ray topograph method, and the presence or absence of the misfit dislocation was evaluated.
その結果、実施例１のシリコンエピタキシャルウェーハの表面にはミスフィット転位は確認されなかったが、比較例１のウェーハにはミスフィット転位が確認された。 As a result, no misfit dislocation was confirmed on the surface of the silicon epitaxial wafer of Example 1, but misfit dislocation was confirmed on the wafer of Comparative Example 1.
（実施例２，比較例２）
実施例１において、熱処理条件を、１２００℃で、２４０ｓｅｃ（実施例２）、１８０ｓｅｃ（比較例２）とした以外は同様の条件でシリコンエピタキシャルウェーハを製造し、同様の評価を行った。ここで、燐の拡散長は各々０．２４５μｍ（実施例２）、０．２１２μｍ（比較例２）であった。
Example 2 and Comparative Example 2
In Example 1, a silicon epitaxial wafer was produced under the same conditions except that the heat treatment conditions were 1200 ° C., 240 sec (Example 2), and 180 sec (Comparative Example 2), and the same evaluation was performed. Here, the diffusion lengths of phosphorus were 0.245 μm (Example 2) and 0.212 μm (Comparative Example 2), respectively.
その結果、実施例１や比較例１同様、燐の拡散長が０．２４μｍ以上であった実施例２のシリコンエピタキシャルウェーハにはミスフィット転位は確認されなかったが、０．２４μｍ未満の比較例２のシリコンエピタキシャルウェーハにはミスフィット転位が確認された。 As a result, as in Example 1 and Comparative Example 1, misfit dislocations were not confirmed in the silicon epitaxial wafer of Example 2 in which the phosphorus diffusion length was 0.24 μm or more, but the comparative example of less than 0.24 μm. Misfit dislocations were confirmed in No. 2 silicon epitaxial wafer.
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。 The present invention is not limited to the above embodiment. The above-described embodiment is an exemplification, and the present invention has any configuration that has substantially the same configuration as the technical idea described in the claims of the present invention and that exhibits the same effects. Are included in the technical scope.
１０…シリコンエピタキシャルウェーハ、
１１…シリコン単結晶基板、
１２…外方拡散領域、
１３…シリコン薄膜。
10 ... silicon epitaxial wafer,
11 ... Silicon single crystal substrate,
12: Outward diffusion region,
13: Silicon thin film.
Claims (2)
前記チョクラルスキー法で前記シリコン単結晶棒を育成する際に、該シリコン単結晶棒に抵抗率が２ｍΩ・ｃｍ以下となるように燐をドープし、
かつ前記シリコン薄膜の気相成長前に、（１０．５ｅｘｐ（−８５０００／ＲＴ）×ｔ） １／２ で求められる燐の拡散長が０．２４μｍ以上となるように熱処理の時間ｔ及び温度Ｔを設定し、前記シリコン単結晶基板に対して前記時間ｔ及び前記温度Ｔで熱処理を行うことを特徴とするシリコンエピタキシャルウェーハの製造方法。 At least a silicon single crystal substrate grown by the Czochralski method is processed to produce a silicon single crystal substrate, and a silicon thin film is vapor-grown on the main surface of the silicon single crystal substrate. And
When growing the silicon single crystal rod by the Czochralski method, the silicon single crystal rod is doped with phosphorus so that the resistivity is 2 mΩ · cm or less,
Before the vapor phase growth of the silicon thin film , the heat treatment time t and temperature T are set so that the phosphorus diffusion length determined by (10.5exp (−85000 / RT) × t) 1/2 is 0.24 μm or more. set the method for manufacturing a silicon epitaxial wafer characterized by performing the heat treatment at the time t and the temperature T with respect to the silicon single crystal substrate.
The method for manufacturing a silicon epitaxial wafer according to claim 1, wherein the heat treatment is performed in a hydrogen-containing atmosphere.
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