JP2010192864A - Method of manufacturing multilayer wiring board - Google Patents
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Abstract
Description
本発明は、多層配線基板の製造方法に係り、特に絶縁層に開口部を形成する工程を有する多層配線基板の製造方法に関する。 The present invention relates to a method for manufacturing a multilayer wiring board, and more particularly to a method for manufacturing a multilayer wiring board having a step of forming an opening in an insulating layer.
従来より、絶縁層に形成されたビアホール（開口部）を介して複数の配線層が電気的に接続された多層配線基板が知られている。図１は、従来の多層配線基板を部分的に例示する断面図である。図１を参照するに、従来の多層配線基板１００は、第１配線層１１０と、第２配線層１２０と、第１絶縁層１３０と、第２絶縁層１４０とを有する。 Conventionally, a multilayer wiring board in which a plurality of wiring layers are electrically connected via via holes (openings) formed in an insulating layer is known. FIG. 1 is a cross-sectional view partially illustrating a conventional multilayer wiring board. Referring to FIG. 1, a conventional multilayer wiring board 100 includes a first wiring layer 110, a second wiring layer 120, a first insulating layer 130, and a second insulating layer 140.
図１に示す多層配線基板１００において、第１配線層１１０は、第１絶縁層１３０上に形成されている。第２絶縁層１４０は、第１配線層１１０を覆うように第１絶縁層１３０上に形成されている。第２配線層１２０は、第２絶縁層１４０上に形成されている。第２配線層１２０は、第１層１２０ａと第２層１２０ｂとから構成されている。第１配線層１１０と第２配線層１２０とは、第２絶縁層１４０に形成されたビアホール１４０ｘを介して電気的に接続されている。なお、第２絶縁層１４０の一方の面１４０ａは粗化されマイクロメートルオーダーの凹凸が形成されている。 In the multilayer wiring substrate 100 shown in FIG. 1, the first wiring layer 110 is formed on the first insulating layer 130. The second insulating layer 140 is formed on the first insulating layer 130 so as to cover the first wiring layer 110. The second wiring layer 120 is formed on the second insulating layer 140. The second wiring layer 120 includes a first layer 120a and a second layer 120b. The first wiring layer 110 and the second wiring layer 120 are electrically connected via a via hole 140x formed in the second insulating layer 140. Note that the one surface 140a of the second insulating layer 140 is roughened to form micrometer-order irregularities.
図２〜図４は、従来の多層配線基板の製造工程を例示する図である。図２〜図４において、図１に示す多層配線基板１００と同一構成部分には同一符号を付し、その説明を省略する場合がある。図２〜図４を参照しながら、従来の多層配線基板１００の製造方法について説明する。 2 to 4 are diagrams illustrating a manufacturing process of a conventional multilayer wiring board. 2 to 4, the same components as those in the multilayer wiring board 100 shown in FIG. 1 are denoted by the same reference numerals, and the description thereof may be omitted. A conventional method for manufacturing the multilayer wiring board 100 will be described with reference to FIGS.
始めに、図２に示す工程では、周知の方法により、第１絶縁層１３０上に第１配線層１１０を形成し、更に、第１配線層１１０を覆うように第１絶縁層１３０上に第２絶縁層１４０を形成する。この時点では、第２絶縁層１４０の一方の面１４０ａは平坦である。 First, in the step shown in FIG. 2, the first wiring layer 110 is formed on the first insulating layer 130 by a well-known method, and further, the first insulating layer 130 is covered with the first wiring layer 110 so as to cover the first wiring layer 110. Two insulating layers 140 are formed. At this time, the one surface 140a of the second insulating layer 140 is flat.
次いで、図３に示す工程では、第２絶縁層１４０にレーザ光を照射し、第２絶縁層１４０に第１配線層１１０を露出するビアホール１４０ｘを形成する。この工程で、ビアホール１４０ｘ内に露出する第１配線層１１０上に、樹脂残渣１４０ｂ（スミア）が発生する場合がある。 Next, in the process illustrated in FIG. 3, the second insulating layer 140 is irradiated with laser light, and a via hole 140 x that exposes the first wiring layer 110 is formed in the second insulating layer 140. In this process, a resin residue 140b (smear) may be generated on the first wiring layer 110 exposed in the via hole 140x.
次いで、図４に示す工程では、図３に示す樹脂残渣１４０ｂを除去する（所謂デスミア処理）。樹脂残渣１４０ｂは、例えば過マンガン酸塩を含有した溶液(過マンガン酸処理）、或いはプラズマ処理等で酸化分解することにより除去することができる。樹脂残渣１４０ｂを除去する際に、第２絶縁層１４０の一方の面１４０ａが粗化されマイクロメートルオーダーの凹凸が形成される。 Next, in the step shown in FIG. 4, the resin residue 140b shown in FIG. 3 is removed (so-called desmear treatment). The resin residue 140b can be removed by, for example, oxidative decomposition using a solution containing permanganate (permanganate treatment) or plasma treatment. When removing the resin residue 140b, the one surface 140a of the second insulating layer 140 is roughened to form irregularities on the order of micrometers.
次いで、周知の方法により、第２絶縁層１４０上に、第１層１２０ａと第２層１２０ｂとから構成されている第２配線層１２０を形成する。第１層１２０ａは、例えばビアホール１４０ｘ内に露出する第１配線層１１０の表面をソフトエッチングする工程を含む無電解めっき法により形成することができる。第２層１２０ｂは、例えば第１層１２０ａを給電層とする電解めっき法により形成することができる。第１配線層１１０と第２配線層１２０とは、第２絶縁層１４０に形成されたビアホール１４０ｘを介して電気的に接続される。これにより、図１に示す多層配線基板１００が製造される。 Next, the second wiring layer 120 including the first layer 120a and the second layer 120b is formed on the second insulating layer 140 by a known method. The first layer 120a can be formed by, for example, an electroless plating method including a step of soft etching the surface of the first wiring layer 110 exposed in the via hole 140x. The second layer 120b can be formed by, for example, an electrolytic plating method using the first layer 120a as a power feeding layer. The first wiring layer 110 and the second wiring layer 120 are electrically connected through a via hole 140x formed in the second insulating layer 140. Thereby, the multilayer wiring board 100 shown in FIG. 1 is manufactured.
しかしながら、第２絶縁層１４０の一方の面１４０ａが粗化されマイクロメートルオーダーの凹凸が形成されると、アンカー効果により第２絶縁層１４０と第２配線層１２０を構成する第１層１２０ａとの密着性が向上するという効果が得られる一方、以下のような問題も生じる。 However, when one surface 140a of the second insulating layer 140 is roughened to form micrometer-order irregularities, the second insulating layer 140 and the first layer 120a constituting the second wiring layer 120 are formed by the anchor effect. While the effect of improving the adhesion is obtained, the following problems also occur.
すなわち、第２絶縁層１４０の一方の面１４０ａに形成されたマイクロメートルオーダーの凹凸は、表皮効果により高周波信号（例えば数十ＧＨｚオーダーの信号）に信号遅延を生じさせるため、電気信号の高周波化（高周波信号伝送）に対して不利に作用するという問題があった。又、第２絶縁層１４０の一方の面１４０ａに形成されたマイクロメートルオーダーの凹凸は、配線が微細化されるに従って配線の幅と近接してくるため、配線の微細化に対しても不利に作用し、例えばＬ／Ｓ（ライン／スペース）＜１０μｍ／１０μｍの微細配線形成が困難であるという問題があった。 In other words, the unevenness of the micrometer order formed on the one surface 140a of the second insulating layer 140 causes a signal delay in the high frequency signal (for example, a signal of the order of several tens of GHz) due to the skin effect, so that the electrical signal has a higher frequency. There was a problem of acting against (high frequency signal transmission). Further, the unevenness of the micrometer order formed on the one surface 140a of the second insulating layer 140 becomes closer to the width of the wiring as the wiring is miniaturized, which is disadvantageous for the miniaturization of the wiring. For example, there is a problem that it is difficult to form a fine wiring of L / S (line / space) <10 μm / 10 μm.
これらの問題を解決するために、図４に示す工程よりも前に、第２絶縁層１４０の一方の面１４０ａに保護層を形成し、その後、樹脂残渣１４０ｂを除去し、更に、保護層を除去する方法が考えられる。しかし、このような方法は高周波信号伝送や微細配線形成には好適であるが、第２絶縁層１４０の一方の面１４０ａが全く粗化されないためアンカー効果が生じず、第２絶縁層１４０と第２配線層１２０を構成する第１層１２０ａとの密着性を確保することができないという問題が発生する。 In order to solve these problems, a protective layer is formed on one surface 140a of the second insulating layer 140 before the step shown in FIG. 4, and then the resin residue 140b is removed. A method of removing it is conceivable. However, such a method is suitable for high-frequency signal transmission and fine wiring formation. However, since one surface 140a of the second insulating layer 140 is not roughened at all, an anchor effect does not occur, and the second insulating layer 140 and the second insulating layer 140 are not formed. There arises a problem that the adhesion to the first layer 120a constituting the two wiring layers 120 cannot be ensured.
上記の点に鑑みて、絶縁層と配線層との密着性を確保でき、かつ、高周波信号伝送及び微細配線形成に好適な多層配線基板の製造方法を提供することを課題とする。 In view of the above points, an object of the present invention is to provide a method for manufacturing a multilayer wiring board that can secure adhesion between an insulating layer and a wiring layer and is suitable for high-frequency signal transmission and fine wiring formation.
本多層配線基板の製造方法は、第１配線層、絶縁層、及び多孔質薄膜を順次積層形成する第１工程と、前記多孔質薄膜及び前記絶縁層に前記第１配線層を露出する開口部を形成する第２工程と、前記開口部内に露出する前記第１配線層上の残渣を除去するとともに、前記多孔質薄膜をマスクとして、前記絶縁層の前記多孔質薄膜が形成されている面にナノメートルオーダーの多数の凹凸を形成する第３工程と、前記多孔質薄膜を除去する第４工程と、前記絶縁層の前記ナノメートルオーダーの多数の凹凸が形成されている面に第２配線層を形成する第５工程と、を有することを要件とする。 The multilayer wiring board manufacturing method includes a first step of sequentially laminating a first wiring layer, an insulating layer, and a porous thin film, and an opening that exposes the first wiring layer to the porous thin film and the insulating layer. And removing the residue on the first wiring layer exposed in the opening, and using the porous thin film as a mask, on the surface of the insulating layer on which the porous thin film is formed A third step of forming a number of irregularities on the order of nanometers, a fourth step of removing the porous thin film, and a second wiring layer on the surface of the insulating layer on which the number of irregularities on the order of nanometers is formed And a fifth step of forming.
開示の技術によれば、絶縁層と配線層との密着性を確保でき、かつ、高周波信号伝送及び微細配線形成に好適な多層配線基板の製造方法を提供することができる。 According to the disclosed technique, it is possible to provide a method for manufacturing a multilayer wiring board that can secure adhesion between an insulating layer and a wiring layer and is suitable for high-frequency signal transmission and fine wiring formation.
以下、図面を参照して発明を実施するための形態について説明する。 Hereinafter, embodiments for carrying out the invention will be described with reference to the drawings.
〈第１の実施の形態〉
第１の実施の形態では、本発明をコア基板を備えていない多層配線基板に適用する例を示す。
<First Embodiment>
In the first embodiment, an example in which the present invention is applied to a multilayer wiring board not provided with a core substrate will be described.
［第１の実施の形態に係る多層配線基板の構造］
始めに、第１の実施の形態に係る多層配線基板の構造について説明する。図５は、第１の実施の形態に係る多層配線基板を例示する断面図である。図５を参照するに、第１の実施の形態に係る多層配線基板１０は、第１配線層１１と、第２配線層１２と、第３配線層１３と、第４配線層１４と、第１絶縁層１５と、第２絶縁層１６と、第３絶縁層１７と、ソルダーレジスト層１８とを有するビルドアップ配線層を備えた多層配線基板である。
[Structure of Multilayer Wiring Board According to First Embodiment]
First, the structure of the multilayer wiring board according to the first embodiment will be described. FIG. 5 is a cross-sectional view illustrating the multilayer wiring board according to the first embodiment. Referring to FIG. 5, the multilayer wiring board 10 according to the first embodiment includes a first wiring layer 11, a second wiring layer 12, a third wiring layer 13, a fourth wiring layer 14, The multilayer wiring board includes a build-up wiring layer having a first insulating layer 15, a second insulating layer 16, a third insulating layer 17, and a solder resist layer 18.
多層配線基板１０において、第１配線層１１は、最下層に形成されている。第１配線層１１は、第１層１１ａ及び第２層１１ｂから構成されている。第１配線層１１を構成する第１層１１ａの一部は第１絶縁層１５から露出しており、半導体チップ等と接続される電極パッドとして機能する。第１層１１ａとしては、例えばＡｕ膜，Ｐｄ膜，Ｎｉ膜をこの順番で順次積層した導電層を用いることができる。第２層１１ｂとしては、例えばＣｕ層等を含む導電層を用いることができる。第１配線層１１の厚さは、例えば１０〜３０μｍとすることができる。 In the multilayer wiring board 10, the first wiring layer 11 is formed in the lowest layer. The first wiring layer 11 includes a first layer 11a and a second layer 11b. A part of the first layer 11a constituting the first wiring layer 11 is exposed from the first insulating layer 15, and functions as an electrode pad connected to a semiconductor chip or the like. As the first layer 11a, for example, a conductive layer in which an Au film, a Pd film, and a Ni film are sequentially stacked in this order can be used. As the second layer 11b, for example, a conductive layer including a Cu layer can be used. The thickness of the 1st wiring layer 11 can be 10-30 micrometers, for example.
第１絶縁層１５は、第１配線層１１を覆うように形成されている。第２配線層１２は、第１絶縁層１５上に形成されている。第２配線層１２は、第１層１２ａ及び第２層１２ｂから構成されている。更に、第２配線層１２を覆うように第２絶縁層１６が形成され、第２絶縁層１６上には第３配線層１３が形成されている。第３配線層１３は、第１層１３ａ及び第２層１３ｂから構成されている。更に、第３配線層１３を覆うように第３絶縁層１７が形成され、第３絶縁層１７上には第４配線層１４が形成されている。第４配線層１４は、第１層１４ａ及び第２層１４ｂから構成されている。 The first insulating layer 15 is formed so as to cover the first wiring layer 11. The second wiring layer 12 is formed on the first insulating layer 15. The second wiring layer 12 includes a first layer 12a and a second layer 12b. Further, a second insulating layer 16 is formed so as to cover the second wiring layer 12, and a third wiring layer 13 is formed on the second insulating layer 16. The third wiring layer 13 includes a first layer 13a and a second layer 13b. Further, a third insulating layer 17 is formed so as to cover the third wiring layer 13, and a fourth wiring layer 14 is formed on the third insulating layer 17. The fourth wiring layer 14 includes a first layer 14a and a second layer 14b.
第２配線層１２、第３配線層１３、及び第４配線層１４としては、例えばＣｕ層等を含む導電層を用いることができる。第２配線層１２、第３配線層１３、及び第４配線層１４の厚さは、例えば１０〜３０μｍとすることができる。 As the 2nd wiring layer 12, the 3rd wiring layer 13, and the 4th wiring layer 14, the conductive layer containing Cu layer etc. can be used, for example. The thickness of the 2nd wiring layer 12, the 3rd wiring layer 13, and the 4th wiring layer 14 can be 10-30 micrometers, for example.
第１絶縁層１５、第２絶縁層１６、及び第３絶縁層１７の材料としては、例えば有機材料であるエポキシ系樹脂、ポリイミド系樹脂等の絶縁樹脂を用いることができる。第１絶縁層１５、第２絶縁層１６、及び第３絶縁層１７は、例えばシリカ等のフィラー（図示せず）を含有している。第１絶縁層１５、第２絶縁層１６、及び第３絶縁層１７の厚さは、例えば２０〜３５μｍとすることができる。 As materials for the first insulating layer 15, the second insulating layer 16, and the third insulating layer 17, for example, an insulating resin such as an epoxy resin or a polyimide resin that is an organic material can be used. The first insulating layer 15, the second insulating layer 16, and the third insulating layer 17 contain a filler (not shown) such as silica. The thickness of the 1st insulating layer 15, the 2nd insulating layer 16, and the 3rd insulating layer 17 can be 20-35 micrometers, for example.
第１配線層１１と第２配線層１２とは、第１絶縁層１５に形成された開口部である第１ビアホール１５ｘを介して電気的に接続されている。又、第２配線層１２と第３配線層１３とは、第２絶縁層１６に形成された開口部である第２ビアホール１６ｘを介して電気的に接続されている。又、第３配線層１３と第４配線層１４とは、第３絶縁層１７に形成された開口部である第３ビアホール１７ｘを介して電気的に接続されている。 The first wiring layer 11 and the second wiring layer 12 are electrically connected via a first via hole 15x which is an opening formed in the first insulating layer 15. The second wiring layer 12 and the third wiring layer 13 are electrically connected through a second via hole 16x that is an opening formed in the second insulating layer 16. The third wiring layer 13 and the fourth wiring layer 14 are electrically connected via a third via hole 17x that is an opening formed in the third insulating layer 17.
ソルダーレジスト層１８は、第４配線層１４を覆うように形成されている。ソルダーレジスト層１８は、開口部１８ｘを有する。ソルダーレジスト層１８の開口部１８ｘ内に露出した第４配線層１４は、マザーボード等と接続される電極パッドとして機能する。ソルダーレジスト層１８の開口部１８ｘ内に露出した第４配線層１４に、Ａｕめっき等が施されていても構わない。 The solder resist layer 18 is formed so as to cover the fourth wiring layer 14. The solder resist layer 18 has an opening 18x. The fourth wiring layer 14 exposed in the opening 18x of the solder resist layer 18 functions as an electrode pad connected to a mother board or the like. The fourth wiring layer 14 exposed in the opening 18x of the solder resist layer 18 may be subjected to Au plating or the like.
図６は、図５のＡ部を拡大して例示する断面図である。図６において、１９はフィラーを示している。図６を参照するに、第１絶縁層１５の一方の面１５ａには、ナノメートルオーダーの凹凸１５ｂが形成されている。第１絶縁層１５の一方の面１５ａが粗化されナノメートルオーダーの凹凸１５ｂが形成されることによりアンカー効果が生じ、第１絶縁層１５と第２配線層１２を構成する第１層１２ａとの密着性を向上させることができる。 FIG. 6 is an enlarged cross-sectional view illustrating a portion A in FIG. In FIG. 6, 19 indicates a filler. Referring to FIG. 6, on one surface 15a of the first insulating layer 15, irregularities 15b on the order of nanometers are formed. An anchor effect is generated by roughening one surface 15a of the first insulating layer 15 and forming irregularities 15b on the order of nanometers, and the first layer 12a constituting the first insulating layer 15 and the second wiring layer 12; It is possible to improve the adhesion.
なお、第２絶縁層１６の一方の面１６ａ及び第３絶縁層１７の一方の面１７ａについても、第１絶縁層１５の一方の面１５ａと同様に粗化されナノメートルオーダーの凹凸が形成されており、配線層との密着性を向上させる効果を奏する。以上が、第１の実施の形態に係る多層配線基板１０の構造である。 The one surface 16a of the second insulating layer 16 and the one surface 17a of the third insulating layer 17 are also roughened in the same manner as the one surface 15a of the first insulating layer 15 to form irregularities on the order of nanometers. And has the effect of improving the adhesion to the wiring layer. The above is the structure of the multilayer wiring board 10 according to the first embodiment.
［第１の実施の形態に係る多層配線基板の製造方法］
続いて、第１の実施の形態に係る多層配線基板の製造方法について説明する。図７〜図２３は、第１の実施の形態に係る多層配線基板の製造工程を例示する図である。図７〜図２３において、図５に示す多層配線基板１０と同一構成部分には同一符号を付し、その説明を省略する場合がある。図７〜図２３を参照しながら、第１の実施の形態に係る多層配線基板１０の製造方法について説明する。
[Method for Manufacturing Multilayer Wiring Board According to First Embodiment]
Next, a method for manufacturing the multilayer wiring board according to the first embodiment will be described. 7 to 23 are diagrams illustrating the manufacturing process of the multilayer wiring board according to the first embodiment. 7 to 23, the same components as those of the multilayer wiring board 10 shown in FIG. 5 are denoted by the same reference numerals, and the description thereof may be omitted. A method for manufacturing the multilayer wiring board 10 according to the first embodiment will be described with reference to FIGS.
始めに、図７に示す工程では、支持体２１を用意する。本実施形態では支持体２１として銅箔を用いる。銅箔の厚さは、例えば３５〜１００μｍとすることができる。次いで、図８に示す工程では、支持体２１の一方の面２１ａに、レジスト膜２２を形成する。レジスト膜２２としては、例えばドライフィルム等を用いることができる。 First, in the step shown in FIG. 7, a support 21 is prepared. In this embodiment, a copper foil is used as the support 21. The thickness of copper foil can be 35-100 micrometers, for example. Next, in the step shown in FIG. 8, a resist film 22 is formed on one surface 21 a of the support 21. As the resist film 22, for example, a dry film can be used.
次いで、図９に示す工程では、レジスト膜２２に対してパターニング処理を行い、第１配線層１１の形成位置に対応する部分に開口部２２ｘを形成する。なお、ドライフィルム状のレジスト膜２２に対して予め開口部２２ｘを形成しておき、開口部２２ｘが形成されたレジスト膜２２を支持体２１の一方の面２１ａに配設してもよい。 Next, in the process shown in FIG. 9, a patterning process is performed on the resist film 22 to form an opening 22 x in a portion corresponding to the position where the first wiring layer 11 is formed. Alternatively, the opening 22x may be formed in advance with respect to the dry film resist film 22, and the resist film 22 having the opening 22x formed may be disposed on one surface 21a of the support 21.
次いで、図１０に示す工程では、支持体２１をめっき給電層に利用する電解めっき法等により、支持体２１の一方の面２１ａに第１配線層１１を形成する。第１配線層１１は、レジスト膜２２に形成された開口部２２ｘ内に形成されており、第１層１１ａ及び第２層１１ｂから構成されている。 Next, in the process shown in FIG. 10, the first wiring layer 11 is formed on one surface 21 a of the support 21 by an electrolytic plating method using the support 21 as a plating power feeding layer. The first wiring layer 11 is formed in the opening 22x formed in the resist film 22, and includes a first layer 11a and a second layer 11b.
第１層１１ａは、例えばＡｕ膜，Ｐｄ膜，Ｎｉ膜をこの順番で順次積層した構造を有する。よって、第１配線層１１を形成するには、先ずＡｕ膜，Ｐｄ膜，Ｎｉ膜を順にめっきすることにより第１層１１ａを形成し、続いて、第１層１１ａ上にＣｕ等からなる第２層１１ｂをめっきにより形成する。次いで、図１１に示す工程では、図１０に示すレジスト膜２２を除去する。 The first layer 11a has a structure in which, for example, an Au film, a Pd film, and a Ni film are sequentially stacked in this order. Therefore, in order to form the first wiring layer 11, first, the first layer 11a is formed by plating the Au film, the Pd film, and the Ni film in order, and then the first layer 11a made of Cu or the like is formed on the first layer 11a. Two layers 11b are formed by plating. Next, in a step shown in FIG. 11, the resist film 22 shown in FIG. 10 is removed.
次いで、図１２に示す工程では、支持体２１の一方の面２１ａに第１配線層１１を被覆する第１絶縁層１５を形成する。第１絶縁層１５の材料としては、例えば有機材料であるエポキシ系樹脂、ポリイミド系樹脂等の絶縁樹脂を用いることができる。第１絶縁層１５は、例えばシリカ等のフィラー（図示せず）を含有している。フィラーとしては、シリカ以外に、例えば酸化チタン、酸化アルミニウム、窒化アルミニウム、炭化珪素、チタン酸カルシウム、ゼオライト等の無機化合物、又は、有機化合物等を用いることができる。 Next, in the step shown in FIG. 12, the first insulating layer 15 that covers the first wiring layer 11 is formed on one surface 21 a of the support 21. As a material of the first insulating layer 15, for example, an insulating resin such as an epoxy resin or a polyimide resin that is an organic material can be used. The first insulating layer 15 contains a filler (not shown) such as silica. As the filler, in addition to silica, for example, an inorganic compound such as titanium oxide, aluminum oxide, aluminum nitride, silicon carbide, calcium titanate, zeolite, or an organic compound can be used.
第１絶縁層１５は、例えば支持体２１の一方の面２１ａにエポキシ系樹脂、ポリイミド系樹脂等の樹脂フィルムをラミネートした後に、樹脂フィルムをプレス（押圧）し、その後、１９０℃程度の温度で熱処理して硬化させることにより形成することができる。 The first insulating layer 15 is formed by, for example, laminating a resin film such as an epoxy resin or a polyimide resin on one surface 21a of the support 21 and then pressing (pressing) the resin film. It can be formed by heat treatment and curing.
次いで、図１３に示す工程では、第１絶縁層１５の一方の面１５ａに多孔質薄膜２３を形成する。多孔質薄膜２３の材料としては、金属微粒子や金属酸化物微粒子を用いることができる。金属微粒子又は金属酸化物微粒子の粒径は、数十ｎｍ程度であることが好ましい。金属微粒子としては、例えばＣｕ、Ｚｎ、Ａｌ、Ｃｏ、Ｓｎ、Ｆｅ、Ｍｇ等の微粒子を用いることができる。金属酸化物微粒子としては、例えばＺｎＯ、ＭｎＯ２等の微粒子を用いることができる。多孔質薄膜２３の厚さＴ１は、例えば５０〜１００ｎｍとすることができる。 Next, in the step shown in FIG. 13, the porous thin film 23 is formed on the one surface 15 a of the first insulating layer 15. As a material for the porous thin film 23, metal fine particles or metal oxide fine particles can be used. The particle diameter of the metal fine particles or metal oxide fine particles is preferably about several tens of nm. As the metal fine particles, for example, fine particles such as Cu, Zn, Al, Co, Sn, Fe, and Mg can be used. As the metal oxide fine particles, for example, fine particles such as ZnO and MnO 2 can be used. The thickness T1 of the porous thin film 23 can be set to, for example, 50 to 100 nm.
図１３のＢ部を拡大した図１４に示すように、多孔質薄膜２３は、第１絶縁層１５の一方の面１５ａを露出する多数の微細孔２３ｘを有する薄膜である。ここで、微細孔とは平均孔径がナノメートルオーダーの孔を指すものとする。微細孔２３ｘを有する多孔質薄膜２３は、例えばＣＶＤ法により形成することができる。微細孔２３ｘの平均孔径は、例えばＣＶＤ法において結晶析出温度、圧力、及び基板間距離等の成膜条件を調節することにより、ナノメートルオーダーに制御することができる。ただし、多孔質薄膜２３の形成方法はＣＶＤ法に限定されることはなく、ＣＶＤ法に代えて、スパッタ法、スピンコート法、スプレー法等を用いても構わない。 As shown in FIG. 14 in which the portion B of FIG. 13 is enlarged, the porous thin film 23 is a thin film having a large number of fine holes 23x exposing one surface 15a of the first insulating layer 15. Here, the fine pores refer to pores having an average pore diameter of nanometer order. The porous thin film 23 having the fine holes 23x can be formed by, for example, a CVD method. The average pore diameter of the fine holes 23x can be controlled to the nanometer order by adjusting film formation conditions such as the crystal precipitation temperature, pressure, and inter-substrate distance in the CVD method, for example. However, the method of forming the porous thin film 23 is not limited to the CVD method, and a sputtering method, a spin coating method, a spray method, or the like may be used instead of the CVD method.
次いで、図１５に示す工程では、所定のマスク（図示せず）を介して多孔質薄膜２３及び第１絶縁層１５にレーザ光を照射し、多孔質薄膜２３及び第１絶縁層１５に第１配線層１１を露出する第１ビアホール１５ｘを形成する。レーザとしては、例えばＣＯ２レーザ等を用いることができる。この工程で、第１ビアホール１５ｘ内に露出する第１配線層１１上に、樹脂残渣１５ｃ（スミア）が発生する場合がある。 Next, in the step shown in FIG. 15, the porous thin film 23 and the first insulating layer 15 are irradiated with laser light through a predetermined mask (not shown), and the porous thin film 23 and the first insulating layer 15 are first irradiated. A first via hole 15x exposing the wiring layer 11 is formed. For example, a CO 2 laser or the like can be used as the laser. In this step, a resin residue 15c (smear) may be generated on the first wiring layer 11 exposed in the first via hole 15x.
なお、第１絶縁層１５の一方の面１５ａは多孔質薄膜２３に覆われているが、多孔質薄膜２３の厚さＴ１は極めて薄い（例えば５０〜１００ｎｍ）ため、レーザ加工に影響を及ぼすことはない。すなわち、レーザ光は最初に多孔質薄膜２３に照射され多孔質薄膜２３に開口部を形成し、引き続きレーザ光は多孔質薄膜２３に形成された開口部を介して第１絶縁層１５に照射され第１絶縁層１５に開口部を形成する。このようにして、多孔質薄膜２３及び第１絶縁層１５に第１配線層１１を露出する第１ビアホール１５ｘが形成される。 Although one surface 15a of the first insulating layer 15 is covered with the porous thin film 23, the thickness T1 of the porous thin film 23 is extremely thin (for example, 50 to 100 nm), which affects laser processing. There is no. That is, the laser light is first irradiated to the porous thin film 23 to form an opening in the porous thin film 23, and then the laser light is irradiated to the first insulating layer 15 through the opening formed in the porous thin film 23. An opening is formed in the first insulating layer 15. In this manner, the first via hole 15x exposing the first wiring layer 11 is formed in the porous thin film 23 and the first insulating layer 15.
次いで、図１６に示す工程では、図１５に示す樹脂残渣１５ｃを除去する（所謂デスミア処理）。樹脂残渣１５ｃを除去することにより、第１配線層１１と、後述する工程で第１配線層１１上に形成される第２配線層１２との接続信頼性を向上させることができる。樹脂残渣１５ｃは、例えば過マンガン酸塩を含有した溶液(過マンガン酸処理）、或いはプラズマ処理等で酸化分解することにより除去することができる。第１絶縁層１５の一方の面１５ａは多孔質薄膜２３に覆われているため、従来のように、樹脂残渣１５ｃを除去する際に第１絶縁層１５の一方の面１５ａにマイクロメートルオーダーの凹凸が形成されることはない。 Next, in the step shown in FIG. 16, the resin residue 15c shown in FIG. 15 is removed (so-called desmear treatment). By removing the resin residue 15c, it is possible to improve the connection reliability between the first wiring layer 11 and the second wiring layer 12 formed on the first wiring layer 11 in a process described later. The resin residue 15c can be removed by, for example, oxidative decomposition using a solution containing permanganate (permanganate treatment) or plasma treatment. Since one surface 15a of the first insulating layer 15 is covered with the porous thin film 23, when the resin residue 15c is removed as in the prior art, the one surface 15a of the first insulating layer 15 is in the order of micrometers. Unevenness is not formed.
図１６のＣ部を拡大した図１７に示すように、多孔質薄膜２３は多数の微細孔２３ｘを有するため、所謂デスミア処理の際に、微細孔２３ｘからわずかに過マンガン酸液又はプラズマが第１絶縁層１５の一方の面１５ａに到達し、第１絶縁層１５の一方の面１５ａにはナノメートルオーダーの凹凸１５ｂが形成される。このように、ナノメートルオーダーの凹凸１５ｂは、多孔質薄膜２３の有する多数の微細孔２３ｘを介して（多孔質薄膜２３をマスクとして）形成されるため、特別なマスク等を準備する必要はない。 As shown in FIG. 17 in which the portion C of FIG. 16 is enlarged, the porous thin film 23 has a large number of micropores 23x. Therefore, during the so-called desmear treatment, a slight amount of permanganate solution or plasma is generated from the micropores 23x. The first insulating layer 15 reaches one surface 15a, and the first insulating layer 15 has one surface 15a formed with irregularities 15b on the order of nanometers. As described above, since the irregularities 15b on the order of nanometers are formed through the numerous fine holes 23x of the porous thin film 23 (using the porous thin film 23 as a mask), it is not necessary to prepare a special mask or the like. .
なお、ナノメートルオーダーの凹凸１５ｂは、前述のように、例えば過マンガン酸塩を含有した溶液(過マンガン酸処理）、或いはプラズマ処理等により形成することができるが、プラズマ処理等の異方性エッチングにより形成することがより好ましい。異方性エッチングを用いれば微細孔２３ｘの径に対応した凹凸が形成されるが、過マンガン酸塩を含有した溶液等の液体を用いると微細孔２３ｘの径よりも大きな凹凸が形成される場合があり、凹凸の大きさの制御が困難だからである。 The nanometer-order irregularities 15b can be formed by, for example, a solution containing permanganate (permanganate treatment) or plasma treatment as described above. More preferably, it is formed by etching. When anisotropic etching is used, irregularities corresponding to the diameter of the fine holes 23x are formed, but when liquid such as a solution containing permanganate is used, irregularities larger than the diameter of the fine holes 23x are formed. This is because it is difficult to control the size of the unevenness.
なお、前述のように、従来においても、絶縁層上に保護層を形成してから樹脂残渣を除去し、その後、保護層を除去する技術が知られている。しかしながら、従来における保護層の目的は、絶縁層の一方の面を完全に被覆し保護することである。従って、従来における保護層は、絶縁層の一方の面を完全に被覆するに十分な厚み（例えばマイクロメートルオーダー）を有する。又、従来における保護層は、絶縁層の一方の面を部分的に露出する多数の微細孔を有さない。このように、本実施の形態における多孔質薄膜２３は、従来における保護層とは目的や機能が全く異なるものである。 As described above, conventionally, a technique is known in which a protective layer is formed on an insulating layer, a resin residue is removed, and then the protective layer is removed. However, the purpose of the conventional protective layer is to completely cover and protect one side of the insulating layer. Therefore, the conventional protective layer has a thickness (for example, on the order of micrometers) sufficient to completely cover one surface of the insulating layer. Further, the conventional protective layer does not have a large number of fine holes that partially expose one surface of the insulating layer. Thus, the porous thin film 23 in the present embodiment is completely different in purpose and function from the conventional protective layer.
次いで、図１８に示す工程では、ソフトエッチングを行う。ここで、ソフトエッチングとは、第１ビアホール１５ｘ内に露出する第１配線層１１を構成する第２層１１ｂの表面を数μｍ程度均一にエッチングすることである。ソフトエッチング工程は、後述する無電解めっき法の一工程である。ソフトエッチングを行うことにより、第１ビアホール１５ｘ内に露出する第１配線層１１を構成する第２層１１ｂの表面酸化物等が除去され、表面が活性化される。 Next, in the step shown in FIG. 18, soft etching is performed. Here, the soft etching means that the surface of the second layer 11b constituting the first wiring layer 11 exposed in the first via hole 15x is uniformly etched by about several μm. The soft etching step is one step of the electroless plating method described later. By performing soft etching, the surface oxide or the like of the second layer 11b constituting the first wiring layer 11 exposed in the first via hole 15x is removed, and the surface is activated.
例えば、第１配線層１１を構成する第２層１１ｂの材料としてＣｕを用い、多孔質薄膜２３の材料としてもＣｕを用いた場合には、ソフトエッチングを行うことにより、第２層１１ｂの表面を数μｍ程度均一にエッチングするのと同時に多孔質薄膜２３は除去される。多孔質薄膜２３の厚さＴ１は極めて薄い（例えば５０〜１００ｎｍ）ためである。なお、多孔質薄膜２３の材料として、第１配線層１１を構成する第２層１１ｂの材料と異なる材料を用いた場合には、ソフトエッチングとは別に多孔質薄膜２３を除去する工程を設ける必要がある。 For example, when Cu is used as the material of the second layer 11b constituting the first wiring layer 11 and Cu is also used as the material of the porous thin film 23, the surface of the second layer 11b is obtained by performing soft etching. At the same time, the porous thin film 23 is removed. This is because the thickness T1 of the porous thin film 23 is extremely thin (for example, 50 to 100 nm). If a material different from the material of the second layer 11b constituting the first wiring layer 11 is used as the material of the porous thin film 23, it is necessary to provide a step of removing the porous thin film 23 separately from the soft etching. There is.
次いで、図１９に示す工程では、第１絶縁層１５の一方の面１５ａ（第１ビアホール１５ｘの側壁部分も含む）及び第１ビアホール１５ｘ内に露出する第１配線層１１を構成する第２層１１ｂ上に、第２配線層１２を構成する第１層１２ａを形成する。第１層１２ａは、無電解めっき法又はスパッタ法により形成することができる。第１層１２ａの材料としては、例えばＣｕ等を用いることができる。第１層１２ａの厚さは、例えば１μｍとすることができる。なお、第１絶縁層１５の一方の面１５ａが粗化されナノメートルオーダーの凹凸１５ｂが形成されているためアンカー効果が生じ、第１絶縁層１５と第２配線層１２を構成する第１層１２ａとの密着性が向上する。 Next, in the step shown in FIG. 19, the second layer constituting the first wiring layer 11 exposed in one surface 15a of the first insulating layer 15 (including the side wall portion of the first via hole 15x) and the first via hole 15x. A first layer 12a constituting the second wiring layer 12 is formed on 11b. The first layer 12a can be formed by an electroless plating method or a sputtering method. For example, Cu or the like can be used as the material of the first layer 12a. The thickness of the first layer 12a can be set to 1 μm, for example. In addition, since one surface 15a of the first insulating layer 15 is roughened and the unevenness 15b in the nanometer order is formed, an anchor effect is generated, and the first layer constituting the first insulating layer 15 and the second wiring layer 12 is formed. Adhesion with 12a is improved.
次いで、図２０に示す工程では、第２配線層１２を構成する第１層１２ａ上に、第２配線層１２を構成する第２層１２ｂを形成する。具体的には、始めに第２配線層１２を構成する第１層１２ａ上に、第２層１２ｂに対応する開口部を備えたレジスト膜（図示せず）を形成する。次いで第１層１２ａを給電層に利用した電解めっき法により、レジスト膜の開口部に第２層１２ｂを形成する。続いてレジスト膜を除去する。 Next, in the step shown in FIG. 20, the second layer 12 b constituting the second wiring layer 12 is formed on the first layer 12 a constituting the second wiring layer 12. Specifically, a resist film (not shown) having an opening corresponding to the second layer 12b is formed on the first layer 12a constituting the second wiring layer 12 first. Next, the second layer 12b is formed in the opening of the resist film by electroplating using the first layer 12a as a power feeding layer. Subsequently, the resist film is removed.
次いで、図２１に示す工程では、第２層１２ｂをマスクにして、第２層１２ｂに覆われていない部分の第１層１２ａをエッチングにより除去することにより、第１層１２ａ及び第２層１２ｂから構成される第２配線層１２が完成する。 Next, in the step shown in FIG. 21, the first layer 12a and the second layer 12b are removed by etching the portion of the first layer 12a that is not covered with the second layer 12b using the second layer 12b as a mask. Thus, the second wiring layer 12 composed of is completed.
次いで、図２２に示す工程では、上記と同様な工程を繰り返すことにより、支持体２１の一方の面２１ａに第１配線層１１〜第４配線層１４及び第１絶縁層１５〜第３絶縁層１７を積層する。第３配線層１３（第１層１３ａ及び第２層１３ｂ）並びに第４配線層１４（第１層１４ａ及び第２層１４ｂ）としては、例えば、Ｃｕ等を用いることができる。第２絶縁層１６及び第３絶縁層１７の材料としては、例えば有機材料であるエポキシ系樹脂、ポリイミド系樹脂等の絶縁樹脂を用いることができる。 Next, in the process shown in FIG. 22, by repeating the same process as described above, the first wiring layer 11 to the fourth wiring layer 14 and the first insulating layer 15 to the third insulating layer are formed on one surface 21 a of the support 21. 17 is laminated. As the third wiring layer 13 (first layer 13a and second layer 13b) and the fourth wiring layer 14 (first layer 14a and second layer 14b), for example, Cu or the like can be used. As a material of the second insulating layer 16 and the third insulating layer 17, for example, an insulating resin such as an epoxy resin or a polyimide resin that is an organic material can be used.
このようにして、支持体２１の一方の面２１ａに所定のビルドアップ配線層が形成される。本実施の形態では、４層のビルドアップ配線層（第１配線層１１〜第４配線層１４）を形成したが、ｎ層（ｎは１以上の整数）のビルドアップ配線層を形成してもよい。 In this way, a predetermined buildup wiring layer is formed on one surface 21a of the support 21. In the present embodiment, four build-up wiring layers (first wiring layer 11 to fourth wiring layer 14) are formed. However, an n-layer (n is an integer of 1 or more) build-up wiring layer is formed. Also good.
次いで、図２３に示す工程では、第３絶縁層１７の一方の面１７ａに、第４配線層１４を構成する第２層１４ｂを露出する開口部１８ｘを有するソルダーレジスト層１８を形成する。ソルダーレジスト層１８としては、例えば、エポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物を用いることができる。具体的には、第３絶縁層１７の一方の面１７ａに、第４配線層１４を被覆するソルダーレジスト層１８を形成する。そして、ソルダーレジスト層１８を露光、現像することで開口部１８ｘを形成する。これにより、第４配線層１４を構成する第２層１４ｂは、ソルダーレジスト層１８の開口部１８ｘ内に露出する。ソルダーレジスト層１８の開口部１８ｘ内に露出した第２層１４ｂは、マザーボード等と接続される電極パッドとして機能する。ソルダーレジスト層１８の開口部１８ｘ内に露出した第２層１４ｂに、Ａｕめっき等を施しても構わない。 Next, in a step shown in FIG. 23, a solder resist layer 18 having an opening 18x exposing the second layer 14b constituting the fourth wiring layer 14 is formed on one surface 17a of the third insulating layer 17. As the solder resist layer 18, for example, a photosensitive resin composition containing an epoxy resin or an imide resin can be used. Specifically, a solder resist layer 18 that covers the fourth wiring layer 14 is formed on one surface 17 a of the third insulating layer 17. Then, the opening 18x is formed by exposing and developing the solder resist layer 18. Thereby, the second layer 14 b constituting the fourth wiring layer 14 is exposed in the opening 18 x of the solder resist layer 18. The second layer 14b exposed in the opening 18x of the solder resist layer 18 functions as an electrode pad connected to a mother board or the like. Au plating or the like may be applied to the second layer 14 b exposed in the opening 18 x of the solder resist layer 18.
次いで、図２３に示す支持体２１を除去することで、図５に示す第１の実施の形態に係る多層配線基板１０が製造される。支持体２１の除去は、塩化第二鉄水溶液、塩化第二銅水溶液又は過硫酸アンモニウム水溶液などを用いたウエットエッチングにより行うことができる。この際、第１配線層１１は、最表面にＡｕ膜等から構成される第１層１１ａが形成されているため、第１層１１ａに対し、Ｃｕから構成されている支持体２１を選択的にエッチングして除去することができる。これにより、第１層１１ａは第１絶縁層１５から露出され、半導体チップ等と接続される電極パッドとして機能する。以上が、第１の実施の形態に係る多層配線基板１０の製造方法である。 Next, by removing the support 21 shown in FIG. 23, the multilayer wiring board 10 according to the first embodiment shown in FIG. 5 is manufactured. The support 21 can be removed by wet etching using a ferric chloride aqueous solution, a cupric chloride aqueous solution, an ammonium persulfate aqueous solution, or the like. At this time, since the first wiring layer 11 is formed with the first layer 11a made of an Au film or the like on the outermost surface, the support 21 made of Cu is selectively used with respect to the first layer 11a. It can be removed by etching. Thus, the first layer 11a is exposed from the first insulating layer 15 and functions as an electrode pad connected to a semiconductor chip or the like. The above is the manufacturing method of the multilayer wiring board 10 according to the first embodiment.
第１の実施の形態によれば、第１配線層、絶縁層、及び多孔質薄膜（絶縁層の一方の面を露出する多数の微細孔を有する薄膜）をこの順番で積層し、多孔質薄膜及び絶縁層に第１配線層を露出するビアホールを形成する。そして、ビアホール内に露出する第１配線層上の樹脂残渣を除去するとともに、多孔質薄膜をマスクとして絶縁層の一方の面（第２配線層が形成される面）にナノメートルオーダーの凹凸を形成する。その結果、絶縁層の一方の面には従来のようなマイクロメートルオーダーの凹凸は形成されないため、高周波信号伝送及び微細配線形成を妨げることがない。又、絶縁層の一方の面にはナノメートルオーダーの凹凸が形成されるため、絶縁層と第２配線層との密着性を確保することができる。 According to the first embodiment, the first wiring layer, the insulating layer, and the porous thin film (thin film having a number of micropores exposing one surface of the insulating layer) are laminated in this order, and the porous thin film A via hole exposing the first wiring layer is formed in the insulating layer. And while removing the resin residue on the 1st wiring layer exposed in a via hole, the unevenness | corrugation of a nanometer order is given to one surface (surface in which a 2nd wiring layer is formed) of an insulating layer using a porous thin film as a mask. Form. As a result, unevenness of the order of micrometers is not formed on one surface of the insulating layer, so that high-frequency signal transmission and fine wiring formation are not hindered. Moreover, since the unevenness | corrugation of nanometer order is formed in one surface of an insulating layer, the adhesiveness of an insulating layer and a 2nd wiring layer is securable.
又、第１配線層と多孔質薄膜に例えばＣｕ等の同一材料を用いた場合には、従来より無電解めっき工程の一工程として行われているソフトエッチングにより多孔質薄膜を除去できるため、新たに特別な工程を設ける必要がない。 In addition, when the same material such as Cu is used for the first wiring layer and the porous thin film, the porous thin film can be removed by soft etching which has been conventionally performed as one step of the electroless plating process. There is no need to provide a special process.
〈第２の実施の形態〉
第２の実施の形態では、本発明をコア基板を備えている多層配線基板に適用する例を示す。
<Second Embodiment>
In the second embodiment, an example in which the present invention is applied to a multilayer wiring board including a core substrate will be described.
［第２の実施の形態に係る多層配線基板の構造］
始めに、第２の実施の形態に係る多層配線基板の構造について説明する。図２４は、第２の実施の形態に係る多層配線基板を例示する断面図である。図２４を参照するに、第２の実施の形態に係る多層配線基板３０は、コア基板３９と、第１配線層３１と、第２配線層３２と、第３配線層３３と、第４配線層４１、第５配線層４２と、第６配線層４３と、第１絶縁層３５と、第２絶縁層３６と、第３絶縁層４５と、第４絶縁層４６と、第１ソルダーレジスト層３８と、第２ソルダーレジスト層４８とを有するビルドアップ配線層を備えた多層配線基板である。
[Structure of Multilayer Wiring Board According to Second Embodiment]
First, the structure of the multilayer wiring board according to the second embodiment will be described. FIG. 24 is a cross-sectional view illustrating a multilayer wiring board according to the second embodiment. Referring to FIG. 24, a multilayer wiring board 30 according to the second embodiment includes a core substrate 39, a first wiring layer 31, a second wiring layer 32, a third wiring layer 33, and a fourth wiring. A layer 41, a fifth wiring layer 42, a sixth wiring layer 43, a first insulating layer 35, a second insulating layer 36, a third insulating layer 45, a fourth insulating layer 46, and a first solder resist layer. 38 and a multilayer wiring board having a build-up wiring layer having a second solder resist layer 48.
多層配線基板３０において、中心部には貫通電極３４を有するコア基板３９が設けられている。コア基板３９としては、例えばガラスクロスに樹脂を含浸させた基板等を用いることができる。コア基板３９の厚さは、例えば３５〜１００μｍとすることができる。貫通電極３４は、コア基板３９の一方の面３９ａから他方の面３９ｂに貫通するビアホールに、例えばＣｕ層等を含む導電層を充填したものである。 In the multilayer wiring substrate 30, a core substrate 39 having a through electrode 34 is provided at the center. As the core substrate 39, for example, a substrate in which a glass cloth is impregnated with a resin can be used. The thickness of the core substrate 39 can be set to 35 to 100 μm, for example. The through electrode 34 is obtained by filling a via hole penetrating from one surface 39a of the core substrate 39 to the other surface 39b with a conductive layer including, for example, a Cu layer.
第１配線層３１は、コア基板３９の一方の面３９ａ側に形成されている。第１配線層３１は、貫通電極３４と電気的に接続されている。第１配線層３１としては、例えばＣｕ層等を含む導電層を用いることができる。 The first wiring layer 31 is formed on the one surface 39 a side of the core substrate 39. The first wiring layer 31 is electrically connected to the through electrode 34. As the first wiring layer 31, for example, a conductive layer including a Cu layer can be used.
第１絶縁層３５は、第１配線層３１を覆うように形成されている。第２配線層３２は、第１絶縁層３５上に形成されている。第２配線層３２は、第１層３２ａ及び第２層３２ｂから構成されている。更に、第２配線層３２を覆うように第２絶縁層３６が形成され、第２絶縁層３６上には第３配線層３３が形成されている。第３配線層３３は、第１層３３ａ及び第２層３３ｂから構成されている。 The first insulating layer 35 is formed so as to cover the first wiring layer 31. The second wiring layer 32 is formed on the first insulating layer 35. The second wiring layer 32 includes a first layer 32a and a second layer 32b. Further, a second insulating layer 36 is formed so as to cover the second wiring layer 32, and a third wiring layer 33 is formed on the second insulating layer 36. The third wiring layer 33 includes a first layer 33a and a second layer 33b.
第２配線層３２及び第３配線層３３としては、例えばＣｕ層等を含む導電層を用いることができる。第２配線層３２及び第３配線層３３の厚さは、例えば１０〜３０μｍとすることができる。 As the 2nd wiring layer 32 and the 3rd wiring layer 33, the conductive layer containing Cu layer etc. can be used, for example. The thickness of the 2nd wiring layer 32 and the 3rd wiring layer 33 can be 10-30 micrometers, for example.
第１絶縁層３５及び第２絶縁層３６の材料としては、例えば有機材料であるエポキシ系樹脂、ポリイミド系樹脂等の絶縁樹脂を用いることができる。第１絶縁層３５及び第２絶縁層３６は、例えばシリカ等のフィラー（図示せず）を含有している。第１絶縁層３５及び第２絶縁層３６の厚さは、例えば２０〜３５μｍとすることができる。 As a material of the first insulating layer 35 and the second insulating layer 36, for example, an insulating resin such as an epoxy resin or a polyimide resin that is an organic material can be used. The first insulating layer 35 and the second insulating layer 36 contain a filler (not shown) such as silica. The thickness of the 1st insulating layer 35 and the 2nd insulating layer 36 can be 20-35 micrometers, for example.
第１配線層３１と第２配線層３２とは、第１絶縁層３５に形成された第１ビアホール３５ｘを介して電気的に接続されている。又、第２配線層３２と第３配線層３３とは、第２絶縁層３６に形成された第２ビアホール３６ｘを介して電気的に接続されている。 The first wiring layer 31 and the second wiring layer 32 are electrically connected through a first via hole 35 x formed in the first insulating layer 35. The second wiring layer 32 and the third wiring layer 33 are electrically connected via a second via hole 36x formed in the second insulating layer 36.
第１ソルダーレジスト層３８は、第３配線層３３を覆うように形成されている。第１ソルダーレジスト層３８は、開口部３８ｘを有する。第１ソルダーレジスト層３８の開口部３８ｘ内に露出した第３配線層３３は、マザーボード等と接続される電極パッドとして機能する。第１ソルダーレジスト層３８の開口部３８ｘ内に露出した第３配線層３３に、Ａｕめっき等が施されていても構わない。 The first solder resist layer 38 is formed so as to cover the third wiring layer 33. The first solder resist layer 38 has an opening 38x. The third wiring layer 33 exposed in the opening 38x of the first solder resist layer 38 functions as an electrode pad connected to a mother board or the like. The third wiring layer 33 exposed in the opening 38x of the first solder resist layer 38 may be subjected to Au plating or the like.
第４配線層４１は、コア基板３９の他方の面３９ｂ側に形成されている。第４配線層４１は、貫通電極３４と電気的に接続されている。第４配線層４１としては、例えばＣｕ層等を含む導電層を用いることができる。 The fourth wiring layer 41 is formed on the other surface 39 b side of the core substrate 39. The fourth wiring layer 41 is electrically connected to the through electrode 34. As the fourth wiring layer 41, for example, a conductive layer including a Cu layer can be used.
第３絶縁層４５は、第４配線層４１を覆うように形成されている。第５配線層４２は、第３絶縁層４５上に形成されている。第５配線層４２は、第１層４２ａ及び第２層４２ｂから構成されている。更に、第５配線層４２を覆うように第４絶縁層４６が形成され、第４絶縁層４６上には第６配線層４３が形成されている。第６配線層４３は、第１層４３ａ及び第２層４３ｂから構成されている。 The third insulating layer 45 is formed so as to cover the fourth wiring layer 41. The fifth wiring layer 42 is formed on the third insulating layer 45. The fifth wiring layer 42 includes a first layer 42a and a second layer 42b. Further, a fourth insulating layer 46 is formed so as to cover the fifth wiring layer 42, and a sixth wiring layer 43 is formed on the fourth insulating layer 46. The sixth wiring layer 43 includes a first layer 43a and a second layer 43b.
第５配線層４２及び第６配線層４３としては、例えばＣｕ層等を含む導電層を用いることができる。第５配線層４２及び第６配線層４３の厚さは、例えば１０〜３０μｍとすることができる。 As the 5th wiring layer 42 and the 6th wiring layer 43, the conductive layer containing Cu layer etc. can be used, for example. The thickness of the fifth wiring layer 42 and the sixth wiring layer 43 can be set to, for example, 10 to 30 μm.
第３絶縁層４５及び第４絶縁層４６の材料としては、例えば有機材料であるエポキシ系樹脂、ポリイミド系樹脂等の絶縁樹脂を用いることができる。第３絶縁層４５及び第４絶縁層４６は、例えばシリカ等のフィラー（図示せず）を含有している。第３絶縁層４５及び第４絶縁層４６の厚さは、例えば２０〜３５μｍとすることができる。 As a material of the third insulating layer 45 and the fourth insulating layer 46, for example, an insulating resin such as an epoxy resin or a polyimide resin that is an organic material can be used. The third insulating layer 45 and the fourth insulating layer 46 contain a filler (not shown) such as silica. The thickness of the 3rd insulating layer 45 and the 4th insulating layer 46 can be 20-35 micrometers, for example.
第４配線層４１と第５配線層４２とは、第３絶縁層４５に形成された第３ビアホール４５ｘを介して電気的に接続されている。又、第５配線層４２と第６配線層４３とは、第４絶縁層４６に形成された第４ビアホール４６ｘを介して電気的に接続されている。 The fourth wiring layer 41 and the fifth wiring layer 42 are electrically connected through a third via hole 45x formed in the third insulating layer 45. The fifth wiring layer 42 and the sixth wiring layer 43 are electrically connected through a fourth via hole 46 x formed in the fourth insulating layer 46.
第２ソルダーレジスト層４８は、第６配線層４３を覆うように形成されている。第２ソルダーレジスト層４８は、開口部４８ｘを有する。第２ソルダーレジスト層４８の開口部４８ｘ内に露出した第６配線層４３は、マザーボード等と接続される電極パッドとして機能する。第２ソルダーレジスト層４８の開口部４８ｘ内に露出した第６配線層４３に、Ａｕめっき等が施されていても構わない。 The second solder resist layer 48 is formed so as to cover the sixth wiring layer 43. The second solder resist layer 48 has an opening 48x. The sixth wiring layer 43 exposed in the opening 48x of the second solder resist layer 48 functions as an electrode pad connected to a motherboard or the like. The sixth wiring layer 43 exposed in the opening 48x of the second solder resist layer 48 may be subjected to Au plating or the like.
第１絶縁層３５の一方の面３５ａ、第２絶縁層３６の一方の面３６ａ、第３絶縁層４５の一方の面４５ａ、及び第４絶縁層４６の一方の面４６ａには、図６に示す凹凸１５ｂと同様に、ナノメートルオーダーの凹凸が形成されている。第１絶縁層３５の一方の面３５ａが粗化されナノメートルオーダーの凹凸が形成されることによりアンカー効果が生じ、第１絶縁層３５と第２配線層３２を構成する第１層３２ａとの密着性を向上させることができる。第２絶縁層３６と第３配線層３３を構成する第１層３３ａ、第３絶縁層４５と第５配線層４２を構成する第１層４２ａ、及び第４絶縁層４６と第６配線層４３を構成する第１層４３ａとの密着性についても同様である。以上が、第２の実施の形態に係る多層配線基板３０の構造である。 One surface 35a of the first insulating layer 35, one surface 36a of the second insulating layer 36, one surface 45a of the third insulating layer 45, and one surface 46a of the fourth insulating layer 46 are shown in FIG. Similar to the unevenness 15b shown, unevenness in the order of nanometers is formed. One surface 35a of the first insulating layer 35 is roughened to form irregularities on the order of nanometers, whereby an anchor effect is generated, and the first insulating layer 35 and the first layer 32a constituting the second wiring layer 32 are formed. Adhesion can be improved. A first layer 33a constituting the second insulating layer 36 and the third wiring layer 33, a first layer 42a constituting the third insulating layer 45 and the fifth wiring layer 42, and a fourth insulating layer 46 and a sixth wiring layer 43. The same applies to the adhesion to the first layer 43a constituting the. The above is the structure of the multilayer wiring board 30 according to the second embodiment.
［第２の実施の形態に係る多層配線基板の製造方法］
続いて、第２の実施の形態に係る多層配線基板の製造方法について説明する。図２５〜図２９は、第２の実施の形態に係る多層配線基板の製造工程を例示する図である。図２５〜図２９において、図２４に示す多層配線基板３０と同一構成部分には同一符号を付し、その説明を省略する場合がある。図２５〜図２９を参照しながら、第２の実施の形態に係る多層配線基板３０の製造方法について説明する。
[Manufacturing Method of Multilayer Wiring Board According to Second Embodiment]
Then, the manufacturing method of the multilayer wiring board based on 2nd Embodiment is demonstrated. 25 to 29 are diagrams illustrating the manufacturing process of the multilayer wiring board according to the second embodiment. 25 to 29, the same reference numerals are given to the same components as those of the multilayer wiring board 30 shown in FIG. 24, and the description thereof may be omitted. A method for manufacturing the multilayer wiring board 30 according to the second embodiment will be described with reference to FIGS.
始めに、図２５に示す工程では、第１配線層３１、第４配線層４１、貫通電極３４が設けられたコア基板３９を用意する。コア基板３９としては、例えばガラスクロスに樹脂を含浸させた基板等を用いることができる。コア基板３９の厚さは、例えば３５〜１００μｍとすることができる。貫通電極３４は、コア基板３９の一方の面３９ａから他方の面３９ｂに貫通するビアホールに、例えばＣｕ層等を含む導電層を充填したものである。第１配線層３１は、貫通電極３４を介して第４配線層４１と電気的に接続されている。第１配線層３１及び第４配線層４１としては、例えばＣｕ層等を含む導電層を用いることができる。 First, in the process shown in FIG. 25, a core substrate 39 provided with a first wiring layer 31, a fourth wiring layer 41, and a through electrode 34 is prepared. As the core substrate 39, for example, a substrate in which a glass cloth is impregnated with a resin can be used. The thickness of the core substrate 39 can be set to 35 to 100 μm, for example. The through electrode 34 is obtained by filling a via hole penetrating from one surface 39a of the core substrate 39 to the other surface 39b with a conductive layer including, for example, a Cu layer. The first wiring layer 31 is electrically connected to the fourth wiring layer 41 through the through electrode 34. As the 1st wiring layer 31 and the 4th wiring layer 41, the conductive layer containing Cu layer etc. can be used, for example.
次いで、図２６に示す工程では、コア基板３９の一方の面３９ａに第１配線層３１を被覆する第１絶縁層３５を形成する。又、コア基板３９の他方の面３９ｂに第４配線層４１を被覆する第３絶縁層４５を形成する。更に、第１絶縁層３５の一方の面３５ａ及び第３絶縁層４５の一方の面４５ａに多孔質薄膜２３を形成する。 Next, in a step shown in FIG. 26, a first insulating layer 35 that covers the first wiring layer 31 is formed on one surface 39 a of the core substrate 39. Further, a third insulating layer 45 that covers the fourth wiring layer 41 is formed on the other surface 39 b of the core substrate 39. Further, the porous thin film 23 is formed on one surface 35 a of the first insulating layer 35 and one surface 45 a of the third insulating layer 45.
第１絶縁層３５及び第３絶縁層４５の材料としては、例えば有機材料であるエポキシ系樹脂、ポリイミド系樹脂等の絶縁樹脂を用いることができる。第１絶縁層３５及び第３絶縁層４５は、例えばシリカ等のフィラー（図示せず）を含有している。フィラーとしては、シリカ以外に、例えば酸化チタン、酸化アルミニウム、窒化アルミニウム、炭化珪素、チタン酸カルシウム、ゼオライト等の無機化合物、又は、有機化合物等を用いることができる。 As a material of the first insulating layer 35 and the third insulating layer 45, for example, an insulating resin such as an epoxy resin or a polyimide resin that is an organic material can be used. The first insulating layer 35 and the third insulating layer 45 contain a filler (not shown) such as silica. As the filler, in addition to silica, for example, an inorganic compound such as titanium oxide, aluminum oxide, aluminum nitride, silicon carbide, calcium titanate, zeolite, or an organic compound can be used.
第１絶縁層３５及び第３絶縁層４５は、例えばコア基板３９の一方の面３９ａ及び他方の面３９ｂにエポキシ系樹脂、ポリイミド系樹脂等の樹脂フィルムをラミネートした後に、樹脂フィルムをプレス（押圧）し、その後、１９０℃程度の温度で熱処理して硬化させることにより形成することができる。多孔質薄膜２３及びその形成方法については第１の実施の形態と同様であるため、詳細な説明は省略する。 The first insulating layer 35 and the third insulating layer 45 are formed by, for example, laminating a resin film such as an epoxy resin or a polyimide resin on one surface 39a and the other surface 39b of the core substrate 39, and then pressing (pressing) the resin film. ) And then cured by heat treatment at a temperature of about 190 ° C. Since the porous thin film 23 and the method for forming the same are the same as those in the first embodiment, a detailed description thereof will be omitted.
次いで、図２７に示す工程では、所定のマスク（図示せず）を介して多孔質薄膜２３及び第１絶縁層３５にレーザ光を照射し、多孔質薄膜２３及び第１絶縁層３５に第１配線層３１を露出する第１ビアホール３５ｘを形成する。又、所定のマスク（図示せず）を介して多孔質薄膜２３及び第３絶縁層４５にレーザ光を照射し、多孔質薄膜２３及び第３絶縁層４５に第４配線層４１を露出する第３ビアホール４５ｘを形成する。レーザとしては、例えばＣＯ２レーザ等を用いることができる。 Next, in the step shown in FIG. 27, the porous thin film 23 and the first insulating layer 35 are irradiated with laser light through a predetermined mask (not shown), and the porous thin film 23 and the first insulating layer 35 are first irradiated. A first via hole 35x exposing the wiring layer 31 is formed. Further, the porous thin film 23 and the third insulating layer 45 are irradiated with laser light through a predetermined mask (not shown), and the fourth wiring layer 41 is exposed to the porous thin film 23 and the third insulating layer 45. Three via holes 45x are formed. For example, a CO 2 laser or the like can be used as the laser.
この工程で、第１ビアホール３５ｘ内に露出する第１配線層３１上及び第３ビアホール４５ｘ内に露出する第４配線層４１上に、樹脂残渣３５ｃ及び樹脂残渣４５ｃ（スミア）が発生する場合がある。なお、第１絶縁層３５の一方の面３５ａ及び第３絶縁層４５の一方の面４５ａは多孔質薄膜２３に覆われているが、多孔質薄膜２３の厚さＴ１は極めて薄い（例えば５０〜１００ｎｍ）ため、レーザ加工に影響を及ぼすことはない。 In this step, resin residue 35c and resin residue 45c (smear) may be generated on the first wiring layer 31 exposed in the first via hole 35x and on the fourth wiring layer 41 exposed in the third via hole 45x. is there. Note that one surface 35a of the first insulating layer 35 and one surface 45a of the third insulating layer 45 are covered with the porous thin film 23, but the thickness T1 of the porous thin film 23 is extremely thin (for example, 50 to 50). Therefore, laser processing is not affected.
次いで、図２８に示す工程では、図２７に示す樹脂残渣３５ｃ及び樹脂残渣４５ｃを除去する（所謂デスミア処理）。樹脂残渣３５ｃを除去することにより、第１配線層３１と、後述する工程で第１配線層３１上に形成される第２配線層３２との接続信頼性を向上させることができる。又、樹脂残渣４５ｃを除去することにより、第４配線層４１と、後述する工程で第４配線層４１上に形成される第５配線層４２との接続信頼性を向上させることができる。 28, the resin residue 35c and the resin residue 45c shown in FIG. 27 are removed (so-called desmear treatment). By removing the resin residue 35c, the connection reliability between the first wiring layer 31 and the second wiring layer 32 formed on the first wiring layer 31 in a process to be described later can be improved. Further, by removing the resin residue 45c, it is possible to improve the connection reliability between the fourth wiring layer 41 and the fifth wiring layer 42 formed on the fourth wiring layer 41 in a process described later.
樹脂残渣３５ｃ及び樹脂残渣４５ｃは、例えば過マンガン酸塩を含有した溶液(過マンガン酸処理）、或いはプラズマ処理等で酸化分解することにより除去することができる。第１絶縁層３５の一方の面３５ａ及び第３絶縁層４５の一方の面４５ａは多孔質薄膜２３に覆われているため、従来のように、樹脂残渣３５ｃ及び樹脂残渣４５ｃを除去する際に第１絶縁層３５の一方の面３５ａ及び第３絶縁層４５の一方の面４５ａにマイクロメートルオーダーの凹凸が形成されることはない。 The resin residue 35c and the resin residue 45c can be removed by, for example, oxidative decomposition using a solution containing permanganate (permanganate treatment) or plasma treatment. Since one surface 35a of the first insulating layer 35 and one surface 45a of the third insulating layer 45 are covered with the porous thin film 23, when the resin residue 35c and the resin residue 45c are removed as in the related art. Irregularities on the order of micrometers are not formed on one surface 35a of the first insulating layer 35 and one surface 45a of the third insulating layer 45.
多孔質薄膜２３は多数の微細孔２３ｘを有するため、所謂デスミア処理の際に、微細孔２３ｘからわずかに過マンガン酸液又はプラズマが第１絶縁層３５の一方の面３５ａ及び第３絶縁層４５の一方の面４５ａに到達し、第１絶縁層３５の一方の面３５ａ及び第３絶縁層４５の一方の面４５ａには図１７に示す凹凸１５ｂと同様に、ナノメートルオーダーの凹凸が形成される。このように、ナノメートルオーダーの凹凸は、多孔質薄膜２３の有する多数の微細孔２３ｘを介して（多孔質薄膜２３をマスクとして）形成されるため、特別なマスク等を準備する必要はない。 Since the porous thin film 23 has a large number of micropores 23x, during the so-called desmear process, a slight amount of permanganate solution or plasma is generated from the micropores 23x on one surface 35a of the first insulating layer 35 and the third insulating layer 45. The first surface 45a of the first insulating layer 35 and the first surface 45a of the first insulating layer 35 and the first surface 45a of the third insulating layer 45 are formed with unevenness of nanometer order, similar to the unevenness 15b shown in FIG. The As described above, the irregularities in the order of nanometers are formed through a large number of micropores 23x of the porous thin film 23 (using the porous thin film 23 as a mask), so that it is not necessary to prepare a special mask or the like.
なお、ナノメートルオーダーの凹凸は、前述のように、例えば過マンガン酸塩を含有した溶液(過マンガン酸処理）、或いはプラズマ処理等により形成することができるが、プラズマ処理等の異方性エッチングにより形成することがより好ましい。異方性エッチングを用いれば微細孔２３ｘの径に対応した凹凸が形成されるが、過マンガン酸塩を含有した溶液等の液体を用いると微細孔２３ｘの径よりも大きな凹凸が形成される場合があり、凹凸の大きさの制御が困難だからである。 In addition, as described above, the unevenness of nanometer order can be formed by, for example, a solution containing permanganate (permanganic acid treatment) or plasma treatment, but anisotropic etching such as plasma treatment. It is more preferable to form by. When anisotropic etching is used, irregularities corresponding to the diameter of the fine holes 23x are formed, but when liquid such as a solution containing permanganate is used, irregularities larger than the diameter of the fine holes 23x are formed. This is because it is difficult to control the size of the unevenness.
次いで、図２９に示す工程では、ソフトエッチングを行う。ここで、ソフトエッチングとは、第１ビアホール３５ｘ内に露出する第１配線層３１を構成する第２層３１ｂの表面、及び第３ビアホール４５ｘ内に露出する第４配線層４１を構成する第２層４１ｂの表面を数μｍ程度均一にエッチングすることである。ソフトエッチング工程は、後述する無電解めっき法の一工程である。ソフトエッチングを行うことにより、第１ビアホール３５ｘ内に露出する第１配線層３１を構成する第２層１１ｂ、及び第３ビアホール４５ｘ内に露出する第４配線層４１を構成する第２層４１ｂの表面酸化物等が除去され、表面が活性化される。 Next, in the step shown in FIG. 29, soft etching is performed. Here, soft etching refers to the surface of the second layer 31b constituting the first wiring layer 31 exposed in the first via hole 35x and the second wiring layer 41 constituting the fourth wiring layer 41 exposed in the third via hole 45x. The surface of the layer 41b is etched uniformly about several μm. The soft etching step is one step of the electroless plating method described later. By performing soft etching, the second layer 11b constituting the first wiring layer 31 exposed in the first via hole 35x and the second layer 41b constituting the fourth wiring layer 41 exposed in the third via hole 45x are formed. Surface oxides and the like are removed and the surface is activated.
例えば、第１配線層３１を構成する第２層３１ｂ及び第４配線層４１を構成する第２層４１ｂの材料としてＣｕを用い、多孔質薄膜２３の材料としてもＣｕを用いた場合には、ソフトエッチングを行うことにより、第２層３１ｂ及び第２層４１ｂの表面を数μｍ程度均一にエッチングするのと同時に多孔質薄膜２３は除去される。多孔質薄膜２３の厚さＴ１は極めて薄い（例えば５０〜１００ｎｍ）ためである。なお、多孔質薄膜２３の材料として、第１配線層３１を構成する第２層３１ｂ及び第４配線層４１を構成する第２層４１ｂの材料と異なる材料を用いた場合には、ソフトエッチングとは別に多孔質薄膜２３を除去する工程を設ける必要がある。 For example, when Cu is used as the material of the second layer 31b constituting the first wiring layer 31 and the second layer 41b constituting the fourth wiring layer 41, and Cu is also used as the material of the porous thin film 23, By performing soft etching, the surface of the second layer 31b and the second layer 41b is uniformly etched by about several μm, and the porous thin film 23 is removed at the same time. This is because the thickness T1 of the porous thin film 23 is extremely thin (for example, 50 to 100 nm). If a material different from the material of the second layer 31b constituting the first wiring layer 31 and the second layer 41b constituting the fourth wiring layer 41 is used as the material of the porous thin film 23, soft etching and In addition, it is necessary to provide a process for removing the porous thin film 23.
次いで、第１の実施の形態の図１９〜図２３と同様な工程により、図２４に示す第２の実施の形態に係る多層配線基板３０が製造される。以上が、第２の実施の形態に係る多層配線基板３０の製造方法である。 Next, the multilayer wiring board 30 according to the second embodiment shown in FIG. 24 is manufactured by the same steps as those in FIGS. 19 to 23 of the first embodiment. The above is the manufacturing method of the multilayer wiring board 30 according to the second embodiment.
第２の実施の形態によれば、コア基板の一方の面及び他方の面に第１の実施の形態と同様の方法で配線層及び絶縁層を積層形成することにより、第１の実施の形態と同様の効果を奏する。 According to the second embodiment, the wiring layer and the insulating layer are stacked and formed on one surface and the other surface of the core substrate in the same manner as in the first embodiment, so that the first embodiment Has the same effect as.
〈実施例〉
実施例では、実際に絶縁層上にＣＶＤ法で多孔質薄膜を形成し、その後プラズマ処理（ＲＩＥ）及びソフトエッチングした例を示す。
<Example>
In the embodiment, an example is shown in which a porous thin film is actually formed on the insulating layer by a CVD method, and then plasma treatment (RIE) and soft etching are performed.
ＣＶＤ法における粒径は、原料の供給量・基板と原料間の距離（基板間距離）、基板温度、圧力等で制御できる。それぞれの制御範囲を以下に述べる。原料の供給量の範囲は、１ｇ／ｍ２〜１０ｇ／ｍ２が好ましい。基板間距離は、１０〜５０ｍｍが好ましい。基板温度は、１２０℃以上が好ましい。圧力は、１００Ｐａ以下程度が好ましい。なお、原料の加熱は１５０℃以上とし、原料の昇温速度は１℃／ｍｉｎ〜４℃／ｍｉｎ程度とすることが好ましい。 The particle size in the CVD method can be controlled by the supply amount of the raw material, the distance between the substrate and the raw material (distance between the substrates), the substrate temperature, the pressure and the like. Each control range is described below. Supply amount in the range of raw materials, 1g / m 2 ~10g / m 2 is preferred. The distance between the substrates is preferably 10 to 50 mm. The substrate temperature is preferably 120 ° C. or higher. The pressure is preferably about 100 Pa or less. Note that the heating of the raw material is preferably 150 ° C. or higher, and the rate of temperature increase of the raw material is preferably about 1 ° C./min to 4 ° C./min.
プラズマ処理は、プロセスガスに酸素を用い、ガス圧は数１０Ｐａ程度、ＲＦ電圧は２００〜４００ｅＶ、処理時間は３０〜１２０秒程度とすることが好ましい。 In the plasma treatment, it is preferable to use oxygen as a process gas, a gas pressure is about several tens of Pa, an RF voltage is 200 to 400 eV, and a treatment time is about 30 to 120 seconds.
上記に挙げた条件で、エポキシ系の樹脂からなる絶縁層上にＣＶＤ法でＣｕからなる多孔質薄膜を形成し、その後プラズマ処理（ＲＩＥ）及びソフトエッチングした。そして、それぞれの場合の表面形状を原子間力顕微鏡（ＡＦＭ）で確認した。 Under the above-mentioned conditions, a porous thin film made of Cu was formed by CVD on an insulating layer made of epoxy resin, and then plasma treatment (RIE) and soft etching were performed. And the surface shape in each case was confirmed with the atomic force microscope (AFM).
図３０は、多孔質薄膜形成前の絶縁層の表面形状の原子間力顕微鏡（ＡＦＭ）写真である。なお、縦方向及び横方向は１目盛り当たり１μｍであり、高さ方向は１目盛り当たり８００ｎｍである。図３０に示すように、絶縁層の表面には凹凸が確認されるが、これは故意に形成したものではなく元々から存在するものである。 FIG. 30 is an atomic force microscope (AFM) photograph of the surface shape of the insulating layer before forming the porous thin film. The vertical and horizontal directions are 1 μm per division, and the height direction is 800 nm per division. As shown in FIG. 30, unevenness is confirmed on the surface of the insulating layer, but this is not intentionally formed but originally exists.
図３１は、絶縁層上に形成した多孔質薄膜の表面形状の原子間力顕微鏡（ＡＦＭ）写真である。なお、縦方向及び横方向は１目盛り当たり１μｍであり、高さ方向は１目盛り当たり８００ｎｍである。図３１に示すように、多孔質薄膜の表面には図３０と同様の凹凸が確認できる。これは、絶縁層上に形成した多孔質薄膜の厚さが、極めて薄い（例えば５０〜１００ｎｍ）からである。なお、図３１に示す多孔質薄膜には微細孔が形成されているはずであるが、倍率の関係上確認することはできない。 FIG. 31 is an atomic force microscope (AFM) photograph of the surface shape of the porous thin film formed on the insulating layer. The vertical and horizontal directions are 1 μm per division, and the height direction is 800 nm per division. As shown in FIG. 31, the same unevenness | corrugation as FIG. 30 can be confirmed on the surface of a porous thin film. This is because the thickness of the porous thin film formed on the insulating layer is extremely thin (for example, 50 to 100 nm). In addition, although the micropore should be formed in the porous thin film shown in FIG. 31, it cannot confirm from the relationship of magnification.
図３２は、多孔質薄膜除去後の絶縁層の表面形状の原子間力顕微鏡（ＡＦＭ）写真である。なお、縦方向及び横方向は１目盛り当たり１μｍであり、高さ方向も１目盛り当たり１μｍである。図３２は、図３１に示す多孔質薄膜が形成された絶縁層をプラズマ処理し、更にソフトエッチングにより多孔質薄膜を除去した後の絶縁層の表面形状を示している。図３３は、従来のプラズマ処理後の絶縁層の表面形状の原子間力顕微鏡（ＡＦＭ）写真である。なお、縦方向及び横方向は１目盛り当たり１μｍであり、高さ方向は１目盛り当たり１．２μｍである。図３３は、図３２と比較するために示したものであり、従来のように多孔質薄膜が形成されていない絶縁層をプラズマ処理し、更にソフトエッチングを行った後の絶縁層の表面形状を示している。 FIG. 32 is an atomic force microscope (AFM) photograph of the surface shape of the insulating layer after removal of the porous thin film. The vertical and horizontal directions are 1 μm per division, and the height direction is also 1 μm per division. FIG. 32 shows the surface shape of the insulating layer after plasma processing is performed on the insulating layer on which the porous thin film shown in FIG. 31 is formed and the porous thin film is removed by soft etching. FIG. 33 is an atomic force microscope (AFM) photograph of the surface shape of the insulating layer after the conventional plasma treatment. The vertical direction and the horizontal direction are 1 μm per scale, and the height direction is 1.2 μm per scale. FIG. 33 is shown for comparison with FIG. 32, and shows the surface shape of the insulating layer after the plasma processing is performed on the insulating layer on which the porous thin film is not formed as in the prior art and the soft etching is further performed. Show.
図３３に示すように、従来のように絶縁層の表面が多孔質薄膜に覆われていない場合には絶縁層の表面にマイクロメートルオーダーの凹凸が形成されるが、図３２に示すように、絶縁層の表面が多孔質薄膜に覆われている場合には、従来のように、絶縁層の表面にマイクロメートルオーダーの凹凸が形成されないことが確認できた。なお、図３２に示す絶縁層の表面にはナノメートルオーダーの凹凸が形成されているはずであるが、倍率の関係上確認することはできない。 As shown in FIG. 33, when the surface of the insulating layer is not covered with a porous thin film as in the prior art, irregularities on the order of micrometers are formed on the surface of the insulating layer, but as shown in FIG. When the surface of the insulating layer was covered with the porous thin film, it was confirmed that the unevenness of the micrometer order was not formed on the surface of the insulating layer as in the past. In addition, although the unevenness | corrugation of nanometer order should be formed in the surface of the insulating layer shown in FIG. 32, it cannot confirm from the relationship of magnification.
続いて、実際に絶縁層上にＣＶＤ法で多孔質薄膜を形成し、その後プラズマ処理（ＲＩＥ）及びソフトエッチングした他のサンプルの例を示す。上記のサンプルでは原子間力顕微鏡（ＡＦＭ）写真を用いて表面形状の確認を行ったが、ここでは走査型電子顕微鏡（ＳＥＭ）を用いて表面形状の確認を行った。 Subsequently, an example of another sample in which a porous thin film is actually formed on the insulating layer by the CVD method, and then plasma processing (RIE) and soft etching will be described. In the above sample, the surface shape was confirmed using an atomic force microscope (AFM) photograph, but here the surface shape was confirmed using a scanning electron microscope (SEM).
上記に挙げた条件（ただし、ＣＶＤ法で多孔質薄膜を形成する際の原料の供給量を５ｇ／ｍ２とした）で、エポキシ系の樹脂からなる絶縁層上にＣＶＤ法でＣｕからなる多孔質薄膜を形成し、その後プラズマ処理（ＲＩＥ）及びソフトエッチングした。そして、それぞれの場合の表面形状を走査型電子顕微鏡（ＳＥＭ）で確認した。 Under the above-mentioned conditions (however, the supply amount of the raw material when forming the porous thin film by the CVD method is 5 g / m 2 ), the porous layer made of Cu by the CVD method on the insulating layer made of epoxy resin. A thin film was formed, followed by plasma treatment (RIE) and soft etching. And the surface shape in each case was confirmed with the scanning electron microscope (SEM).
図３４は、多孔質薄膜形成前の絶縁層の表面形状の走査型電子顕微鏡（ＳＥＭ）写真である。なお、図右下の１１個並んだ点において、隣接する点の間隔が０．１μｍである。図３４に示すように、絶縁層の表面には凹凸が確認されるが、これは故意に形成したものではなく元々から存在するものである。 FIG. 34 is a scanning electron microscope (SEM) photograph of the surface shape of the insulating layer before the porous thin film is formed. In addition, in the 11 points arranged in the lower right of the figure, the interval between adjacent points is 0.1 μm. As shown in FIG. 34, irregularities are confirmed on the surface of the insulating layer, but this is not intentionally formed but originally exists.
図３５は、絶縁層上に形成した多孔質薄膜の表面形状の走査型電子顕微鏡（ＳＥＭ）写真である。なお、図右下の１１個並んだ点において、隣接する点の間隔が０．１μｍである。図３５と図３４とを比較すると、図３５では、多数の微細孔を有する薄膜（多孔質薄膜）が形成されていることが確認できる。 FIG. 35 is a scanning electron microscope (SEM) photograph of the surface shape of the porous thin film formed on the insulating layer. In addition, in the 11 points arranged in the lower right of the figure, the interval between adjacent points is 0.1 μm. When FIG. 35 is compared with FIG. 34, it can be confirmed in FIG. 35 that a thin film (porous thin film) having a large number of micropores is formed.
図３６は、多孔質薄膜除去後の絶縁層の表面形状の走査型電子顕微鏡（ＳＥＭ）写真である。なお、図右下の１１個並んだ点において、隣接する点の間隔が０．１μｍである。図３６は、図３５に示す多孔質薄膜が形成された絶縁層をプラズマ処理し、更にソフトエッチングにより多孔質薄膜を除去した後の絶縁層の表面形状を示している。図３７は、従来のプラズマ処理後の絶縁層の表面形状の走査型電子顕微鏡（ＳＥＭ）写真である。なお、図右下の１１個並んだ点において、隣接する点の間隔が０．１μｍである。図３７は、図３６と比較するために示したものであり、従来のように多孔質薄膜が形成されていない絶縁層をプラズマ処理し、更にソフトエッチングを行った後の絶縁層の表面形状を示している。 FIG. 36 is a scanning electron microscope (SEM) photograph of the surface shape of the insulating layer after removal of the porous thin film. In addition, in the 11 points arranged in the lower right of the figure, the interval between adjacent points is 0.1 μm. FIG. 36 shows the surface shape of the insulating layer after the insulating layer on which the porous thin film shown in FIG. 35 is formed is subjected to plasma treatment and the porous thin film is removed by soft etching. FIG. 37 is a scanning electron microscope (SEM) photograph of the surface shape of the insulating layer after the conventional plasma treatment. In addition, in the 11 points arranged in the lower right of the figure, the interval between adjacent points is 0.1 μm. FIG. 37 is shown for comparison with FIG. 36, and shows the surface shape of the insulating layer after plasma processing is performed on the insulating layer on which the porous thin film is not formed as in the prior art and soft etching is performed. Show.
図３７に示すように、従来のように絶縁層の表面が多孔質薄膜に覆われていない場合には絶縁層の表面にマイクロメートルオーダーの凹凸が形成されるため、図３４に示すプラズマ処理前の絶縁層の表面の形状は維持されていない。一方、図３６に示すように、絶縁層の表面が多孔質薄膜に覆われている場合には、従来のように絶縁層の表面にマイクロメートルオーダーの凹凸が形成されず、図３４に示すプラズマ処理前の絶縁層の表面の形状がある程度維持されつつ、ナノメートルオーダーの凹凸が形成されている。図３６に示す走査型電子顕微鏡（ＳＥＭ）写真を拡大して測定したところ、７５ｎｍ程度の凹凸（ナノメートルオーダーの凹凸）が形成されていることが確認された。 As shown in FIG. 37, when the surface of the insulating layer is not covered with a porous thin film as in the prior art, irregularities on the order of micrometers are formed on the surface of the insulating layer. The shape of the surface of the insulating layer is not maintained. On the other hand, as shown in FIG. 36, when the surface of the insulating layer is covered with a porous thin film, the surface of the insulating layer is not uneven on the surface of the insulating layer as in the prior art, and the plasma shown in FIG. Concavities and convexities on the order of nanometers are formed while maintaining the shape of the surface of the insulating layer before the treatment to some extent. When the scanning electron microscope (SEM) photograph shown in FIG. 36 was enlarged and measured, it was confirmed that irregularities of about 75 nm (nanometer-order irregularities) were formed.
続いて、図３４に例示した表面形状、図３６に例示した表面形状、及び図３７に例示した表面形状について、表面粗度Ｒａ及びＲｚ、並びに密着強度の評価を行った。表面粗度Ｒａ及びＲｚは原子間力顕微鏡（ＡＦＭ）を用いて評価した。なお、表面粗度ＲａとはＪＩＳ Ｂ ０６０１−１９９４に記載された方法に準じて測定した算術平均粗さ、表面粗度ＲｚとはＪＩＳ Ｂ ０６０１−１９９４に記載された方法に準じて測定した十点平均粗さである。 Subsequently, the surface roughness Ra and Rz and the adhesion strength of the surface shape illustrated in FIG. 34, the surface shape illustrated in FIG. 36, and the surface shape illustrated in FIG. 37 were evaluated. The surface roughness Ra and Rz were evaluated using an atomic force microscope (AFM). The surface roughness Ra is an arithmetic average roughness measured in accordance with the method described in JIS B 0601-1994, and the surface roughness Rz is 10% measured in accordance with the method described in JIS B 0601-1994. Point average roughness.
又、密着強度は、絶縁層上に厚さ３５μｍの配線層（Ｃｕ膜）を配線幅１ｃｍの短冊状に形成し、９０°ピール法を用いて評価した。なお、９０°ピール法とは、引っ張り試験機を用いて配線層（Ｃｕ膜）を絶縁層から剥がし、その時の強度を測定する方法であり、剥がす時に絶縁層と配線層（Ｃｕ膜）の角度を９０°にするものである。 Further, the adhesion strength was evaluated by forming a wiring layer (Cu film) having a thickness of 35 μm in a strip shape with a wiring width of 1 cm on the insulating layer and using a 90 ° peel method. The 90 ° peel method is a method in which the wiring layer (Cu film) is peeled off from the insulating layer using a tensile tester, and the strength at that time is measured. The angle between the insulating layer and the wiring layer (Cu film) when peeling off. Is 90 °.
表１に評価結果を示す。表１において、「未処理」は、多孔質薄膜形成前の絶縁層を示している（図３４に例示した表面形状）。「本発明」は、多孔質薄膜が形成された絶縁層をプラズマ処理し、更にソフトエッチングにより多孔質薄膜を除去した後の絶縁層を示している（図３６に例示した表面形状）。「従来」は、多孔質薄膜が形成されていない絶縁層をプラズマ処理し、更にソフトエッチングを行った後の絶縁層を示している（図３７に例示した表面形状）。 Table 1 shows the evaluation results. In Table 1, “Untreated” indicates an insulating layer before the formation of the porous thin film (surface shape illustrated in FIG. 34). The “present invention” shows the insulating layer after the insulating thin film on which the porous thin film is formed is subjected to plasma treatment and the porous thin film is removed by soft etching (surface shape illustrated in FIG. 36). “Conventional” indicates the insulating layer after the plasma treatment is performed on the insulating layer on which the porous thin film is not formed and the soft etching is performed (surface shape illustrated in FIG. 37).
表１に示す「本発明」と「従来」とを比較すると、「本発明」の表面粗度Ｒａ及びＲｚは「従来」の表面粗度Ｒａ及びＲｚの６割程度に抑えられているが、「本発明」の密着強度は「従来」の密着強度と同等である。すなわち、絶縁層の表面を必要以上に粗さずに、従来と同等の密着強度が得られることが確認できた。 Comparing the “present invention” and “conventional” shown in Table 1, the surface roughness Ra and Rz of the “present invention” are suppressed to about 60% of the surface roughness Ra and Rz of the “conventional”. The adhesion strength of “present invention” is equivalent to that of “conventional”. That is, it was confirmed that the adhesion strength equivalent to the conventional one could be obtained without unnecessarily roughening the surface of the insulating layer.
又、表１において、「未処理」の密着強度は、測定不能であった。測定器の測定範囲は１００［ｇｆ／ｃｍ］以上であるため、「未処理」の密着強度は１００［ｇｆ／ｃｍ］未満であり、「未処理」の密着強度は不十分であるといえる。なお、表１に示す「本発明」と「未処理」とを比較すると、表面粗度Ｒａ及びＲｚがほぼ同等となっているが、これは絶縁層そのものが有する凹凸を測定しているため（ナノメートルオーダーの凹凸は測定されていない）と考えられる。「未処理」の密着強度と「本発明」の密着強度が大きく異なり、「本発明」の密着強度が「従来」の密着強度と同等であることを考慮すれば、実際には、「本発明」の絶縁層の表面にはナノメートルオーダーの凹凸が形成されていると考えられる。 In Table 1, the adhesion strength of “untreated” was not measurable. Since the measuring range of the measuring instrument is 100 [gf / cm] or more, the adhesion strength of “untreated” is less than 100 [gf / cm], and it can be said that the adhesion strength of “untreated” is insufficient. In addition, when comparing the “present invention” and “untreated” shown in Table 1, the surface roughness Ra and Rz are almost equal, but this is because the unevenness of the insulating layer itself is measured ( It is thought that irregularities on the order of nanometers have not been measured). In view of the fact that the adhesion strength of “untreated” and the adhesion strength of “present invention” are greatly different, and that the adhesion strength of “present invention” is equivalent to the adhesion strength of “conventional”, It is considered that the surface of the insulating layer is formed with irregularities on the order of nanometers.
このように、本実施例によって、本発明に係る絶縁層の表面にはナノメートルオーダーの凹凸が形成され、本発明に係る絶縁層と配線層との間には従来と同等の密着強度が得られることが確認された。 As described above, according to this example, the surface of the insulating layer according to the present invention has irregularities on the order of nanometers, and the adhesion strength equivalent to the conventional one is obtained between the insulating layer according to the present invention and the wiring layer. It was confirmed that
以上、好ましい実施の形態及び実施例について詳説したが、上述した実施の形態及び実施例に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態及び実施例に種々の変形及び置換を加えることができる。 The preferred embodiments and examples have been described in detail above, but the present invention is not limited to the above-described embodiments and examples, and the above-described embodiments are not deviated from the scope described in the claims. Various modifications and substitutions can be made to the embodiments.
１０，３０ 多層配線基板
１１，３１ 第１配線層
１１ａ，１２ａ，１３ａ，１４ａ，３２ａ，３３ａ，４２ａ，４３ａ 第１層
１１ｂ，１２ｂ，１３ｂ，１４ｂ，３１ｂ，３３ｂ，４２ｂ，４３ｂ 第２層
１２，３２ 第２配線層
１３，３３ 第３配線層
１４，４１ 第４配線層
１５，３５ 第１絶縁層
１５ａ，１６ａ，１７ａ，２１ａ，３５ａ，３６ａ，４５ａ，４６ａ，３９ａ 一方の面
１５ｂ 凹凸
１５ｃ，３５ｃ，４５ｃ 樹脂残渣
１５ｘ，３５ｘ 第１ビアホール
１６，３６ 第２絶縁層
１６ｘ，３６ｘ 第２ビアホール
１７，４５ 第３絶縁層
１７ｘ，４５ｘ 第３ビアホール
１８ ソルダーレジスト層
１８ｘ，２２ｘ，３８ｘ，４８ｘ 開口部
１９ フィラー
２１ 支持体
２２ レジスト膜
２３ 多孔質薄膜
２３ｘ 微細孔
３４ 貫通電極
３８ 第１ソルダーレジスト層
３９ コア基板
３９ｂ 他方の面
４２ 第５配線層
４３ 第６配線層
４６ 第４絶縁層
４６ｘ 第４ビアホール
４８ 第２ソルダーレジスト層
Ｔ１ 厚さ
10, 30 Multilayer wiring board 11, 31 First wiring layer 11a, 12a, 13a, 14a, 32a, 33a, 42a, 43a First layer 11b, 12b, 13b, 14b, 31b, 33b, 42b, 43b Second layer 12 , 32 Second wiring layer 13, 33 Third wiring layer 14, 41 Fourth wiring layer 15, 35 First insulating layer 15a, 16a, 17a, 21a, 35a, 36a, 45a, 46a, 39a One surface 15b Concavity and convexity 15c , 35c, 45c Resin residue 15x, 35x First via hole 16, 36 Second insulating layer 16x, 36x Second via hole 17, 45 Third insulating layer 17x, 45x Third via hole 18 Solder resist layer 18x, 22x, 38x, 48x Opening Part 19 Filler 21 Support 22 Resist film 23 Porous thin film 23x Micropore 34 Through electrode 3 The first solder resist layer 39 core substrate 39b other surface 42 fifth wiring layer 43 sixth wiring layer 46 fourth insulating layer 46x fourth via hole 48 second solder resist layer T1 thickness
Claims (8)
前記多孔質薄膜及び前記絶縁層に前記第１配線層を露出する開口部を形成する第２工程と、
前記開口部内に露出する前記第１配線層上の残渣を除去するとともに、前記多孔質薄膜をマスクとして、前記絶縁層の前記多孔質薄膜が形成されている面にナノメートルオーダーの多数の凹凸を形成する第３工程と、
前記多孔質薄膜を除去する第４工程と、
前記絶縁層の前記ナノメートルオーダーの多数の凹凸が形成されている面に第２配線層を形成する第５工程と、を有する多層配線基板の製造方法。 A first step of sequentially laminating a first wiring layer, an insulating layer, and a porous thin film;
A second step of forming an opening exposing the first wiring layer in the porous thin film and the insulating layer;
While removing the residue on the first wiring layer exposed in the opening, the surface of the insulating layer on which the porous thin film is formed has a large number of irregularities on the order of nanometers using the porous thin film as a mask. A third step of forming;
A fourth step of removing the porous thin film;
And a fifth step of forming a second wiring layer on the surface of the insulating layer on which a large number of projections and depressions in the order of nanometers are formed.
前記第４工程は、前記開口部内に露出する前記第１配線層の表面をエッチングするソフトエッチング工程であり、
前記多孔質薄膜は、前記ソフトエッチング工程により除去される請求項１乃至５の何れか一項記載の多層配線基板の製造方法。 The first wiring layer and the porous thin film are formed of the same metal material,
The fourth step is a soft etching step for etching the surface of the first wiring layer exposed in the opening,
The method for manufacturing a multilayer wiring board according to claim 1, wherein the porous thin film is removed by the soft etching step.
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