JP2010165853A - Impedance matching circuit and semiconductor device package - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a structure for suppressing an increase of the number of manufacturing processes without increasing the number of components constituting an impedance matching circuit and relieving trouble such as positioning in mounting. <P>SOLUTION: In the impedance matching circuit 40a used in a semiconductor device in which a high frequency signal is treated, and a semiconductor device package integrated with the impedance matching circuit 40a, the impedance matching circuits are provided with insulating substrates 50a and 50b and transmission lines 60a and 60b formed on each flat surface of the insulating substrate. The impedance matching circuits 40a and 40b are integrated with the semiconductor device package. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

この発明は、高周波信号が扱われる半導体装置で用いられる、インピーダンス整合回路と、このインピーダンス整合回路と一体に構成された半導体装置用パッケージに関するものである。   The present invention relates to an impedance matching circuit used in a semiconductor device that handles high-frequency signals, and a package for a semiconductor device that is configured integrally with the impedance matching circuit.

一般に、高周波信号が扱われるシステムでは、高周波信号が伝送される伝送線路の特性インピーダンスは５０Ωとされている。半導体装置は、出力電力を確保するために、伝送線路に並列に接続されることが行われる。一般に、半導体装置の特性インピーダンスは低いので、伝送線路と半導体装置との間にインピーダンス整合回路を設けることが広く行われている（例えば、特許文献１参照）。   In general, in a system in which a high frequency signal is handled, the characteristic impedance of a transmission line through which the high frequency signal is transmitted is 50Ω. The semiconductor device is connected in parallel to the transmission line in order to ensure output power. In general, since the characteristic impedance of a semiconductor device is low, it is widely performed to provide an impedance matching circuit between the transmission line and the semiconductor device (see, for example, Patent Document 1).

特許文献１に開示されたインピーダンス整合回路は、一枚のセラミックス基板にμストリップラインからなる伝送線路と、スタブとを備えている。しかし、このインピーダンス整合回路は、高周波信号の周波数、セラミックス基板の厚み及び誘電率、並びに整合すべきインピーダンスにより、スタブや伝送線路の寸法がほぼ一義に決まってしまい、設計自由度が非常に低い。   The impedance matching circuit disclosed in Patent Document 1 includes a transmission line composed of a μ strip line and a stub on a single ceramic substrate. However, this impedance matching circuit has a very low degree of design freedom because the dimensions of the stub and the transmission line are almost uniquely determined by the frequency of the high frequency signal, the thickness and dielectric constant of the ceramic substrate, and the impedance to be matched.

この問題を解決するために、誘電率の異なる２枚の基板を用いて、インピーダンス整合回路を形成する技術が開示されている（例えば、非特許文献１参照）。   In order to solve this problem, a technique for forming an impedance matching circuit using two substrates having different dielectric constants is disclosed (for example, see Non-Patent Document 1).

非特許文献１に開示されたインピーダンス整合回路は、互いに金線で結ばれた誘電率の異なる２枚の基板に跨って、形成されている。このように構成することにより、インピーダンス整合回路の寸法上の設計自由度は向上する。   The impedance matching circuit disclosed in Non-Patent Document 1 is formed across two substrates having different dielectric constants connected to each other by a gold wire. With this configuration, the degree of freedom in designing the impedance matching circuit is improved.

特開平６−６１５１号公報JP-A-6-6151

辻聖一他、「Ｋｕ帯ＶＳＡＴ用高出力ＧａＡｓＦＥＴ」、三菱電機技報 Ｖｏｌ．７８、Ｎｏ．３、２００４、ｐｐ．４２−４５Seiichi Tsuji et al., “High-power GaAsFET for Ku-band VSAT”, Mitsubishi Electric Technical Report Vol. 78, no. 3, 2004, pp. 42-45

しかしながら、上述の非特許文献１に開示されているインピーダンス整合回路では、新たに、
（１）インピーダンス整合回路を構成する部品点数が増すことにより、製造工程数が増加する
（２）インピーダンス整合回路を構成する２枚の基板を正確に位置合せする必要がある
（３）インピーダンス整合回路の設計にあたり、２枚の基板の接続に用いられる金線に由来して余分なインダクタンス成分を考慮する必要がある
（４）誘電率の異なる２枚の基板を使うことにより、製造コストが増加する
などの課題が生じる。 However, in the impedance matching circuit disclosed in Non-Patent Document 1 described above,
(1) The number of manufacturing steps increases as the number of parts constituting the impedance matching circuit increases. (2) Two substrates constituting the impedance matching circuit need to be accurately aligned. (3) Impedance matching circuit. Design, it is necessary to consider an extra inductance component derived from the gold wire used to connect the two substrates. (4) The use of two substrates having different dielectric constants increases the manufacturing cost. Such issues arise.

また、インピーダンス整合回路を実装するには、位置決め等の手間がかかる。   In addition, it takes time and effort to position the impedance matching circuit.

この発明は、上述の課題に鑑みてなされたものであり、この発明の目的は、上述した課題を解決するインピーダンス整合回路と、実装にあたって、位置決め等の手間が緩和される、インピーダンス整合回路が組み込まれた半導体装置用パッケージを提供することにある。   The present invention has been made in view of the above-described problems, and an object of the present invention is to incorporate an impedance matching circuit that solves the above-described problems and an impedance matching circuit that eases positioning and the like during mounting. Another object of the present invention is to provide a package for a semiconductor device.

上述した目的を達成するために、この発明の、伝送線路を伝播する高周波信号の、入力側と出力側におけるインピーダンスを整合させるインピーダンス整合回路は、一枚の絶縁性基板と、絶縁性基板の１の平坦な表面上に形成された伝送線路とを備えて構成される。   In order to achieve the above-described object, an impedance matching circuit for matching impedances on the input side and output side of a high-frequency signal propagating through a transmission line according to the present invention includes one insulating substrate and one insulating substrate. And a transmission line formed on a flat surface.

上述したインピーダンス整合回路の好適な実施形態によれば、絶縁性基板の厚みが、入力側から出力側にかけて階段状に変化しているのが良い。   According to the preferred embodiment of the impedance matching circuit described above, it is preferable that the thickness of the insulating substrate changes stepwise from the input side to the output side.

また、伝送線路が、入力側と出力側の一方の側から他方の側にかけて分岐しているのが良い。   The transmission line may be branched from one side of the input side and the output side to the other side.

また、上述したインピーダンス整合回路の好適な実施形態によれば、半導体素子を搭載可能な導体部を備え、伝送線路が形成された絶縁性基板が、導体部上に設けられているのが良い。   Further, according to a preferred embodiment of the impedance matching circuit described above, an insulating substrate having a conductor portion on which a semiconductor element can be mounted and on which a transmission line is formed is preferably provided on the conductor portion.

また、上述した目的を達成するために、この発明の、伝送線路を伝播する高周波信号の、入力側と出力側におけるインピーダンスを整合させるインピーダンス整合回路を備える半導体装置用パッケージは、導電性の筺体と、筺体の底面上に形成された絶縁体部と、絶縁体部の１の平坦な表面上に形成された伝送線路とを備えて構成される。   In order to achieve the above-described object, a package for a semiconductor device including an impedance matching circuit for matching impedances on the input side and the output side of a high-frequency signal propagating through a transmission line according to the present invention is provided with a conductive casing. And an insulator part formed on the bottom surface of the housing, and a transmission line formed on one flat surface of the insulator part.

上述した半導体装置用パッケージの好適な実施形態によれば、絶縁体部の厚みが、入力側から出力側にかけて階段状に変化しているのが良い。   According to the preferred embodiment of the semiconductor device package described above, it is preferable that the thickness of the insulator portion changes stepwise from the input side to the output side.

また、伝送線路が、入力側と出力側の一方の側から他方の側にかけて分岐しているのが良い。   The transmission line may be branched from one side of the input side and the output side to the other side.

この発明のインピーダンス整合回路は、１枚の絶縁性基板と、絶縁性基板の１の平坦な表面上に形成された伝送線路とを備えて構成される。このため、インピーダンス整合回路を構成する部品点数が増加せず、製造工程数の増加を抑制することができる。   The impedance matching circuit according to the present invention includes one insulating substrate and a transmission line formed on one flat surface of the insulating substrate. For this reason, the number of parts which comprise an impedance matching circuit does not increase, and the increase in the number of manufacturing processes can be suppressed.

また、インピーダンス整合回路が１枚の基板で構成されるので、従来の２枚の基板を用いたインピーダンス整合回路で必要な、２枚の基板の正確な位置合せが不要になる。また、２枚の基板の接続に用いられる金線に由来するインダクタンス成分の考慮が不要になる。   Further, since the impedance matching circuit is composed of a single substrate, it is not necessary to accurately align the two substrates, which is necessary in the conventional impedance matching circuit using two substrates. Further, it is not necessary to consider the inductance component derived from the gold wire used for connecting the two substrates.

また、従来の２枚の基板を用いたインピーダンス整合回路では、誘電率の異なる２枚の基板が使われるので、製造コストが増加する。これに対し、この発明のインピーダンス整合回路は、１枚の基板で構成されるので、製造コストの増加を抑えることができる。   In addition, in the conventional impedance matching circuit using two substrates, two substrates having different dielectric constants are used, which increases the manufacturing cost. On the other hand, since the impedance matching circuit of the present invention is composed of a single substrate, an increase in manufacturing cost can be suppressed.

また、伝送線路を、絶縁性基板の１の平坦な表面上に形成している。このため、例えば、マイクロストリップラインで形成される伝送線路に段差がなく、設計及び製造が容易になる。   Further, the transmission line is formed on one flat surface of the insulating substrate. For this reason, for example, there is no step in the transmission line formed by the microstrip line, and the design and manufacture are facilitated.

また、絶縁性基板の厚みが、入力側から出力側にかけて階段状に変化していることにより、インピーダンス変換が複数箇所で段階的に行われるので、変換ロスが少なくなる。   Further, since the thickness of the insulating substrate changes stepwise from the input side to the output side, impedance conversion is performed stepwise at a plurality of locations, so that conversion loss is reduced.

また、この発明の半導体装置用パッケージは、導電性の筺体に、インピーダンス整合回路が一体として形成されている。このため、半導体素子を搭載するに当たって、位置決め等の手間が緩和される。   In the semiconductor device package of the present invention, an impedance matching circuit is integrally formed on a conductive casing. For this reason, when mounting a semiconductor element, the effort of positioning etc. is eased.

第１実施形態の半導体装置用パッケージの平面図である。It is a top view of the package for semiconductor devices of 1st Embodiment. 第１実施形態の半導体装置用パッケージの側面図である。It is a side view of the package for semiconductor devices of 1st Embodiment. マイクロストリップラインとして形成される伝送線路の設計を説明するための概略図である。It is the schematic for demonstrating the design of the transmission line formed as a microstrip line. 第１実施形態の半導体装置用パッケージの製造方法について説明するための工程図（１）である。It is process drawing (1) for demonstrating the manufacturing method of the package for semiconductor devices of 1st Embodiment. 第１実施形態の半導体装置用パッケージの製造方法について説明するための工程図（２）である。It is process drawing (2) for demonstrating the manufacturing method of the package for semiconductor devices of 1st Embodiment. 第２実施形態の半導体装置用パッケージの側面図である。It is a side view of the package for semiconductor devices of 2nd Embodiment. 第２実施形態の半導体装置用パッケージの他の構成例の側面図である。It is a side view of the other structural example of the package for semiconductor devices of 2nd Embodiment. 第２実施形態の半導体装置用パッケージの製造方法について説明するための工程図（１）である。It is process drawing (1) for demonstrating the manufacturing method of the package for semiconductor devices of 2nd Embodiment. 第２実施形態の半導体装置用パッケージの製造方法について説明するための工程図（２）である。It is process drawing (2) for demonstrating the manufacturing method of the package for semiconductor devices of 2nd Embodiment.

以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の形状、大きさ及び配置関係については、この発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成要素の材質及び数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されるものではなく、この発明の構成の範囲を逸脱せずにこの発明の効果を達成できる多くの変更又は変形を行うことができる。なお、各図において、所要の領域を強調して示すために、平面図あるいは側面図に、領域を区別するためにハッチングを施して示す場合がある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the shape, size, and arrangement relationship of each component are merely schematically shown to the extent that the present invention can be understood. In the following, a preferred configuration example of the present invention will be described. However, the material and numerical conditions of each component are merely preferred examples. Therefore, the present invention is not limited to the following embodiments, and many changes or modifications that can achieve the effects of the present invention can be made without departing from the scope of the configuration of the present invention. In each drawing, in order to emphasize a required region, a plan view or a side view may be hatched to distinguish the region.

（第１実施形態）
図１及び図２を参照して、第１実施形態のインピーダンス整合回路及びインピーダンス整合回路を備える半導体装置用パッケージについて説明する。 (First embodiment)
With reference to FIGS. 1 and 2, the impedance matching circuit and the package for a semiconductor device including the impedance matching circuit of the first embodiment will be described.

図１は、インピーダンス整合回路を一体として備える半導体装置用パッケージの平面図である。図２は、インピーダンス整合回路を備える半導体装置用パッケージの側面図であって、フレームを一部取り除いた状態について示している。   FIG. 1 is a plan view of a package for a semiconductor device that is integrally provided with an impedance matching circuit. FIG. 2 is a side view of a package for a semiconductor device provided with an impedance matching circuit, and shows a state in which a part of the frame is removed.

半導体装置用パッケージ（以下、単にパッケージと称することもある。）に半導体素子２０が搭載された半導体装置１０は、伝送線路（図示を省略する。）に接続される。高周波信号が伝播する伝送線路の特性インピーダンスは、一般に５０Ωである。これに対し、半導体素子２０の特性インピーダンスは、数Ω程度と低い場合がある。そこで、伝送線路と半導体素子２０の特性インピーダンスの整合をとるために、インピーダンス整合回路が用いられる。   The semiconductor device 10 in which the semiconductor element 20 is mounted in a semiconductor device package (hereinafter sometimes simply referred to as a package) is connected to a transmission line (not shown). The characteristic impedance of a transmission line through which a high frequency signal propagates is generally 50Ω. On the other hand, the characteristic impedance of the semiconductor element 20 may be as low as several ohms. Therefore, an impedance matching circuit is used to match the characteristic impedance of the transmission line and the semiconductor element 20.

図１及び図２に示す第１実施形態の半導体装置用パッケージは、２つのインピーダンス整合回路４０ａ及び４０ｂを備えて構成されている。一方のインピーダンス整合回路４０ａは、伝送線路から、パッケージに搭載される半導体素子２０へ高周波信号を入力する際に用いられる。また、他方のインピーダンス整合回路４０ｂは、半導体素子から伝送線路へ高周波信号を出力する際に用いられる。パッケージに搭載される半導体素子２０は、インピーダンス整合回路４０ａ及び４０ｂと金線９０を用いて接続される。   The semiconductor device package of the first embodiment shown in FIGS. 1 and 2 includes two impedance matching circuits 40a and 40b. One impedance matching circuit 40a is used when a high frequency signal is input from the transmission line to the semiconductor element 20 mounted on the package. The other impedance matching circuit 40b is used when outputting a high-frequency signal from the semiconductor element to the transmission line. The semiconductor element 20 mounted on the package is connected to the impedance matching circuits 40 a and 40 b using the gold wire 90.

２つのインピーダンス整合回路４０ａ及び４０ｂは、それぞれ、絶縁体部５０ａ及び５０ｂと、絶縁体部５０ａ及び５０ｂの１の平坦な表面５１ａ及び５１ｂ上に形成された伝送線路６０ａ及び６０ｂとを備えて構成される。また、絶縁性基板５０の伝送線路６０が形成された表面５１と反対側の面には、電極６６ａ及び６６ｂが設けられている。また、表面に伝送線路６０ａ及び６０ｂと電極６６ａ及び６６ｂが形成された絶縁体部５０ａ及び５０ｂは、導体部３０上に設けられている。この導体部３０は、インピーダンス整合回路の接地線路として機能する。また、この導体部３０は、半導体素子２０が搭載可能となっている。なお、インピーダンス整合回路を、パッケージと一体として構成する場合、パッケージの導電性の筺体を、導体部３０として用いることができる。この場合、絶縁体部５０ａ及び５０ｂは、筺体の底面上に設けられる。   The two impedance matching circuits 40a and 40b respectively include insulator portions 50a and 50b and transmission lines 60a and 60b formed on one flat surface 51a and 51b of the insulator portions 50a and 50b. Is done. Electrodes 66a and 66b are provided on the surface of the insulating substrate 50 opposite to the surface 51 where the transmission line 60 is formed. Insulator parts 50a and 50b having transmission lines 60a and 60b and electrodes 66a and 66b formed on the surface are provided on the conductor part 30. The conductor portion 30 functions as a ground line for the impedance matching circuit. In addition, the semiconductor element 20 can be mounted on the conductor portion 30. When the impedance matching circuit is configured integrally with the package, the conductive casing of the package can be used as the conductor portion 30. In this case, the insulator parts 50a and 50b are provided on the bottom surface of the housing.

ここで、絶縁体部５０ａ及び５０ｂは、それぞれ、一枚の絶縁性基板として構成される。すなわち、第１実施形態の半導体装置用パッケージが備えるインピーダンス整合回路は、一枚の絶縁性基板（絶縁体部）と、この絶縁性基板に形成された伝送線路を備えて構成される。   Here, the insulator portions 50a and 50b are each configured as a single insulating substrate. That is, the impedance matching circuit included in the semiconductor device package according to the first embodiment includes a single insulating substrate (insulator portion) and a transmission line formed on the insulating substrate.

絶縁性基板は、例えば、セラミック基板とすることができる。なお、誘電率が高いと、基板上に作成した伝送線路の長さが、数ｍｍ、場合によっては数μｍ単位で変わった場合であっても、伝送される高周波信号の位相が大きく変化する。このため、シミュレーションの精度や、製造精度として、より高い精度が求められ、実施が困難な場合がある。従って、誘電率は最大でも２００とするのが良い。なお、誘電率の下限は、特に限定されず、真空の誘電率である１に近いものを用いても良い。   The insulating substrate can be, for example, a ceramic substrate. When the dielectric constant is high, the phase of the transmitted high-frequency signal greatly changes even when the length of the transmission line formed on the substrate changes by several mm, and in some cases, by several μm. For this reason, higher accuracy is required as simulation accuracy and manufacturing accuracy, which may be difficult to implement. Therefore, the dielectric constant is preferably 200 at the maximum. The lower limit of the dielectric constant is not particularly limited, and a dielectric constant close to 1 which is a vacuum dielectric constant may be used.

伝送線路６０ａ及び６０ｂは、例えば、マイクロストリップラインで構成される。伝送線路６０ａ及び６０ｂは、絶縁性基板５０ａ及び５０ｂの上面５１ａ及び５１ｂ上に、所定の形状に金属膜をパターニングすることにより形成される。絶縁性基板５０ａ及び５０ｂの上面５１ａ及び５１ｂは、平坦な平面である。すなわち、伝送線路６０ａ及び６０ｂは、絶縁性基板５０ａ及び５０ｂの１の平坦な上面５１ａ及び５１ｂ上に形成される。また、金属膜は、金メッキ又は金蒸着により形成できる。   The transmission lines 60a and 60b are configured by, for example, microstrip lines. The transmission lines 60a and 60b are formed by patterning a metal film in a predetermined shape on the upper surfaces 51a and 51b of the insulating substrates 50a and 50b. The upper surfaces 51a and 51b of the insulating substrates 50a and 50b are flat planes. That is, the transmission lines 60a and 60b are formed on one flat upper surface 51a and 51b of the insulating substrates 50a and 50b. The metal film can be formed by gold plating or gold vapor deposition.

この伝送線路６０ａ及び６０ｂのパターニングは、任意好適に行うことができるが、１枚の絶縁性基板上に形成された伝送線路が、インピーダンス整合を行う機能に加えて、電力合成又は分配を行う機能を有するために、伝送線路６０ａ及び６０ｂが、入力端と出力端の一方から他方にかけて分岐しているのが良い。半導体素子への高周波信号の入力に用いられる、入力用インピーダンス整合回路４０ａは、入力端から出力端にかけて分岐しており、伝送線路から入力端側に入力される高周波信号を分配して、半導体素子に送る。一方、半導体素子からの高周波信号の出力に用いられる、出力用インピーダンス整合回路４０ｂは、出力端から入力端にかけて分岐しており、半導体素子から入力端側に入力される高周波信号を合成して、伝送線路に送る。   The patterning of the transmission lines 60a and 60b can be performed arbitrarily, but the transmission line formed on one insulating substrate has a function of combining or distributing power in addition to a function of impedance matching. Therefore, it is preferable that the transmission lines 60a and 60b branch from one of the input end and the output end to the other. An input impedance matching circuit 40a used for inputting a high-frequency signal to the semiconductor element is branched from the input end to the output end, distributes the high-frequency signal input from the transmission line to the input end side, and the semiconductor element Send to. On the other hand, the output impedance matching circuit 40b used for the output of the high frequency signal from the semiconductor element is branched from the output end to the input end, and combines the high frequency signal input from the semiconductor element to the input end side, Send to transmission line.

図３を参照して、伝送線路の設計について説明する。図３は、マイクロストリップラインとして形成される伝送線路の設計を説明するための概略図である。   The design of the transmission line will be described with reference to FIG. FIG. 3 is a schematic diagram for explaining the design of a transmission line formed as a microstrip line.

マイクロストリップラインでは、絶縁性基板５２の誘電率εｒ、伝送線路６２の幅Ｗ、絶縁性基板５２の厚みｈとの間で、以下の関係が成り立つことが知られている。   In the microstrip line, it is known that the following relationship holds among the dielectric constant εr of the insulating substrate 52, the width W of the transmission line 62, and the thickness h of the insulating substrate 52.

Figure 2010165853
Figure 2010165853

なお、上記の式（１）〜（４）では、定数に繰り込まれているが、特性インピーダンスＺ０を決定するパラメータとしては、絶縁性基板の誘電率εｒ、伝送線路の幅Ｗ、及び、絶縁性基板の厚みｈに加えて、高周波信号の周波数ｆと、伝送線路の厚みｔが存在する。 In the above formulas (1) to (4), the constants are included in the constants, but as the parameters for determining the characteristic impedance Z 0 , the dielectric constant εr of the insulating substrate, the width W of the transmission line, and In addition to the thickness h of the insulating substrate, there are a frequency f of the high frequency signal and a thickness t of the transmission line.

従って、伝送線路の入力端側と出力端側のそれぞれに対して、所望の特性インピーダンスＺ０の値が得られるように、上述のパラメータを決定すれば良い。 Thus, for each of the output end and the input end of the transmission line, as the value of the desired characteristic impedance Z 0 is obtained, it may be determined parameters described above.

（第１実施形態の製造方法）
図４及び図５を参照して、半導体装置用パッケージの製造方法について説明する。図４及び図５は、半導体装置用パッケージの製造方法について説明するための工程図である。 (Manufacturing method of the first embodiment)
A method for manufacturing a package for a semiconductor device will be described with reference to FIGS. 4 and 5 are process diagrams for explaining a method of manufacturing a semiconductor device package.

先ず、絶縁性基板５０として、例えば、セラミック基板を用意する（図４（Ａ））。   First, as the insulating substrate 50, for example, a ceramic substrate is prepared (FIG. 4A).

次に、絶縁性基板５０の１の平坦な表面５１上に、従来周知のフォトリソグラフィ法を用いてレジストパターン１００を形成する。このレジストパターン１００により、伝送線路が形成される領域の絶縁性基板５０の表面５１が露出し、他の領域の表面が覆われる（図４（Ｂ））。   Next, a resist pattern 100 is formed on one flat surface 51 of the insulating substrate 50 using a conventionally known photolithography method. By this resist pattern 100, the surface 51 of the insulating substrate 50 in the region where the transmission line is formed is exposed and the surface of the other region is covered (FIG. 4B).

次に、金メッキ又は蒸着を行い、その後、レジストパターンを剥離する。この結果、表面５１上に伝送線路６０が形成された絶縁性基板５０が得られる（図４（Ｃ））。また、絶縁性基板５０の伝送線路６０が形成された表面５１と反対側の面には、一面に電極６６が形成される。   Next, gold plating or vapor deposition is performed, and then the resist pattern is peeled off. As a result, the insulating substrate 50 having the transmission line 60 formed on the surface 51 is obtained (FIG. 4C). An electrode 66 is formed on the entire surface of the insulating substrate 50 opposite to the surface 51 where the transmission line 60 is formed.

次に、導体部３０上に、絶縁性基板５０ａ及び５０ｂを搭載する。導体部３０は、半導体装置用パッケージの筺体の底部となる。導体部３０の材質は、導電性を有していて、半体装置用パッケージとして利用できるものであれば良く、例えば、銅を用いることができる。   Next, the insulating substrates 50 a and 50 b are mounted on the conductor portion 30. The conductor 30 is the bottom of the housing of the semiconductor device package. The material of the conductor part 30 should just have electroconductivity, and can be utilized as a package for half body apparatuses, for example, can use copper.

次に、入力側インピーダンス整合回路４０ａ又は４０ｂの入力端、及び、出力側インピーダンス整合回路４０ａ又は４０ｂの出力端に、それぞれ伝送線路と電気的に接続されるリード８０ａ及び８０ｂが取り付けられる。   Next, leads 80a and 80b that are electrically connected to the transmission line are attached to the input end of the input side impedance matching circuit 40a or 40b and the output end of the output side impedance matching circuit 40a or 40b, respectively.

次に、導体部３０、絶縁性基板５０ａ及び５０ｂ、リード８０ａ及び８０ｂ、伝送線路６０ａ及び６０ｂなどの上に、絶縁性のフレーム７０を接続して、半導体装置用パッケージを形成する。   Next, an insulating frame 70 is connected to the conductor portion 30, the insulating substrates 50a and 50b, the leads 80a and 80b, the transmission lines 60a and 60b, and the like, thereby forming a semiconductor device package.

リード８０ａ及び８０ｂや、フレーム７０の材質は、設計に応じて任意好適な従来周知のものを用いれば良い。また、各部品の接続は、任意好適な方法を用いれば良く、ロウ付けなどで行うことができる。   As the material of the leads 80a and 80b and the frame 70, any conventionally known material that is arbitrarily suitable depending on the design may be used. Further, the connection of each component may be performed by any suitable method, and can be performed by brazing or the like.

第１実施形態のインピーダンス整合回路は、１枚の絶縁性基板と、絶縁性基板の１の平坦な表面上に形成された伝送線路とを備えて構成される。このため、インピーダンス整合回路を構成する部品点数が増加せず、製造工程数の増加を抑制することができる。   The impedance matching circuit of the first embodiment includes one insulating substrate and a transmission line formed on one flat surface of the insulating substrate. For this reason, the number of parts which comprise an impedance matching circuit does not increase, and the increase in the number of manufacturing processes can be suppressed.

また、インピーダンス整合回路が１枚の基板で構成されるので、従来の２枚の基板を用いたインピーダンス整合回路で必要な、２枚の基板の正確な位置合せが不要になる。また、２枚の基板の接続に用いられる金線に由来するインダクタンス成分の考慮が不要になる。   Further, since the impedance matching circuit is composed of a single substrate, it is not necessary to accurately align the two substrates, which is necessary in the conventional impedance matching circuit using two substrates. Further, it is not necessary to consider the inductance component derived from the gold wire used for connecting the two substrates.

また、従来の２枚の基板を用いたインピーダンス整合回路では、誘電率の異なる２枚の基板が使われるので、製造コストが増加する。これに対し、この発明のインピーダンス整合回路は、１枚の基板で構成されるので、製造コストの増加を抑えることができる。   In addition, in the conventional impedance matching circuit using two substrates, two substrates having different dielectric constants are used, which increases the manufacturing cost. On the other hand, since the impedance matching circuit of the present invention is composed of a single substrate, an increase in manufacturing cost can be suppressed.

また、伝送線路を、平坦な表面上に形成すると、伝送線路に段差がないので設計が容易になる。また、段差の部分での断線が発生する恐れがないなど、製造も容易になる。   In addition, when the transmission line is formed on a flat surface, the transmission line has no step, so that the design becomes easy. In addition, manufacturing is facilitated because there is no fear of disconnection at the stepped portion.

さらに、第１実施形態の半導体装置用パッケージは、導電性の筺体に、インピーダンス整合回路が一体として形成されている。このため、半導体素子を搭載するに当たって、インピーダンス整合回路の位置決め等の手間が緩和される。   Furthermore, in the package for the semiconductor device of the first embodiment, an impedance matching circuit is integrally formed on a conductive casing. For this reason, in mounting the semiconductor element, the trouble of positioning the impedance matching circuit is alleviated.

（第２実施形態）
図６を参照して、第２実施形態のインピーダンス整合回路及びインピーダンス整合回路を備える半導体装置用パッケージについて説明する。 (Second Embodiment)
With reference to FIG. 6, a package for a semiconductor device including the impedance matching circuit and the impedance matching circuit of the second embodiment will be described.

図６は、第２実施形態のインピーダンス整合回路を一体として備える半導体装置用パッケージの側面図である。   FIG. 6 is a side view of a package for a semiconductor device that integrally includes the impedance matching circuit of the second embodiment.

第２実施形態のインピーダンス整合回路４４ａ又は４４ｂ及びインピーダンス整合回路を備える半導体装置用パッケージは、絶縁性基板５４ａ及び５４ｂの厚みが、入力側から出力側にかけて階段状に変化している点が、第１実施形態と異なっており、その他の構成は同様である。   The semiconductor device package including the impedance matching circuit 44a or 44b and the impedance matching circuit according to the second embodiment is that the thickness of the insulating substrates 54a and 54b changes in a stepped manner from the input side to the output side. This is different from the first embodiment, and the other configurations are the same.

次に、伝送線路の設計について説明する。   Next, the transmission line design will be described.

高周波信号の周波数ｆを２ＧＨz，絶縁性基板５４ａ及び５４ｂの誘電率εｒを１０、伝送線路６４ａ及び６４ｂの厚みｔを４μｍ、伝送線路６４ａ及び６４ｂの幅Ｗを２ｍｍとして、上記の式（１）〜（４）を用いたシミュレーションを行うと、絶縁性基板５４ａ及び５４ｂの厚みｈが２．５ｍｍのとき、特性インピーダンスＺ０は、５４．１Ωとなり、ｈが２ｍｍのとき、特性インピーダンスＺ０は４８．７Ωとなる。 When the frequency f of the high frequency signal is 2 GHz, the dielectric constant εr of the insulating substrates 54a and 54b is 10, the thickness t of the transmission lines 64a and 64b is 4 μm, and the width W of the transmission lines 64a and 64b is 2 mm, the above equation (1) When the simulation using (4) is performed, when the thickness h of the insulating substrates 54a and 54b is 2.5 mm, the characteristic impedance Z 0 is 54.1Ω, and when h is 2 mm, the characteristic impedance Z 0 is 48.7Ω.

このように、絶縁性基板５４ａ及び５４ｂの厚みを変えることで、伝送線路６４ａ及び６４ｂの幅Ｗが同じ場合であっても、特性インピーダンスを変えることができる。言い換えれば、上記のシミュレーションの結果にも示されているように、絶縁性基板５４ａ及び５４ｂの厚みを薄くすると、特性インピーダンスＺ０が小さくなる。同じ特性インピーダンスを得るのに、絶縁性基板５４ａ及び５４ｂの厚みを薄くすると、伝送線路６４ａ及び６４ｂの幅Ｗを小さくできるので、伝送線路６４ａ及び６４ｂの寸法を小さくすることができる。 Thus, by changing the thickness of the insulating substrates 54a and 54b, the characteristic impedance can be changed even when the widths W of the transmission lines 64a and 64b are the same. In other words, as is also shown in the results of the above simulation, when the thickness of the insulating substrate 54a and 54b, the characteristic impedance Z 0 becomes smaller. If the insulating substrates 54a and 54b are made thin to obtain the same characteristic impedance, the width W of the transmission lines 64a and 64b can be reduced, so that the dimensions of the transmission lines 64a and 64b can be reduced.

なお、図６では、厚みの変化点が１つの例を示したが、この例に限定されない。   In addition, in FIG. 6, although the change point of thickness showed one example, it is not limited to this example.

図７は、第２実施形態のインピーダンス整合回路４６ａ及び４６ｂを一体として備える半導体装置用パッケージの他の構成例の側面図である。この構成例では、絶縁性基板５６ａ及び５６ｂの厚みの変化点が２つである。この場合、導体部３０上には、サブ導体部３６ａ及び３６ｂを接続する。このように、基板の厚みの変化点を複数設けると、各変化点での特性インピーダンスの変化量が小さくなるので、変換ロスが減る。   FIG. 7 is a side view of another configuration example of the package for a semiconductor device that includes the impedance matching circuits 46a and 46b of the second embodiment as an integrated body. In this configuration example, there are two change points of the thickness of the insulating substrates 56a and 56b. In this case, the sub conductor portions 36 a and 36 b are connected on the conductor portion 30. As described above, when a plurality of change points of the thickness of the substrate are provided, the change amount of the characteristic impedance at each change point becomes small, so that the conversion loss is reduced.

（第２実施形態の製造方法）
図８及び図９を参照して、第２実施形態の半導体装置用パッケージの製造方法について説明する。図８及び図９は、図６に示した半導体装置用パッケージの製造方法について説明するための工程図である。 (Manufacturing method of the second embodiment)
With reference to FIGS. 8 and 9, a method for manufacturing the package for a semiconductor device of the second embodiment will be described. 8 and 9 are process diagrams for explaining a method of manufacturing the package for a semiconductor device shown in FIG.

先ず、絶縁性基板５４として、例えば、厚み２．５ｍｍのセラミック基板を用意する。続いて、絶縁性基板５４に対して、機械的研摩を施して、一部の領域の厚みを２．０ｍｍにする（図８（Ａ））。   First, as the insulating substrate 54, for example, a ceramic substrate having a thickness of 2.5 mm is prepared. Subsequently, the insulating substrate 54 is mechanically polished so that the thickness of a part of the region is 2.0 mm (FIG. 8A).

ここで、厚みの異なる絶縁性基板の生成は、２枚のグリーンシートを貼り合わせることで行っても良い。例えば、厚み２ｍｍのグリーンシートの一部の領域に、厚み０．５ｍｍのグリーンシートを貼り合わせ、その後、焼成することで、図８（Ａ）を参照して説明した絶縁性基板５４が得られる。なお、図７に示した絶縁性基板５６ａ及び５６ｂは、３枚のグリーンシートを貼り合わせて焼成することで得られる。   Here, you may perform the production | generation of the insulating board | substrate from which thickness differs by bonding two green sheets. For example, the insulating substrate 54 described with reference to FIG. 8A can be obtained by bonding a green sheet having a thickness of 0.5 mm to a partial region of the green sheet having a thickness of 2 mm and then firing the green sheet. . Note that the insulating substrates 56a and 56b shown in FIG. 7 are obtained by bonding and baking three green sheets.

ここで、「グリーンシート」とは、セラミックスが焼成される前のシート状の材料を示す。つまり、グリーンシートを焼成することにより絶縁性基板として、セラミック基板が得られる。   Here, “green sheet” refers to a sheet-like material before the ceramic is fired. That is, a ceramic substrate is obtained as an insulating substrate by firing the green sheet.

次に、絶縁性基板５４の、機械的研摩を施した面とは反対側の平坦な表面５５上に、従来周知のフォトリソグラフィ法を用いてレジストパターンを形成する。次に、金メッキ又は蒸着を行い、その後、レジストパターンを剥離する。この結果、表面５５上に伝送線路６４が形成された絶縁性基板５４が得られる。なお、このレジストパターンを形成する工程と、伝送線路を形成する工程は、第１実施形態と同様に行えばよい（図８（Ｂ））。   Next, a resist pattern is formed on the flat surface 55 of the insulating substrate 54 opposite to the surface subjected to mechanical polishing by using a well-known photolithography method. Next, gold plating or vapor deposition is performed, and then the resist pattern is peeled off. As a result, an insulating substrate 54 having a transmission line 64 formed on the surface 55 is obtained. In addition, what is necessary is just to perform the process of forming this resist pattern, and the process of forming a transmission line similarly to 1st Embodiment (FIG.8 (B)).

次に、導体部３０上に、サブ導体部３４ａ及び３４ｂを接続する。このサブ導体部３４ａ及び３４ｂの寸法は、絶縁性基板の研磨された部分の大きさに合わせて定められる。ここでは、厚み２．５ｍｍのセラミック基板を研磨して、厚み２ｍｍの領域を形成しているので、サブ導体部３４ａ及び３４ｂの厚みは０．５ｍｍ程度にすればよい。なお、サブ導体部３４ａ及び３４ｂの材質は、導体部３０と同様の材質にすることができる。   Next, the sub conductor portions 34 a and 34 b are connected on the conductor portion 30. The dimensions of the sub conductor portions 34a and 34b are determined in accordance with the size of the polished portion of the insulating substrate. Here, since a 2 mm thick region is formed by polishing a ceramic substrate having a thickness of 2.5 mm, the thickness of the sub conductor portions 34a and 34b may be about 0.5 mm. The material of the sub conductor portions 34 a and 34 b can be the same as that of the conductor portion 30.

次に、絶縁性基板５４ａ及び５４ｂを搭載する。以後の工程は、図５を参照して説明した第１実施形態と同様なので、重複する説明を省略する。   Next, the insulating substrates 54a and 54b are mounted. The subsequent steps are the same as those in the first embodiment described with reference to FIG.

なお、サブ導体部３４ａ及び３４ｂの導体部３０への接続は、任意好適な方法を用いれば良く、ロウ付けなどで行うことができる。   The sub conductor portions 34a and 34b may be connected to the conductor portion 30 by any suitable method, such as brazing.

第２実施形態のインピーダンス整合回路及び半導体装置用パッケージによれば、第１実施形態のインピーダンス整合回路及び半導体装置用パッケージで得られる効果に加えて、伝送線路の寸法、すなわち、インピーダンス整合回路の面積を小さくする効果が得られる。   According to the impedance matching circuit and semiconductor device package of the second embodiment, in addition to the effects obtained by the impedance matching circuit and semiconductor device package of the first embodiment, the dimensions of the transmission line, that is, the area of the impedance matching circuit. The effect of reducing the is obtained.

さらに、絶縁性基板の厚みを、入力側から出力側にかけて複数箇所で階段状に変化させると、インピーダンス変換の際の、変換ロスが少なくなる。   Furthermore, when the thickness of the insulating substrate is changed stepwise at a plurality of locations from the input side to the output side, conversion loss during impedance conversion is reduced.

１０ 半導体装置
２０ 半導体素子
３０ 導体部（筺体）
３４ａ、３４ｂ、３６ａ、３６ｂ サブ導体部
４０ａ、４０ｂ、４４ａ、４４ｂ、４６ａ、４６ｂ インピーダンス整合回路
５０、５０ａ、５０ｂ、５２、５４、５４ａ、５４ｂ、５６ａ、５６ｂ 絶縁体部（絶縁性基板）
６０、６０ａ、６０ｂ、６２、６４、６４ａ、６４ｂ 伝送線路
６６、６６ａ、６６ｂ、 電極
７０ フレーム
８０ａ、８０ｂ リード
９０ 金線 10 Semiconductor devices
20 Semiconductor element 30 Conductor part (frame)
34a, 34b, 36a, 36b Sub conductor part 40a, 40b, 44a, 44b, 46a, 46b Impedance matching circuit 50, 50a, 50b, 52, 54, 54a, 54b, 56a, 56b Insulator part (insulating substrate)
60, 60a, 60b, 62, 64, 64a, 64b Transmission line 66, 66a, 66b, Electrode 70 Frame 80a, 80b Lead 90 Gold wire

Claims (7)

伝送線路を伝播する高周波信号の、入力側と出力側におけるインピーダンスを整合させるインピーダンス整合回路であって、
一枚の絶縁性基板と、
前記絶縁性基板の１の平坦な表面上に形成された伝送線路と
を備えることを特徴とするインピーダンス整合回路。 An impedance matching circuit for matching impedances on the input side and output side of a high-frequency signal propagating through a transmission line,
A single insulating substrate;
An impedance matching circuit comprising: a transmission line formed on one flat surface of the insulating substrate. 伝送線路を伝播する高周波信号の、入力側と出力側におけるインピーダンスを整合させるインピーダンス整合回路を備える半導体装置用パッケージであって、
導電性の筺体と、
該筺体の底面上に形成された絶縁体部と、
該絶縁体部の１の平坦な表面上に形成された伝送線路と
を備えることを特徴とする半導体装置用パッケージ。 A package for a semiconductor device comprising an impedance matching circuit for matching impedances on the input side and output side of a high-frequency signal propagating through a transmission line,
A conductive housing;
An insulator formed on the bottom surface of the housing;
A semiconductor device package comprising: a transmission line formed on one flat surface of the insulator portion. 前記絶縁性基板の厚みが、前記入力側から前記出力側にかけて階段状に変化している
ことを特徴とする請求項１に記載のインピーダンス整合回路。 2. The impedance matching circuit according to claim 1, wherein the thickness of the insulating substrate changes stepwise from the input side to the output side. 前記絶縁体部の厚みが、前記入力側から前記出力側にかけて階段状に変化している
ことを特徴とする請求項２に記載の半導体装置用パッケージ。 3. The package for a semiconductor device according to claim 2, wherein a thickness of the insulator portion changes stepwise from the input side to the output side. 前記伝送線路が、前記入力側と前記出力側の一方の側から他方の側にかけて分岐している
ことを特徴とする請求項１又は３に記載のインピーダンス整合回路。 4. The impedance matching circuit according to claim 1, wherein the transmission line branches from one side of the input side and the output side to the other side. さらに、半導体素子を搭載可能な導体部を備え、
前記絶縁性基板が、前記導体部上に設けられている
ことを特徴とする請求項１、３又は５のいずれか一項に記載のインピーダンス整合回路。 In addition, a conductor portion on which a semiconductor element can be mounted is provided.
The impedance matching circuit according to claim 1, wherein the insulating substrate is provided on the conductor portion. 前記伝送線路が、前記入力側と前記出力側の一方の側から他方の側にかけて分岐している
ことを特徴とする請求項２又は４に記載の半導体装置用パッケージ。 5. The package for a semiconductor device according to claim 2, wherein the transmission line is branched from one side of the input side and the output side to the other side. 6.
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