JP2010161419A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体基板および半導体装置に関する。より具体的には、本発明は、コアレスな半導体基板およびこれを用いた半導体装置に関する。 The present invention relates to a semiconductor substrate and a semiconductor device. More specifically, the present invention relates to a coreless semiconductor substrate and a semiconductor device using the same.
近年、コンピュータ、携帯電話、PDA(Personal Digital Assistance)などの電子機器の小型化、高機能化・高速化に伴い、こうした電子機器向けのIC(集積回路)、LSI(大規模集積回路)などの半導体チップを搭載した半導体装置のさらなる小型化、薄型化、高速化および高密度が要求されている。 In recent years, as electronic devices such as computers, mobile phones, and PDAs (Personal Digital Assistance) have become smaller, more advanced, and faster, such ICs (integrated circuits) and LSIs (Large Scale Integrated Circuits) for such electronic devices have been developed. There is a demand for further downsizing, thinning, high speed and high density of a semiconductor device on which a semiconductor chip is mounted.
半導体装置を小型化、薄型化する技術として、半導体チップを、ベース基板を有しない、いわゆるコアレス基板の上に実装する手法が知られている。コアレス基板は、金属箔などからなるベース基板の上に、配線層を含む配線基板をビルドアップした後、ベース基板を配線基板から剥離することにより得ることができる(特許文献1参照)。 As a technique for reducing the size and thickness of a semiconductor device, a technique of mounting a semiconductor chip on a so-called coreless substrate that does not have a base substrate is known. The coreless substrate can be obtained by building up a wiring substrate including a wiring layer on a base substrate made of metal foil or the like and then peeling the base substrate from the wiring substrate (see Patent Document 1).
従来は、配線基板からベース基板を除去することによってコアレス基板を製造した後、コアレス基板の上に半導体チップなどの電子部品を実装することにより半導体装置を製造していた。 Conventionally, after manufacturing a coreless substrate by removing a base substrate from a wiring substrate, a semiconductor device is manufactured by mounting electronic components such as a semiconductor chip on the coreless substrate.
本発明の目的は、信頼性を損なうことなく、配線基板をより薄型化、狭ピッチ化することができる半導体装置を製造する技術の提供にある。 An object of the present invention is to provide a technique for manufacturing a semiconductor device capable of making a wiring board thinner and narrower without impairing reliability.
本発明のある態様は、半導体装置の製造方法である。当該製造方法は、電極パッドが上面に設けられた配線基板を用意する工程と、電極パッドを被覆するように、配線基板の上面にはんだと絶縁樹脂とが混練された導電性ペーストを塗布する工程と、電極パッドに対応する外部電極端子が設けられた半導体チップをフェイスダウンした状態で、外部電極端子に対応するして設けられた、はんだバンプを介して導電性ペーストの上に搭載する工程と、はんだが溶融する温度で加熱を行い、電極パッドとはんだバンプとを導電性ペーストに含まれるはんだで接合する工程と、を備え、導電性ペーストに含まれる絶縁樹脂で、電極パッドとはんだバンプとを接合するはんだを被覆させることを特徴とする。 One embodiment of the present invention is a method for manufacturing a semiconductor device. The manufacturing method includes a step of preparing a wiring substrate having electrode pads provided on the upper surface, and a step of applying a conductive paste in which solder and insulating resin are kneaded on the upper surface of the wiring substrate so as to cover the electrode pads. And mounting on the conductive paste via solder bumps provided corresponding to the external electrode terminals in a state where the semiconductor chip provided with the external electrode terminals corresponding to the electrode pads is face-down. Heating the solder at a temperature at which the solder melts, and joining the electrode pad and the solder bump with the solder contained in the conductive paste. It is characterized by covering the solder which joins.
この態様によれば、組み立て時のハンドリング、熱、洗浄水圧などによりはんだ接合部分にダメージが生じることが抑制される。この結果、配線基板をより薄型化、狭ピッチ化することができる。 According to this aspect, damage to the solder joint portion due to handling during assembly, heat, washing water pressure, and the like is suppressed. As a result, the wiring board can be made thinner and narrower.
上記態様の半導体装置の製造方法において、配線基板を用意する工程は、少なくとも1層の層間絶縁膜によって相互に接続された多層配線層を金属基板の上の所定領域に構築する工程と、所定領域の周縁部分に金属基板が残るように金属基板を選択的に除去して、各領域にスティフナーを形成するとともに、各スティフナーで囲まれた部分において多層配線層と電気的に接続された電極パッドを露出させる工程と、を含んでもよい。 In the method of manufacturing a semiconductor device according to the above aspect, the step of preparing the wiring board includes a step of building a multilayer wiring layer interconnected by at least one interlayer insulating film in a predetermined area on the metal substrate, and a predetermined area The metal substrate is selectively removed so that the metal substrate remains on the peripheral portion of the substrate, and stiffeners are formed in each region, and electrode pads electrically connected to the multilayer wiring layer are formed in the portions surrounded by the stiffeners. Exposing.
本発明によれば、信頼性を損なうことなく、配線基板をより薄型化、狭ピッチ化することができる。 According to the present invention, a wiring board can be made thinner and narrower without impairing reliability.
図1(A)は、実施の形態に係る半導体基板11の構造を示す図である。図1(B)は、半導体基板11の下面側の構造を示す平面図である。
FIG. 1A is a diagram illustrating a structure of a
半導体基板11は、層間絶縁膜と配線層とが交互に積層された多層配線構造を有する。具体的には、半導体基板11は、複数の配線層22が層間絶縁膜24を介して積層されている。配線層22には、たとえば銅が用いられる。層が異なる配線層22間は、層間絶縁膜24に設けられたビアプラグ26により電気的に接続されている。半導体チップが実装される側にあたる半導体基板11の上面側には、電解メッキにより形成されたニッケル、鉛、金またはこれらの合金からなる電極パッド25がアレイ状に複数配設され、各電極パッド25の上に、錫、鉛またはこれらの合金からなるC4(Controlled Collapse Chip Connection)バンプ27が設けられている。また、半導体基板11の上面側には、C4バンプ27を取り囲むようにスティフナー160が形成されている。
The
一方、半導体基板11の下面側には、ボールランド部29がアレイ状に複数配設されており、各ボールランド部29にはんだボール50が接合されている。また、はんだボール50の隙間部分の層間絶縁膜24の表面は、ソルダーレジスト膜28によって被覆されている。
On the other hand, a plurality of
本実施の形態の半導体基板11は、スティフナー160により剛性が付与されているため、半導体基板のハンドリングが容易になるとともに、半導体基板における損傷の発生を抑制することができる。スティフナー160は、多層配線構造を構築する際の土台となる金属基板の一部を利用して形成されている。これにより、半導体基板11の部品点数の削減および製造コストの低減を図ることができる。なお、スティフナー160の形状は、図1(B)のように、C4バンプ27を取り囲む形態に限られない。たとえば、C4バンプ27の群を挟んで、一組の対向する辺にそれぞれ平行に配設されていてもよい。
Since the
(半導体基板の製造方法)
図2〜図6は、実施の形態に係る半導体装置の製造方法を示す工程図である。
(Semiconductor substrate manufacturing method)
2 to 6 are process diagrams showing a method of manufacturing a semiconductor device according to the embodiment.
まず、ベースとなる銅などの金属基板100の上に多層配線基板を構築する。具体的には、図2(A)および図2(B)に示すように、金属基板100の上に、レジスト膜102を塗布し、レーザー光の照射により所定の開口を有する形状にパターニングする。金属基板100は、複数の半導体パッケージの面積に相当する大きさを有する。金属基板100のサイズは、特に限定されないが、たとえば、500mm角、600×800mm角とすることができる。金属基板100の上に形成されるレジスト膜102は、半導体装置が形成される複数の領域毎に所定のパターンを有する。
First, a multilayer wiring substrate is constructed on a
次に、図2(C)に示すように、レジスト膜102をマスクとして、ニッケル、鉛、金またはこれらの合金などからなる電極パッド25を電解メッキにより金属基板100の上に形成する。
Next, as shown in FIG. 2C, an
次に、図3(A)に示すように、レジスト膜102を除去した後、図3(B)に示すように、金属基板100の上に層間絶縁膜24を形成する。
Next, after removing the
次に、図3(C)に示すように、層間絶縁膜24の所定の領域をレーザー加工、ドリル加工などにより除去してビアホール112を形成する。各ビアホール112をレーザー加工により形成することで、ドリル加工の場合と比較して製造コストを低減させることができる。
Next, as shown in FIG. 3C, a predetermined region of the
次に、図4(A)に示すように、層間絶縁膜24の表面上、ビアホール112の側壁および底部に銅からなるシード層120を無電解メッキにより形成する。シード層120は、後述する銅の電解メッキ時において、銅が成長するための核となる。
Next, as shown in FIG. 4A, a
次に、図4(B)に示すように、シード層120の上に、レジスト膜122を塗布し、レーザー光の照射により所定の開口を有する形状にパターニングする。
Next, as shown in FIG. 4B, a
次に、図4(C)に示すように、レジスト膜122をマスクとして、ビアホール112に電解メッキにより銅を埋め込んでビアプラグ26を形成するとともに、層間絶縁膜24の上に配線層22を形成する。ビアプラグ26により、異なる層間の配線層22が電気的に接続される。
Next, as shown in FIG. 4C, using the resist
次に、図4(D)に示すように、レジスト膜122を除去した後、エッチングによりレジスト膜122の下に存在するシード層120を除去するとともに、配線層22の最表面を除去することにより配線層22の表面を浄化する。
Next, as shown in FIG. 4D, after removing the resist
以上説明した図2から図4に示すプロセスを繰り返すことにより、図5(A)に示すような多層配線20を金属基板100の上に構築することができる。多層配線20は、複数の領域において、それぞれ半導体チップを搭載可能な多層配線層を有する。たとえば、層間絶縁膜が6層の構成の場合には、多層配線20の厚さを300μm程度まで薄型化することができる。続いて、図5(B)に示すように、レジスト膜(図示せず)をマスクとして、最表面の配線層22が露出するように、ソルダーレジスト膜28を層間絶縁膜24の上に形成する。さらに、配線層22の上にボールランド部29を形成する。
The
次に、図5(C)に示すように、各ボールランド部29にプリント印刷などによりはんだボール50を接合する。
Next, as shown in FIG. 5C,
次に、図6(A)に示すように、半導体チップを搭載可能な各領域ごとに、金属基板100の表面にレジスト150を形成する。レジスト150のパターンは、特に限定されないが、半導体チップを搭載可能な各領域の周縁部分に沿って設けられていることが好ましい。
Next, as shown in FIG. 6A, a resist 150 is formed on the surface of the
次に、図6(B)に示すように、金属基板100をエッチングにより選択的に除去し、電極パッド25および層間絶縁膜24を露出させる。これにより、金属基板100の一部がスティフナー160として残存する。さらに、フリップチップ実装用のC4バンプ27を電極パッド25の上にはんだ付けした後、C4バンプ27をプレス加工などにより平坦化する。なお、C4バンプ27の間に耐熱性に優れた樹脂材料からなるソルダーレジスト(図示せず)を塗布してもよい。ソルダーレジストにより、半導体基板11にはんだ付けを行う際に、必要な箇所以外にはんだが付着しないように最上層の層間絶縁膜24を保護することができる。
Next, as shown in FIG. 6B, the
次に、図6(C)に示すように、半導体チップを搭載可能な各領域をダイシング加工により個片化し、半導体基板11を作製する。
Next, as shown in FIG. 6C, each region where the semiconductor chip can be mounted is separated into pieces by dicing, and the
以上の工程により、コアレス基板を形成するためのベースとなる金属基板の一部がスティフナーとして使用されている半導体基板11が製造される。半導体基板11は、製造過程で土台あるいは支持基材として使用された金属基板の一部がスティフナーとして用いられているため、スティフナー用の部材を必要としないとともに、スティフナーを貼り付ける工程を削除できるため、半導体基板の製造コストを低減することができる。また、半導体基板11は、スティフナーにより剛性が付与されているため、個片化後のハンドリングが容易になるとともに、損傷の発生を抑制することができる。
Through the above steps, the
図7は、前述の半導体基板11を用いて半導体チップ30をパッケージ化した半導体装置10を示す図である。図7では、半導体基板11の構造が簡略化されている。半導体チップ30は、外部電極端子が設けられた表面をフェイスダウンにした状態で、半導体基板11にフリップチップ実装されている。より具体的には、半導体チップ30の外部電極端子に設けられた各はんだバンプ32とそれらに対応する半導体基板11の上面のC4バンプ27とがはんだ付けされている。半導体チップ30と半導体基板11との隙間には、アンダーフィル70が充填されている。半導体チップ30と半導体基板11との間にアンダーフィル70を設けることにより、温度サイクル時の熱膨張による半導体基板11と半導体チップ30との間のギャップ変動によってC4バンプ27が受けるストレスを抑制することができる。さらに、半導体基板11には、封止樹脂層40が成型され、半導体基板11および半導体チップ30の保護が図られている。
FIG. 7 is a diagram showing a
一方、半導体基板11の下面には、各ボールランド部29(図1等参照)上にはんだボール50が接合され、ボールランド部29がアレイ状に配設されている。はんだボール50の間には耐熱性に優れた樹脂材料からなるソルダーレジスト膜28が塗布されている。ソルダーレジスト膜28により、半導体基板11にはんだ付けを行う際に、必要な箇所以外にはんだが付着しないように最下層の層間絶縁膜24(図1等参照)が保護される。
On the other hand, on the lower surface of the
はんだボール50を取り囲むように、スティフナー160が形成されている。本実施の形態の半導体装置10は、スティフナー160により剛性が付与されているため、半導体装置のハンドリングが容易になるとともに、半導体装置における損傷の発生を抑制することができる。スティフナー160は、多層配線構造を構築する際の土台となる金属基板の一部を利用して形成されている。これにより、半導体装置10の部品点数の削減および製造コストの低減を図ることができる。
A
上述の実施の形態では、半導体基板にスティフナーを形成し、個片化した後、半導体チップを実装する方法が例示されているが、図6(B)に示した工程の後、各半導体チップ搭載領域に、それぞれ半導体チップを実装し、さらにトランスファーモールド法を用いて封止樹脂層でパッケージ化した後、図6(C)と同様に、個片化してもよい。 In the above-described embodiment, a method of mounting a semiconductor chip after forming a stiffener on a semiconductor substrate and separating it into individual pieces is illustrated. However, after the step shown in FIG. Each of the regions may be mounted with a semiconductor chip and further packaged with a sealing resin layer using a transfer molding method, and then separated into individual pieces as in FIG. 6C.
上述した実施の形態では、半導体チップ30をリフローにより半導体基板11にフリップチップ実装しているが、以下に説明する手法により半導体チップ30をフリップチップ実装してもよい。
In the above-described embodiment, the
まず、図8(A)に示すように、C4バンプ27(図5(B)参照)に代えて、はんだ入り導電性ペースト200を半導体基板11の上面に塗布する。ここで、はんだ入り導電性ペースト200は、エポキシなどの絶縁樹脂とはんだとが混練されたペーストである。
First, as shown in FIG. 8A, instead of the C4 bump 27 (see FIG. 5B), a soldered
次に、図8(B)に示すように、半導体基板11の各領域に半導体チップ30を搭載した後、はんだが溶融する温度にて加熱処理を行う。加熱処理により、図8(C)に示すように、電極パッド25とはんだバンプ32とが導電性ペースト200に含まれていたはんだ210によって接合される。はんだ210による接合部分は、導電性ペースト200に含まれていた絶縁樹脂212によって被覆される。
Next, as shown in FIG. 8B, after the
これによれば、はんだ210による接合部分が絶縁樹脂212によって保護される。このため、組み立て時のハンドリング、熱、洗浄水圧などによりはんだ210による接合部分が破壊もしくはストレスが発生することが抑制される。この結果、多層配線基板をより薄型化、狭ピッチ化することができる。
According to this, the joint portion by the
本発明は、上述の各実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。 The present invention is not limited to the above-described embodiments, and various modifications such as design changes can be added based on the knowledge of those skilled in the art. The form can also be included in the scope of the present invention.
たとえば、上述の実施の形態では、半導体チップがフリップチップ実装されているが、半導体チップは多層配線基板上にワイヤボンディングされていてもよい。 For example, in the above-described embodiment, the semiconductor chip is flip-chip mounted, but the semiconductor chip may be wire-bonded on the multilayer wiring board.
10 半導体装置、11 半導体基板、24 層間絶縁膜、25 電極パッド、26 ビアプラグ、27 C4バンプ、100 金属基板、160 スティフナー
DESCRIPTION OF
Claims (2)
前記電極パッドを被覆するように、前記配線基板の上面にはんだと絶縁樹脂とが混練された導電性ペーストを塗布する工程と、
前記電極パッドに対応する外部電極端子が設けられた半導体チップをフェイスダウンした状態で、前記外部電極端子に対応するして設けられた、はんだバンプを介して前記導電性ペーストの上に搭載する工程と、
前記はんだが溶融する温度で加熱を行い、前記電極パッドと前記はんだバンプとを前記導電性ペーストに含まれるはんだで接合する工程と、
を備え、
前記導電性ペーストに含まれる絶縁樹脂で、前記電極パッドと前記はんだバンプとを接合するはんだを被覆させることを特徴とする半導体装置の製造方法。 Preparing a wiring board provided with electrode pads on the upper surface;
Applying a conductive paste in which solder and insulating resin are kneaded on the upper surface of the wiring board so as to cover the electrode pads;
A step of mounting the semiconductor chip provided with the external electrode terminals corresponding to the electrode pads on the conductive paste via the solder bumps provided corresponding to the external electrode terminals in a face-down state. When,
Heating at a temperature at which the solder melts, and joining the electrode pads and the solder bumps with solder contained in the conductive paste;
With
A method of manufacturing a semiconductor device, wherein an insulating resin contained in the conductive paste is coated with a solder that joins the electrode pad and the solder bump.
少なくとも1層の層間絶縁膜によって相互に接続された多層配線層を金属基板の上の所定領域に構築する工程と、
前記所定領域の周縁部分に前記金属基板が残るように前記金属基板を選択的に除去して、各領域にスティフナーを形成するとともに、各スティフナーで囲まれた部分において前記多層配線層と電気的に接続された電極パッドを露出させる工程と、
を含む請求項1に記載の半導体装置の製造方法。 The step of preparing the wiring board includes:
Building a multilayer wiring layer interconnected by at least one interlayer insulating film in a predetermined region on the metal substrate;
The metal substrate is selectively removed so that the metal substrate remains in the peripheral portion of the predetermined region, and stiffeners are formed in each region, and electrically connected to the multilayer wiring layer in a portion surrounded by each stiffener. Exposing the connected electrode pads; and
The manufacturing method of the semiconductor device of Claim 1 containing this.
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