JP2010140146A - マルチコアプロセッサ,制御方法および情報処理装置 - Google Patents
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Abstract
【解決手段】第1のプロセッサコア11が、第1のタスクの処理に際して第2のタスクに関する処理要求を行なう際に、第1のプロセッサコア11により用いられるメモリ領域31に第2のタスクに関する情報を格納するとともに、複数のプロセッサダイ10にそれぞれそなえられた各第2のプロセッサコア12に対して割込通知を行ない、割込通知を受けた第2のプロセッサコア12が、第2のプロセッサコア12と同一のプロセッサダイ10上にそなえられた第1のプロセッサコア11によって用いられるメモリ領域31に対してそれぞれアクセスを行なう。
【選択図】図1
Description
従来、このようなヘテロジニアス・マルチコアプロセッサにおいてタスクを処理する手法として、各コアの動作状態を管理部によって管理する手法が用いられている。この従来手法においては、管理部が各コアの動作状態に基づいて、タスクを振り分けるコアを選択し、選択したコアに対してタスクを供給している。
本件の目的の一つは、このような課題に鑑み創案されたもので、特別な管理や制御を行なうことなく、効率的にプロセッサコアにタスクを処理させることができるようにすることである。
図1は実施形態の一例としてのマルチコアプロセッサの構成を模式的に示す図である。
この図1に示す例においては、本マルチコアプロセッサとしてのCPU(Central Processing Unit)100とともに、MCH(Memory Control Hub)20およびメモリ30が示されている。
このメモリ30には、後述するCPU100のOSコア11a,11bがそれぞれデータ(タスク情報;詳細は後述)の書き込みや更新を任意に行なうことができる領域(メモリ領域)31がそなえられている。図1に示す例においては、OSコア11aが用いる領域31aと、OSコア11bが用いる領域31bとが示されている。
また、このメモリ30には、後述するCPU100の演算コア12a,12bがそれぞれデータの書き込みや更新を任意に行なうことができる領域(図示省略)もそなえられている。
また、これらのOSコア11a,OSコア11b,演算コア12aおよび演算コア12bは、バス14を介して互いに通信可能に接続されている。
同様に、以下、演算コアを示す符号としては、複数の演算コアのうち1つを特定する必要があるときには符号12a,12bを用いるが、任意の演算コアを指すときには符号12を用いる。又、以下、L2キャッシュを示す符号としては、複数のL2キャッシュのうち1つを特定する必要があるときには符号13a,13bを用いるが、任意のL2キャッシュを指すときには符号13を用いる。更に、以下、ダイを示す符号としては、複数のダイのうち1つを特定する必要があるときには符号10a,10bを用いるが、任意のダイを指すときには符号10を用いる。
具体的には、OSコア11aの場合には、演算コア12に対して演算要求の割込通知を行なうに際して、メモリ30の領域31aに、その演算処理にかかるタスク情報を格納する。同様に、OSコア11bの場合には、演算コア12に対して演算要求の割込通知を行なうに際して、メモリ30の領域31bに、その演算処理にかかるタスク情報を格納する。
また、OSコア11は、領域31にタスク情報を格納するとともに、領域31に対して行なったタスク情報の格納をL2キャッシュ13(詳細は後述)に反映させるよう、キャッシュコントローラ(図示省略)等に更新させるようになっている。
L2キャッシュ13は、ダイ10にそなえられたキャッシュであって、OSコア11や演算コア12(詳細は後述)において頻繁に用いられるデータ等を一時的に格納する記憶装置である。OSコア11や演算コア12は、タスク情報等のデータを取得するために、メモリ30等の外部の記憶領域にアクセスする前に、このL2キャッシュ13にアクセスし、このL2キャッシュに所望のデータが格納されていない場合に、メモリ30等へデータを取得するためのアクセスを行なうようになっている。
また、L2キャッシュ13は、同一ダイ10上に形成されたOSコア11と演算コア12とにより共用されるようになっている。すなわち、OSコア11aと演算コア12aとは、同じくダイ10a上に形成されたL2キャッシュ13aを共有し、OSコア11bと演算コア12bとは、同じくダイ10b上に形成されたL2キャッシュ13bを共有している。
演算コア12は、演算処理にかかるタスク(第2のタスク)を処理するプロセッサコアである。
例えば、本CPU100がRAID(Redundant Arrays of Inexpensive Disks)コントローラのプロセッサとして用いられる場合においては、XOR(exclusive or:排他的論理和)演算やCRC(Cyclic Redundancy Check:巡回冗長検査)演算,暗号化に伴う演算コマンド等が、演算処理にかかるタスクとして演算コア12によって実行される。
また、演算コア12は、複数のOSコア11a,11bのいずれから行なわれた演算要求についても処理することができるようになっている。
そして、演算コア12は、OSコア11から送信された割込通知を受けると、その演算コア12と同一のダイ10上のOSコア11によって管理される(用いられる)メモリ領域に対してタスク情報を取得するためのアクセス(参照)を行なうようになっている。
すなわち、割込通知を受けた演算コア12は、演算処理にかかるタスクに関する情報を取得すべく、その演算コア12と同一のダイ10上にそなえられたOSコア11によって管理されるメモリ領域、すなわち、L2キャッシュ13やメモリ30の領域31に対してそれぞれアクセスを行なう。
さらに、演算コア12は、同一ダイ10上にそなえられたOSコア11によって管理されるメモリ領域(L2キャッシュ13および領域31)からタスク情報の取得を取得できなかった場合に、他のダイ10上にそなえられたOSコア11によって管理される(用いられる)領域31に対してタスク情報を取得するためのアクセス(参照)を行なうようになっている。
また、演算コア12がL2キャッシュ13もしくはメモリ30においてタスク情報を取得した場合には、そのタスク情報はメモリ30やL2キャッシュ13から消去されるようになっている。なお、これらのメモリ30やL2キャッシュ13からのタスク情報の消去は、演算コア12およびOSコア11のいずれが行なってもよく、又、これらの演算コア12やOSコア11以外ものが行なってもよい。
このように、演算を行なっていない演算コア12が優先的にタスクの処理を行なうようになっているので、負荷の低い演算コア12がタスクを優先的に処理を行なうことになり、複数そなえられた演算コア12を効率的に使用することができるのである。
図3〜図6はOSコア11および演算コア12の処理を説明するための図である。なお、これらの図3〜図6に示す例においては、本来、領域31やL2キャッシュに登録されているコマンドCを、便宜上、OSコア11aの近くに配置して示している。又、これらの図3〜図6においては、便宜上、OSコア11a,11b,演算コア12a,12b以外の図示を省略している。
CPU100において、例えば、OSコア11aがOSを実行処理中に、演算処理にかかるタスクがあった場合には、図3に示すように、OSコア11aは、そのタスク情報(コマンド等)を領域31aやL2キャッシュ13aに登録する(ステップA10;キャッシュ格納ステップ)。
割込通知を受けた演算コア12a,12bは(受信ステップ)、それぞれ、自コアと同じダイ10上のOSコア11a,11bによって管理されるキューを参照する(ステップA30;アクセスステップ)。すなわち、演算コア12aは領域31a(L2キャッシュ13a)を参照し、演算コア12bは領域31b(L2キャッシュ13b)を参照する(図5参照)。
一方、参照したキューにコマンドがない場合には(ステップA40のNOルート参照)、演算コア12は、他のダイ10上のOSコア11a,11bによって管理されるキューを参照する(ステップA60;外部アクセスステップ)。
図6に示す例においては、演算コア12bは、OSコア11bによって管理される領域31bを参照した結果、このキューにコマンドが格納されていなかったので、ダイ10aのOSコア11aにかかるキューにコマンドがあるか否かを確認している。なお、この図6に示す例においては、演算コア12bが領域31aにアクセスした際には、既に演算コア12aによってこの領域31に格納されていたコマンドが取得・削除されてしまっている。そこで、演算コア12bは待機状態(アイドル状態)となり、次の割込通知が行なわれるまで待機する。
図7〜図9は実施形態の一例としてのマルチコアプロセッサにおいてOSコア11aから割込通知を受けた際の処理を説明するための図である。これらの図7〜図9は複数の演算コア12a,12bのうち演算コア12aがビジー状態である場合にOSコア11aから割込通知を受けた際の処理を説明するための図であり、演算コア12a,12bがOSコア11aから割込通知を受けた後の状態を示している。
図7に示すように、OSコア11aから割込通知を受けた演算コア12a,12bのうち、アイドル状態であった演算コア12bは、すぐに自コアと同じダイ10b上のOSコア11bのキューの参照を行なう。しかしながら、ここで、演算コア12aは、他のコマンドにより演算処理中(ビジー状態)であるので、この演算が完了するまで、すなわち、ビジー状態が解消するまでOSコア11aのキュー参照を保留する。
演算コア12bは、領域31aからコマンドを取得するとともに、領域31aからその取得したコマンドを削除する。そして、演算コア12bは、この取得したコマンドを処理する。
そこで、演算コア12aは、他のダイ10b上のOSコア11bによって管理されるキュー(領域31b)を参照する。演算コア12aは、この他ダイ10bのOSコア11bによって管理されるキューにおいてもコマンドを見つけることができない場合には、待機状態となり、次の割込通知が行なわれるまで待機する。
ここで、特定の演算コア12の情報収集が必要な場合としては、例えば、システムの初期化時や、システム異常発生時におけるシステムのログ採取時が挙げられる。
また、自コアと同じダイ10上の演算コア12がビジー状態である場合に、OSコア11が、アイドルな演算コア12に対して、直接、割込通知を行なうことにより、全ての演算コア12に対して割込通知を行なうことに比べて、バス14におけるトラフィックを軽減することができる。この割り込み通知が行なわれた演算コア12においては、例えば、先ず、自コアと同じダイ10上のOSコア11のキュー参照を行ない、このキューにおいてコマンドを取得することができなかった場合に、次に、他のダイ10上のOSコア11のキューを参照する。
このように、実施形態の一例としてのマルチコアプロセッサによれば、各演算コア12の状態を管理したり、演算コア12に対してタスクを割り振るための管理や制御を行なう必要がない。これにより、CPU100の構成を簡素化することができ、製造コストを低減することができる。又、CPU100における負荷を軽減し、処理速度を高速化することもできる。
例えば、上述した実施形態においては、ダイ10を2つそなえるとともに、各ダイ10にOSコア11と演算コア12とを1つずつそなえた例を示しているが、これに限定されるものではない。例えば、各ダイ10にOSコア11や演算コア12を2以上そなえてもよく、又、ダイ10において、OSコア11と演算コア12とを異なる数そなえてもよい。又、これらのように構成されたダイ10を3以上そなえて構成してもよい。
なお、上述した実施形態に関わらず、本実施形態の趣旨を逸脱しない範囲で種々変形して実施することができる。
以上の実施形態に関し、更に以下の付記を開示する。
(付記1) 第1のタスクを処理する第1のプロセッサコアと、第2のタスクを処理する第2のプロセッサコアとが形成されたプロセッサダイを複数そなえたマルチコアプロセッサであって、
前記第1のプロセッサコアが、前記第1のタスクの処理に際して前記第2のタスクに関する処理要求を行なう際に、前記第1のプロセッサコアにより用いられるメモリ領域に前記第2のタスクに関する情報を格納するとともに、前記複数のプロセッサダイにそれぞれそなえられた各第2のプロセッサコアに対して割込通知を行ない、
前記割込通知を受けた前記第2のプロセッサコアが、前記第2のプロセッサコアと同一の前記プロセッサダイ上にそなえられた前記第1のプロセッサコアに用いられる前記メモリ領域に対してそれぞれアクセスを行なうことを特徴とする、マルチコアプロセッサ。
(付記3) 前記割込通知を受けた第2のプロセッサコアが、前記第2のプロセッサコアと同一の前記プロセッサダイ上にそなえられた前記第1のプロセッサコアによって用いられる前記メモリ領域に対してアクセスを行なった結果、前記メモリ領域において前記第2のタスクに関する情報を取得することができなかった場合に、前記第2のプロセッサコアと異なる前記プロセッサダイ上にそなえられた前記第1のプロセッサコアによって用いられる前記メモリ領域に対してアクセスを行なうことを特徴とする、付記1又は付記2記載のマルチコアプロセッサ。
(付記5) 第1のタスクを処理する第1のプロセッサコアと、第2のタスクを処理する第2のプロセッサコアとが形成されたプロセッサダイを複数そなえたマルチコアプロセッサにおける制御方法であって、
前記第1のプロセッサコアが、
前記第1のタスクの処理に際して前記第2のタスクに関する処理要求を行なう際に、前記第1のプロセッサコアにより用いられるメモリ領域に前記第2のタスクに関する情報を格納する格納ステップと、
前記複数のプロセッサダイにそれぞれそなえられた各第2のプロセッサコアに対して割込通知を行なう通知ステップと、
前記第2のプロセッサコアが、
前記割込通知を受ける受信ステップと、
前記第2のプロセッサコアと同一の前記プロセッサダイ上にそなえられた前記第1のプロセッサコアによって用いられる前記メモリ領域に対してそれぞれアクセスを行なうアクセスステップとをそなえることを特徴とする、制御方法。
前記受信ステップの実施時においてタスクを処理中である場合には、前記タスクの終了後に、前記アクセスステップを実施することを特徴とする、付記5記載の制御方法。
(付記7) 前記第2のプロセッサコアが、
前記アクセスステップにより、前記第2のプロセッサコアと同一の前記プロセッサダイ上にそなえられた前記第1のプロセッサコアによって用いられる前記メモリ領域に対してアクセスを行なった結果、前記メモリ領域において前記第2のタスクに関する情報を取得することができなかった場合に、前記第2のプロセッサコアと異なる前記プロセッサダイ上にそなえられた前記第1のプロセッサコアによって用いられる前記メモリ領域に対してアクセスを行なう外部アクセスステップをそなえることを特徴とする、付記5又は付記6記載の制御方法。
(付記9) 付記1〜付記4のいずれか1項に記載のマルチコアプロセッサをそなえたことを特徴とする、情報処理装置。
11,11a,11b OSコア(第1のプロセッサコア)
12,12a,12b 演算コア(第2のプロセッサコア)
13,13a,13b L2キャッシュ(キャッシュ)
14 バス
20 MCH
21 CPUバス
22 メモリバス
30 メモリ
31a,31b 領域
Claims (6)
- 第1のタスクを処理する第1のプロセッサコアと、第2のタスクを処理する第2のプロセッサコアとが形成されたプロセッサダイを複数そなえたマルチコアプロセッサであって、
前記第1のプロセッサコアが、前記第1のタスクの処理に際して前記第2のタスクに関する処理要求を行なう際に、前記第1のプロセッサコアに用いられるメモリ領域に前記第2のタスクに関する情報を格納するとともに、前記複数のプロセッサダイにそれぞれそなえられた各第2のプロセッサコアに対して割込通知を行ない、
前記割込通知を受けた前記第2のプロセッサコアが前記第2のプロセッサコアと同一の前記プロセッサダイ上にそなえられた前記第1のプロセッサコアに用いられる前記メモリ領域に対してそれぞれアクセスを行なうことを特徴とする、マルチコアプロセッサ。 - 前記割込通知を受けた第2のプロセッサコアが、タスク処理中である場合には、前記タスクの終了後に、前記第2のプロセッサコアと同一の前記プロセッサダイ上にそなえられた前記第1のプロセッサコアに用いられる前記メモリ領域に対してアクセスを行なうことを特徴とする、請求項1記載のマルチコアプロセッサ。
- 前記割込通知を受けた第2のプロセッサコアが、前記第2のプロセッサコアと同一の前記プロセッサダイ上にそなえられた前記第1のプロセッサコアに用いられる前記メモリ領域に対してアクセスを行なった結果、前記メモリ領域において前記第2のタスクに関する情報を取得することができなかった場合に、前記第2のプロセッサコアと異なる前記プロセッサダイ上にそなえられた前記第1のプロセッサコアに用いられる前記メモリ領域に対してアクセスを行なうことを特徴とする、請求項1又は請求項2記載のマルチコアプロセッサ。
- 前記第1のプロセッサコアが、前記第1のプロセッサコアと同一の前記プロセッサダイ上にそなえられたキャッシュに対しても、前記第2のタスクに関する情報を格納することを特徴とする、請求項1〜請求項3のいずれか1項に記載のマルチコアプロセッサ。
- 第1のタスクを処理する第1のプロセッサコアと、第2のタスクを処理する第2のプロセッサコアとが形成されたプロセッサダイを複数そなえたマルチコアプロセッサにおける制御方法であって、
前記第1のプロセッサコアが、
前記第1のタスクの処理に際して前記第2のタスクに関する処理要求を行なう際に、前記第1のプロセッサコアに用いられるメモリ領域に前記第2のタスクに関する情報を格納する格納ステップと、
前記複数のプロセッサダイにそれぞれそなえられた各第2のプロセッサコアに対して割込通知を行なう通知ステップと、
前記第2のプロセッサコアが、
前記割込通知を受ける受信ステップと、
前記第2のプロセッサコアと同一の前記プロセッサダイ上にそなえられた前記第1のプロセッサコアによって用いられる前記メモリ領域に対してそれぞれアクセスを行なうアクセスステップとをそなえることを特徴とする、制御方法。 - 請求項1〜請求項4のいずれか1項に記載のマルチコアプロセッサをそなえたことを特徴とする、情報処理装置。
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