JP2010139788A - 表示装置 - Google Patents

Abstract

【課題】高速かつ高精度な焼き付き補正を行うことができるようにする。
【解決手段】表示装置は、ＥＬパネル２の裏面に設けられた受光センサ３が測定した各画素の発光輝度に基づいて経時劣化による輝度低下を補正する。有機ＥＬ層７９から発し、対向基板７２に反射してＥＬパネル２の裏面側に入射する光が通過する空間が、隣接するアノード電極７８の間に確保される。これにより、光路Ｘｂ’および光路Ｘｃ’で示される有機ＥＬ層７９から発し、対向基板７２で反射した光を、受光センサ３まで到達させることができる。本発明は、例えば、自発光素子を用いたパネルに適用できる。
【選択図】図１８

Description

本発明は、表示装置に関し、特に、高速かつ高精度な焼き付き補正を行うことができるようにする表示装置に関する。

発光素子として有機ＥＬ(Electro Luminescent)デバイスを用いた平面自発光型のパネル（ＥＬパネル）の開発が近年盛んになっている。有機ＥＬデバイスは、ダイオード特性を有し、有機薄膜に電界をかけると発光する現象を利用したデバイスである。有機ＥＬデバイスは、印加電圧が１０Ｖ以下で駆動するため低消費電力であり、自ら光を発する自発光素子であるため、照明部材を必要とせず軽量化及び薄型化が容易であるという特長を有する。また、有機ＥＬデバイスの応答速度は数μｓ程度と非常に高速であるので、ＥＬパネルでは動画表示時の残像が発生しないという利点がある。

有機ＥＬデバイスを画素に用いた平面自発光型のパネルの中でも、とりわけ駆動素子として薄膜トランジスタを各画素に集積形成したアクティブマトリクス型のパネルの開発が盛んである。アクティブマトリクス型平面自発光パネルは、例えば以下の特許文献１乃至５に記載されている。

特開２００３−２５５８５６号公報 特開２００３−２７１０９５号公報 特開２００４−１３３２４０号公報 特開２００４−０２９７９１号公報 特開２００４−０９３６８２号公報

ところで、有機ＥＬデバイスには、発光量および発光時間に比例して輝度効率が低下する特性がある。有機ＥＬデバイスの発光輝度は電流値と輝度効率の積で表されるため、輝度効率の低下は発光輝度の低下となる。画面に表示される映像として、各画素で一様な表示を行う映像は稀であり、画素ごとに発光量が異なるのが一般的である。従って、過去の発光量および発光時間の違いにより、同一の駆動条件下であっても各画素で発光輝度の低下の度合いが異なり、輝度低下のばらつきが視覚的に認識される現象が発生する。この輝度低下のばらつきが視覚的に認識される現象を焼き付き現象という。

ＥＬパネルでは、焼き付き現象を防止するため、画素の発光輝度を測定し、発光輝度の低下を補正する焼き付き補正を行うものがあるが、従来の焼き付き補正では、補正が十分に行われないことがあった。

本発明は、このような状況に鑑みてなされたものであり、高速かつ高精度な焼き付き補正を行うことができるようにするものである。

本発明の一側面の表示装置は、アノード電極とカソード電極に挟まれた自発光素子により発光する画素が複数配置されたパネルと、前記パネルの裏面に配置され、前記画素の発光輝度を測定する受光センサと、前記受光センサにより測定された前記画素の発光輝度を用いて、経時劣化による輝度低下の補正データを演算する演算手段と、前記補正データに基づいて、経時劣化による輝度低下を補正する駆動制御手段とを備え、前記パネルにおいて、隣接する前記アノード電極の間に、前記自発光素子から発し、前記パネルの表面である対向基板に反射して前記パネルの裏面側に入射する光が通過する空間が確保されている。

本発明の一側面においては、隣接するアノード電極の間に、アノード電極とカソード電極に挟まれた自発光素子から発し、パネルの表面である対向基板に反射してパネルの裏面側に入射する光が通過する空間が確保される。そして、パネルの裏面で、画素の発光輝度が測定され、測定された画素の発光輝度を用いて、経時劣化による輝度低下の補正データが演算され、補正データに基づいて、経時劣化による輝度低下が補正される。

本発明の一側面によれば、高速かつ高精度な焼き付き補正を行うことができる。

＜本発明の実施の形態＞
［表示装置の構成］
図１は、本発明を適用した表示装置の一実施の形態の構成例を示すブロック図である。

図１の表示装置１は、ＥＬパネル２、複数の受光センサ３を有するセンサ部４、および制御部５を含むように構成されている。ＥＬパネル２は、有機ＥＬ(Electro Luminescent)デバイスを自発光素子として用いたパネルである。受光センサ３は、ＥＬパネル２の発光輝度を測定するセンサである。制御部５は、受光センサ３から得たＥＬパネル２の発光輝度に基づいてＥＬパネル２の表示を制御する。

［ＥＬパネルの構成］
図２は、ＥＬパネル２の構成例を示すブロック図である。

ＥＬパネル２は、画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、および電源スキャナ（ＤＳＣＮ）１０５を含むように構成されている。画素アレイ部１０２は、Ｎ×Ｍ個（Ｎ,Ｍは相互に独立した１以上の整数値）の画素（画素回路）１０１−（１，１）乃至１０１−（Ｎ，Ｍ）が行列状に配置されて構成されている。水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、および電源スキャナ（ＤＳＣＮ）１０５は、画素アレイ部１０２を駆動する駆動部として動作する。

また、ＥＬパネル２は、Ｍ本の走査線ＷＳＬ１０−１乃至１０−Ｍ、Ｍ本の電源線ＤＳＬ１０−１乃至１０−Ｍ、およびＮ本の映像信号線ＤＴＬ１０−１乃至１０−Ｎも有する。

なお、以下において、走査線ＷＳＬ１０−１乃至１０−Ｍそれぞれを特に区別する必要がない場合、単に、走査線ＷＳＬ１０と称する。また、映像信号線ＤＴＬ１０−１乃至１０−Ｎそれぞれを特に区別する必要がない場合、単に、映像信号線ＤＴＬ１０と称する。画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）および電源線ＤＳＬ１０−１乃至１０−Ｍについても同様に、画素１０１および電源線ＤＳＬ１０と称する。

画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第１行目の画素１０１−（１，１）乃至１０１−（Ｎ，１）は、走査線ＷＳＬ１０−１でライトスキャナ１０４と、電源線ＤＳＬ１０−１で電源スキャナ１０５とそれぞれ接続されている。また、画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第Ｍ行目の画素１０１−（１，Ｍ）乃至１０１−（Ｎ，Ｍ）は、走査線ＷＳＬ１０−Ｍでライトスキャナ１０４と、電源線ＤＳＬ１０−Ｍで電源スキャナ１０５とそれぞれ接続されている。画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）の行方向に並ぶその他の画素１０１についても同様である。

また、画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第１列目の画素１０１−（１，１）乃至１０１−（１，Ｍ）は、映像信号線ＤＴＬ１０−１で水平セレクタ１０３と接続されている。画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第Ｎ列目の画素１０１−（Ｎ，１）乃至１０１−（Ｎ，Ｍ）は、映像信号線ＤＴＬ１０−Ｎで水平セレクタ１０３と接続されている。画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）の列方向に並ぶその他の画素１０１についても同様である。

ライトスキャナ１０４は、走査線ＷＳＬ１０−１乃至１０−Ｍに水平周期（１Ｈ）で順次制御信号を供給して画素１０１を行単位で線順次走査する。電源スキャナ１０５は、線順次走査に合わせて電源線ＤＳＬ１０−１乃至１０−Ｍに第１電位（後述するＶｃｃ）または第２電位（後述するＶｓｓ）の電源電圧を供給する。水平セレクタ１０３は、線順次走査に合わせて各水平期間内（１Ｈ）で映像信号に対応する信号電位Ｖｓｉｇと基準電位Ｖｏｆｓとを切換えて列状の映像信号線ＤＴＬ１０−１乃至１０−Ｍに供給する。

［画素１０１の配列構成］
図３は、ＥＬパネル２の各画素１０１が発光する色の配列を示している。

画素アレイ部１０２の各画素１０１は、赤（Ｒ）、緑（Ｇ）、または青（Ｂ）のいずれかの色を発光するいわゆる副画素（サブピクセル）に相当し、行方向（図面左右方向）に並ぶ赤、緑、および青の３つの画素１０１で表示単位としての１画素が構成される。

なお、図３では、ライトスキャナ１０４が画素アレイ部１０２の左側に配置されるとともに、走査線ＷＳＬ１０および電源線ＤＳＬ１０が画素１０１の下側から接続されている点が図２と異なる。水平セレクタ１０３、ライトスキャナ１０４、電源スキャナ１０５、および、各画素１０１と接続される配線は、必要に応じて適切な位置に配置することができる。

［画素１０１の詳細回路構成］
図４は、ＥＬパネル２に含まれるＮ×Ｍ個の画素１０１のうちの１つの画素１０１を拡大することにより、画素１０１の詳細な回路構成を示したブロック図である。

なお、図４において画素１０１と接続されている走査線ＷＳＬ１０、映像信号線ＤＴＬ１０、および電源線ＤＳＬ１０のそれぞれは、図２に対応させると次のようになる。即ち、図２における画素１０１−（ｎ，ｍ）（ｎ＝１，２，・・・，Ｎ，ｍ＝１，２，・・・，Ｍ）に対して、走査線ＷＳＬ１０−（ｎ，ｍ）、映像信号線ＤＴＬ１０−（ｎ，ｍ）、および電源線ＤＳＬ１０−（ｎ，ｍ）のそれぞれが対応する。

図４の画素１０１は、サンプリング用トランジスタ３１、駆動用トランジスタ３２、蓄積容量３３、および発光素子３４を有する。サンプリング用トランジスタ３１のゲートは走査線ＷＳＬ１０と接続され、サンプリング用トランジスタ３１のドレインは映像信号線ＤＴＬ１０と接続されるとともに、ソースが駆動用トランジスタ３２のゲートｇと接続されている。

駆動用トランジスタ３２のソース及びドレインの一方は発光素子３４のアノードに接続され、他方が電源線ＤＳＬ１０に接続される。蓄積容量３３は、駆動用トランジスタ３２のゲートｇと発光素子３４のアノードに接続されている。また、発光素子３４のカソードは所定の電位Ｖｃａｔに設定されている配線３５に接続されている。この電位ＶｃａｔはGNDレベルであり、従って、配線３５は接地配線である。

サンプリング用トランジスタ３１および駆動用トランジスタ３２は、いずれもＮチャネル型トランジスタである。よって、サンプリング用トランジスタ３１および駆動用トランジスタ３２は、低温ポリシリコンよりも安価に作成できるアモルファスシリコンで作成することができる。これにより、画素回路の製造コストをより安価にすることができる。勿論、サンプリング用トランジスタ３１および駆動用トランジスタ３２は、低温ポリシリコンや単結晶シリコンで作成しても構わない。

発光素子３４は、有機ＥＬ素子で構成される。有機ＥＬ素子はダイオード特性を有する電流発光素子である。よって、発光素子３４は、供給される電流値Ｉｄｓに応じた階調の発光を行う。

以上のように構成される画素１０１において、サンプリング用トランジスタ３１が、走査線ＷＳＬ１０からの制御信号に応じてオン（導通）し、映像信号線ＤＴＬ１０を介して階調に応じた信号電位Ｖｓｉｇの映像信号をサンプリングする。蓄積容量３３は、映像信号線ＤＴＬ１０を介して水平セレクタ１０３から供給された電荷を蓄積して保持する。駆動用トランジスタ３２は、第１電位Ｖｃｃにある電源線ＤＳＬ１０から電流の供給を受け、蓄積容量３３に保持された信号電位Ｖｓｉｇに応じて駆動電流Ｉｄｓを発光素子３４に流す（供給する）。発光素子３４に所定の駆動電流Ｉｄｓが流れることにより、画素１０１が発光する。

画素１０１は、閾値補正機能を有する。閾値補正機能とは、駆動用トランジスタ３２の閾値電圧Ｖｔｈに相当する電圧を蓄積容量３３に保持させる機能である。閾値補正機能を発揮させることで、ＥＬパネル２の画素毎のばらつきの原因となる駆動用トランジスタ３２の閾値電圧Ｖｔｈの影響をキャンセルすることができる。

また、画素１０１は、上述した閾値補正機能に加え、移動度補正機能も有する。移動度補正機能とは、蓄積容量３３に信号電位Ｖｓｉｇを保持する際、駆動用トランジスタ３２の移動度μに対する補正を信号電位Ｖｓｉｇに加える機能である。

さらに、画素１０１は、ブートストラップ機能も備えている。ブートストラップ機能とは、駆動用トランジスタ３２のソース電位Ｖｓの変動にゲート電位Ｖｇを連動させる機能である。ブートストラップ機能の発揮により、駆動用トランジスタ３２のゲートとソース間の電圧Ｖｇｓを一定に維持することが出来る。

［画素１０１の動作の説明］
図５は、画素１０１の動作を説明するタイミングチャートである。

図５は、同一の時間軸（図面横方向）に対する走査線ＷＳＬ１０、電源線ＤＳＬ１０、および映像信号線ＤＴＬ１０の電位変化と、それに対応する駆動用トランジスタ３２のゲート電位Ｖｇ及びソース電位Ｖｓの変化を示している。

図５において、時刻ｔ₁までの期間は、前の水平期間（１Ｈ）の発光がなされている発光期間Ｔ₁である。

発光期間Ｔ₁が終了した時刻ｔ₁から時刻ｔ₄までは、駆動用トランジスタ３２のゲート電位Ｖｇ及びソース電位Ｖｓを初期化することで閾値電圧補正動作の準備を行う閾値補正準備期間Ｔ₂である。

閾値補正準備期間Ｔ₂では、時刻ｔ₁において、電源スキャナ１０５が、電源線ＤＳＬ１０の電位を高電位である第１電位Ｖｃｃから低電位である第２電位Ｖｓｓに切換える。そして、時刻ｔ₂において、水平セレクタ１０３が、映像信号線ＤＴＬ１０の電位を信号電位Ｖｓｉｇから基準電位Ｖｏｆｓに切換える。次に、時刻ｔ₃において、ライトスキャナ１０４が、走査線ＷＳＬ１０の電位を高電位に切換え、サンプリング用トランジスタ３１をオンさせる。これにより、駆動用トランジスタ３２のゲート電位Ｖｇが基準電位Ｖｏｆｓにリセットされ、且つ、ソース電位Ｖｓが映像信号線ＤＴＬ１０の第２電位Ｖｓｓにリセットされる。

時刻ｔ₄から時刻ｔ₅までは、閾値補正動作を行う閾値補正期間Ｔ₃である。閾値補正期間Ｔ₃では、時刻ｔ₄において、電源スキャナ１０５により、電源線ＤＳＬ１０の電位が高電位Ｖｃｃに切換えられ、閾値電圧Ｖｔｈに相当する電圧が、駆動用トランジスタ３２のゲートとソースとの間に接続された蓄積容量３３に書き込まれる。

時刻ｔ₅から時刻ｔ₇までの書き込み＋移動度補正準備期間Ｔ₄では、走査線ＷＳＬ１０の電位が高電位から低電位に一旦切換えられる。また、時刻ｔ₇の前の時刻ｔ₆において、水平セレクタ１０３が、映像信号線ＤＴＬ１０の電位を基準電位Ｖｏｆｓから階調に応じた信号電位Ｖｓｉｇに切換える。

そして、時刻ｔ₇から時刻ｔ₈までの書き込み＋移動度補正期間Ｔ₅において、映像信号の書き込みと移動度補正動作が行われる。即ち、時刻ｔ₇から時刻ｔ₈までの間、走査線ＷＳＬ１０の電位が高電位に設定され、これにより、映像信号に対応する信号電位Ｖｓｉｇが閾値電圧Ｖｔｈに足し込まれる形で蓄積容量３３に書き込まれる。また、移動度補正用の電圧ΔＶ_μが蓄積容量３３に保持された電圧から差し引かれる。

書き込み＋移動度補正期間Ｔ₅終了後の時刻ｔ₈において、走査線ＷＳＬ１０の電位が低電位に設定され、それ以降、発光期間Ｔ₆として、信号電圧Ｖｓｉｇに応じた発光輝度で発光素子３４が発光する。信号電圧Ｖｓｉｇは、閾値電圧Ｖｔｈに相当する電圧と移動度補正用の電圧ΔＶ_μとによって調整されているため、発光素子３４の発光輝度は駆動用トランジスタ３２の閾値電圧Ｖｔｈや移動度μのばらつきの影響を受けることがない。

なお、発光期間Ｔ₆の最初でブートストラップ動作が行われ、駆動用トランジスタ３２のゲート‐ソース間電圧Ｖｇｓ＝Ｖｓｉｇ＋Ｖｔｈ−ΔＶ_μを一定に維持したまま、駆動用トランジスタ３２のゲート電位Ｖｇ及びソース電位Ｖｓが上昇する。

また、時刻ｔ₈から所定時間経過後の時刻ｔ₉において、映像信号線ＤＴＬ１０の電位が、信号電位Ｖｓｉｇから基準電位Ｖｏｆｓに落とされる。図５において、時刻ｔ₂から時刻ｔ₉までの期間は水平期間（１Ｈ）に相当する。

以上のようにして、ＥＬパネル２の各画素１０１では、駆動用トランジスタ３２の閾値電圧Ｖｔｈや移動度μのばらつきの影響を受けることがなく、発光素子３４を発光させることができる。

［画素１０１の動作の別の例の説明］
図６は、画素１０１の動作の別の例を説明するタイミングチャートである。

上述した図５の例では、閾値補正動作は１Ｈ期間に１回行われていた。ただし、１Ｈ期間が短く、１Ｈ期間内で閾値補正動作を行うことが難しい場合がある。そのような場合には、複数の１Ｈ期間にわたって複数回の閾値補正動作を行わせることができる。

図６の例では、閾値補正動作は、連続する３Ｈ期間で行われる。即ち、図６の例では、閾値補正期間Ｔ₃が３回に分割されている。なお、その他の画素１０１の動作は、図５の例の動作と同様である。よって、これらの動作の説明については省略する。

［焼き付き補正制御の機能ブロック図］
ところで、有機ＥＬデバイスには、発光量および発光時間に比例して発光輝度が低下する特性がある。ＥＬパネル２に表示される画像として、各画素１０１で一様な表示を行うものは稀であり、画素１０１ごとに発光量が異なるのが一般的である。従って、所定の時間が経過すると、それまでの発光量および発光時間に応じて各画素１０１の輝度効率の低下の度合いの差が顕著になってくる。このため、同一の駆動条件下では、あたかも焼き付きが生じているように、発光輝度が異なる現象（以下、焼き付き現象と称する）がユーザに視認される。そこで、表示装置１は、輝度効率の低下の度合いが異なることにより生じる焼き付き現象を補正するための焼き付き補正制御を行っている。

図７は、焼き付き補正制御を実行するために必要な表示装置１の機能的構成例を示す機能ブロック図を示している。

受光センサ３は、各画素１０１の発光の妨げとならないように、ＥＬパネル２の裏面（ユーザに面した表面と反対側の面）に取り付けられている。また、受光センサ３は、所定の領域につき１個の割合で均等に配置されている。なお、図７は、表示装置１における受光センサ３の配置を概念的に示したものである。従って、ＥＬパネル２の画素数および裏面に配置する受光センサ３の個数は、これに限定されるものではない。受光センサ３それぞれは、自分の担当する領域内の各画素１０１の発光輝度を測定する。具体的には、受光センサ３それぞれは、自分の領域内の画素１０１が１画素ずつ順に発光したとき、ＥＬパネル２の前面のガラス基板等に反射して入射されてくる光を受光し、受光輝度に応じたアナログの受光信号（電圧信号）を制御部５に供給する。

制御部５は、増幅部５１、ＡＤ変換部５２、補正演算部５３、補正データ記憶部５４、および駆動制御部５５により構成されている。

増幅部５１は、各受光センサ３から供給されるアナログの受光信号を増幅してＡＤ変換部５２に供給する。ＡＤ変換部５２は、増幅部５１から供給される増幅後のアナログの受光信号をデジタルの信号（輝度データ）に変換し、補正演算部５３に供給する。

補正演算部５３は、画素アレイ部１０２の各画素１０１について、初期状態（出荷状態）時の輝度データと、所定期間経過後（経時劣化後）の輝度データを比較することにより、各画素１０１の輝度低下量を算出する。そして、補正演算部５３は、算出した輝度低下量に基づいて、輝度低下を補正する補正データを画素１０１ごとに演算する。演算された各画素１０１の補正データは、補正データ記憶部５４に供給される。補正演算部５３は、例えば、FPGA（Field Programmable Gate Alley）、ASIC(Application Specific Integrated Circuit)などの信号処理ICで構成することができる。

補正データ記憶部５４は、補正演算部５３により演算された各画素１０１の補正データを記憶する。また、補正データ記憶部５４は、補正演算に使用される各画素１０１の初期状態時の輝度データも記憶する。

駆動制御部５５は、補正データに基づいて、各画素１０１の経時劣化による輝度低下を補正する制御を行う。具体的には、駆動制御部５５は、水平セレクタ１０３を制御して、各画素１０１に、表示装置１に入力された映像信号に対応する信号電位であって、経時劣化による輝度低下が補正データにより補正された信号電位Ｖｓｉｇを供給させる。

［画素１０１の初期データ取得処理］
次に、図８のフローチャートを参照して、画素アレイ部１０２の各画素１０１の初期状態時の輝度データを取得する初期データ取得処理を説明する。図８の処理は、例えば、受光センサ３に対応するように分割された各領域で並行して実行される。

初めに、ステップＳ１において、駆動制御部５５は、まだ初期状態時の輝度データを取得していない領域内の１つの画素１０１を、予め決められた所定の階調（明るさ）で発光させる。ステップＳ２において、受光センサ３は、受光輝度に応じたアナログの受光信号（電圧信号）を制御部５の増幅部５１に出力する。

ステップＳ３において、増幅部５１は、受光センサ３から供給された受光信号を増幅し、ＡＤ変換部５２に供給する。ステップＳ４において、ＡＤ変換部５２は、増幅後のアナログの受光信号をデジタルの信号（輝度データ）に変換し、補正演算部５３に供給する。ステップＳ５において、補正演算部５３は、供給された輝度データを補正データ記憶部５４に供給し、記憶させる。

ステップＳ６において、駆動制御部５５は、領域内のすべての画素１０１について初期状態時の輝度データを取得したかを判定する。ステップＳ６で、領域内のすべての画素１０１についてまだ初期状態時の輝度データを取得していないと判定された場合、処理はステップＳ１に戻り、ステップＳ１乃至Ｓ６の処理が繰り返される。即ち、初期状態時の輝度データをまだ取得していない領域内の１つの画素１０１が所定の階調で発光され、輝度データが取得される。

一方、ステップＳ６で、領域内のすべての画素１０１について初期状態時の輝度データを取得したと判定された場合、処理は終了する。

［画素１０１の補正データ取得処理］
図９は、図８の処理を行ってから所定期間経過後に実行される、補正データ取得処理のフローチャートである。この処理も、図８の処理と同様に、受光センサ３に対応するように分割された各領域で並行して実行される。

ステップＳ２１乃至Ｓ２４の処理は、上述した図８のステップＳ１乃至Ｓ４の処理とそれぞれ同様であるので、その説明は省略する。即ち、ステップＳ２１乃至Ｓ２４の処理では、初期データ取得処理と同一の条件の下で、画素１０１の輝度データが取得される。

ステップＳ２５において、補正演算部５３は、初期データ取得処理を実行したときの同一の画素１０１の輝度データ（初期データ）を補正データ記憶部５４から取得する。

ステップＳ２６において、補正演算部５３は、初期状態時の輝度データと、ステップＳ２１乃至Ｓ２４で取得した輝度データを比較することにより、画素１０１の輝度低下量を算出する。ステップＳ２７において、補正演算部５３は、算出した輝度低下量に基づいて補正データを算出し、補正データ記憶部５４に記憶させる。

ステップＳ２８において、駆動制御部５５は、領域内のすべての画素１０１について補正データを取得したかを判定する。ステップＳ２８で、領域内のすべての画素１０１についてまだ補正データを取得していないと判定された場合、処理はステップＳ２１に戻り、ステップＳ２１乃至Ｓ２８の処理が繰り返される。即ち、補正データをまだ取得していない領域内の１つの画素１０１について輝度データが取得され、補正データが算出される。

一方、ステップＳ２８で、領域内のすべての画素１０１について補正データを取得したと判定された場合、処理は終了する。

図８と図９を参照して説明した処理により、画素アレイ部１０２の各画素１０１についての補正データが、補正データ記憶部５４に記憶される。

補正データ取得後は、駆動制御部５５の制御の下、映像信号に対応する信号電位であって、経時劣化による輝度低下が補正データにより補正された信号電位Ｖｓｉｇが、画素アレイ部１０２の各画素１０１に供給される。即ち、駆動制御部５５は、表示装置１に入力された映像信号に対応する信号電位に、補正データによる電位を上乗せした信号電位Ｖｓｉｇを画素１０１に供給するように水平セレクタ１０３を制御する。

なお、補正データ記憶部５４に記憶される補正データは、表示装置１に入力された映像信号に対応する信号電位に、所定の比率を乗算するような値でも良いし、所定の電圧値をオフセットさせるような値でもよい。また、表示装置１に入力された映像信号に対応する信号電位に対応した補正テーブルとして保有することも可能である。即ち、補正データ記憶部５４に記憶される補正データは、どのような形式でもよい。

次に、発光輝度測定対象の画素１０１から受光センサ３までの距離と、焼き付き補正精度との関係について説明する。

［受光センサ３までの距離とセンサ出力電圧の関係］
図１０は、特に対策を施さない場合の、測定対象の画素１０１から受光センサ３までの距離と、受光センサ３の受光輝度に対応する電圧（センサ出力電圧）との関係を示す図である。なお、図１０において、画素１０１から受光センサ３までの距離に関わらず、測定対象の画素１０１は同じ発光輝度で発光されるものとする。

図１０Ａにおいて、横軸は、受光センサ３から測定対象の画素１０１までの水平方向の距離（単位は画素数）を示しており、縦軸は、受光センサ３が出力する電圧（mV）を示している。図１０Ｂにおいて、横軸は、受光センサ３から測定対象の画素１０１までの垂直方向の距離（単位は画素数）を示しており、縦軸は、受光センサ３が出力する電圧（mV）を示している。

画素１０１の発光輝度が同一であれば、受光センサ３が出力する電圧は、図１０に示されるように、画素１０１と受光センサ３との間の距離が長くなるほど小さくなる特性が存在する。換言すれば、受光センサ３までの距離とセンサ出力電圧との間には、受光センサ３までの距離にセンサ出力電圧が反比例する関係がある。

［受光センサ３のセンサ出力電圧と補正精度との関係］
焼き付き補正制御では、このような特性を有する受光センサ３の受光信号が、各画素同一の所定の増幅率で増幅された後、ＡＤ変換部５２によりデジタルの信号（輝度データ）に変換される。

図１１は、増幅部５１で増幅された後の受光センサ３のセンサ出力電圧を示している。図１１における横軸および縦軸は、図１０と同様である。即ち、横軸は、受光センサ３から測定対象の画素１０１までの水平方向または垂直方向の距離（単位は画素数）を示しており、縦軸は、増幅後のセンサ出力電圧を示している。ただし、縦軸の単位はVである。

図１１に示される例では、受光センサ３から０画素だけ離れた位置の画素１０１、即ち、受光センサ３の直下の画素１０１が所定の発光輝度で発光した場合には、増幅部５１は３Vの電圧を出力する。一方、受光センサ３から１０画素だけ離れた位置の画素１０１が所定の（同一の）発光輝度で発光した場合には、増幅部５１は０．３Vの電圧を出力する。

ここで、ＡＤ変換部５２が、アナログの受光信号を８ビット（２５６階調）の輝度データに変換するものとする。即ち、増幅部５１が出力する電圧（増幅後のアナログの受光信号）の最大値である３Vに対して、２５６階調が割り当てられる。この場合、３Vの出力電圧が得られる画素１０１に対しては、１階調当りの出力電圧は３V／２５６＝約０．０１１７Vとなり、（０．０１１７／３）×１００＝約０．４％ごとの補正が可能となる。一方、最大で０．３Vの出力電圧しか得られない画素１０１に対しては、（０．０１１７／０．３）×１００＝約４％ごとの補正となる。即ち、受光センサ３から遠方の画素１０１になるほど、補正の分解能は大きくなり、補正精度が粗くなるという問題が生じる。また、受光量が少ない場合には、受光センサ３が受光に要する時間が長くなってしまい、補正動作全体にかかる時間も長くなるという問題も生じる。その結果、受光量が少ない画素１０１に対しては、十分な焼き付き補正が行われない場合がある。ＥＬパネル２の裏面に受光センサ３を配置した場合には、発光面と逆の面となるため、表面よりも受光量が少ない。その上、受光センサ３から遠方の画素１０１は、受光量がさらに少ないために、上述した問題が生じ、十分な焼き付き補正が行われないことがあった。

この問題を解決するため、図１の表示装置１では、受光センサ３から遠方の画素１０１であっても、十分な受光量が得られるような構成が採用されている。

最初に、図１の表示装置１と従来の表示装置との違いを容易に理解するため、従来の表示装置の構成について説明する。

［従来の表示装置の構成］
図１２は、従来の表示装置に採用されているＥＬパネル２００と受光センサ３の断面図である。

ＥＬパネル２００は、薄膜トランジスタが形成される支持基板７１と、それに対向する対向基板７２とが発光層を挟み込むように両側に配置されて構成される。図１２において、対向基板７２の上面がユーザが視認する面であり、ＥＬパネル２００の表面である。反対に、支持基板７１の下面がＥＬパネル２００の裏面となる。なお、本実施の形態では、支持基板７１と対向基板７２の材料は、ガラスとするが、これに限定されるわけではない。

支持基板７１上に、駆動用トランジスタ３２のゲート電極７３が形成される。ゲート電極７３の上側には、絶縁膜７４を介してチャネル領域となる多結晶シリコン膜７５が形成される。さらに多結晶シリコン膜７５の上側には、ソース電極７６およびドレイン電極７７が形成される。多結晶シリコン膜７５、ソース電極７６、およびドレイン電極７７は、絶縁膜７４で覆われている。絶縁膜７４は、光を透過する透明材料である。また、ソース電極７６およびドレイン電極７７と同一層には、映像信号線ＤＴＬ１０も、同一の金属膜で形成されている。

多結晶シリコン膜７５、ソース電極７６、およびドレイン電極７７の上側で、絶縁膜７４により平坦化された面上には、アノード電極７８が形成される。アノード電極７８は、光の透過率が低い（反射率が高い）金属膜である。アノード電極７８の上側には、赤、緑、または青のいずれか所定の色に発光する発光層である有機ＥＬ層７９が形成される。さらに、有機ＥＬ層７９の上側には、カソード電極８０が形成される。従って、有機ＥＬ層７９は、アノード電極７８とカソード電極８０に挟まれている。カソード電極８０は、図１２に示されるようにベタ膜状に形成されるが、アノード電極７８および有機ＥＬ層７９は画素ごとに分離されて形成される。隣接するアノード電極７８の間には、補助配線８１がアノード電極７８と同一の金属膜で形成される。補助配線８１は、カソード電極８０の抵抗値を低下させるために設けられたものであり、カソード電極８０と図示せぬ箇所で接続されている。カソード電極８０は、有機ＥＬ層７９からの光を上面に透過させるため極めて薄く形成される。そのため、カソード電極８０の抵抗値が高くなる。抵抗値が高いと、発光素子３４のカソード電位Ｖｃａｔがばらつき、画質に影響を与える場合がある。そこで、アノード電極７８を形成する金属膜で補助配線８１を形成し、それとカソード電極８０を接続させることで、カソード電極８０の抵抗値が低くなるように構成されている。ベタ膜状に形成されたカソード電極８０と対向基板７２との間は、封止剤８２で封止されている。

ＥＬパネル２００は、以上のように構成される。そして、支持基板７１の、ゲート電極７３が形成されている面と反対側の面、即ち、ＥＬパネル２００の裏面には、受光センサ３が配置されている。

図１２において光路Ｘａで示される、有機ＥＬ層７９からＥＬパネル２００の表面側に射出された光が、映像としてユーザに視認される。一方、受光センサ３は、有機ＥＬ層７９から発し、対向基板７２で反射して、ＥＬパネル２００の裏面側に入射する光を受光する。

しかしながら、例えば、光路Ｘｂおよび光路Ｘｃで示されるように、対向基板７２で反射した光の多くは、有機ＥＬ層７９より下側の金属膜で再び反射してしまい、ＥＬパネル２００の裏面側に設けられた受光センサ３まで到達しない。

光路Ｘｂの光は、対向基板７２に対して垂直に近い（入射角が小さい）角度で入射して、ＥＬパネル２００の裏面側に反射する。その後、光路Ｘｂの光は、ドレイン電極７７に入射し、そこで再びＥＬパネル２００の表面側に反射する。光路Ｘｃの光は、対向基板７２に対して水平に近い（入射角が大きい）角度で入射して、ＥＬパネル２００の裏面側に反射する。その後、光路Ｘｃの光は、補助配線８１に入射し、そこで再びＥＬパネル２００の表面側に反射する。

このように、従来のＥＬパネル２００の構成では、ＥＬパネル２００の裏面側に設けられた受光センサ３まで到達する光が少ないため、受光量が少なくなっていた。

[ＥＬパネル２００の平面図]

図１３は、図１２に示したＥＬパネル２００の、アノード電極７８の層からみた平面図である。

図１３では、ＥＬパネル２００を構成する画素について図２に対応させた符号を付している。即ち、ドレイン電極７７−（１，１）乃至７７−（Ｎ，１）は、第１行目の画素１０１−（１，１）乃至１０１−（Ｎ，１）のドレイン電極７７である。同様に、ドレイン電極７７−（１，Ｍ）乃至７７−（Ｎ，Ｍ）は、第Ｍ行目の画素１０１−（１，Ｍ）乃至１０１−（Ｎ，Ｍ）のドレイン電極７７である。また、アノード電極７８−（１，１）乃至７８−（Ｎ，１）は、第１行目の画素１０１−（１，１）乃至１０１−（Ｎ，１）のアノード電極７８である。アノード電極７８−（１，Ｍ）乃至７８−（Ｎ，Ｍ）は、第Ｍ行目の画素１０１−（１，Ｍ）乃至１０１−（Ｎ，Ｍ）のアノード電極７８である。

補助配線８１は、Ｎ×Ｍ個の画素１０１全体の外周と、各画素１０１の間に設けられている。そして、アノード電極７８と補助配線８１の間のスペースには、映像信号線ＤＴＬ１０およびドレイン電極７７の一部が配置されている。これにより、ＥＬパネル２００の裏面側へ抜けようとする光が遮られている。換言すれば、ＥＬパネル２００の裏面側へ抜けようとする光の通る空間が、画素１０１の間の補助配線８１、映像信号線ＤＴＬ１０およびドレイン電極７７によって狭くなっている。

［ＥＬパネル２の第１の構成の断面図］
次に、遠方の画素１０１であっても、十分な受光量が得られるようにした表示装置１のＥＬパネル２の第１の構成例について説明する。

図１４は、図１２と同様に示したＥＬパネル２と受光センサ３の断面図である。図１４において、図１２と対応する部分については同一の符号を付してあり、その説明は適宜省略する。

図１４のＥＬパネル２は、隣接するアノード電極７８の間の補助配線８１が設けられていない点が図１２のＥＬパネル２００と相違する。これにより、光路Ｘｃ’が確保される。即ち、対向基板７２に対して水平に近い角度で入射して反射した光は、補助配線８１で反射することなく、ＥＬパネル２の裏面側に入射する。

［ＥＬパネル２の第１の構成の平面図］
図１５は、図１３と同様に示したＥＬパネル２の第１の構成の平面図である。

ＥＬパネル２の第１の構成では、図１５に示されるように、補助配線８１に代えて、補助配線８１’が設けられている。補助配線８１’は、各画素１０１（のアノード電極７８）の間の配線が省略され、Ｎ×Ｍ個の画素１０１全体の外周にのみ配置されている。これにより、ＥＬパネル２の裏面側へ抜けようとする光の通る空間を広く設けることができるので、ＥＬパネル２００よりも多くの光をＥＬパネル２の裏面側に入射させることができる。なお、補助配線８１’は、図示せぬ所定の箇所で、カソード電極８０と接続されている。

［ＥＬパネル２の第２の構成の断面図］
次に、ＥＬパネル２の第２の構成例について説明する。

図１６は、図１２と同様に示したＥＬパネル２と受光センサ３の断面図である。図１６においても、図１２と対応する部分については同一の符号を付してあり、その説明は適宜省略する。

図１６のＥＬパネル２では、図１２と比較して、映像信号線ＤＴＬ１０の位置が、アノード電極７８の下に収まるように図中右方向へ移動されている。また、ゲート電極７３、多結晶シリコン膜７５、ソース電極７６、およびドレイン電極７７の位置が、アノード電極７８の下に収まるように図中左方向へ移動されている。これにより、光路Ｘｂ’が確保される。即ち、対向基板７２に対して垂直に近い角度で入射して反射した光は、ドレイン電極７７で反射することなく、ＥＬパネル２の裏面側に入射する。

［ＥＬパネル２の第２の構成の平面図］
図１７は、ＥＬパネル２の第２の構成の平面図である。

ＥＬパネル２の第２の構成では、ドレイン電極７７は、アノード電極７８下に移動されたので、上方からは見えなくなっている。換言すれば、アノード電極７８と補助配線８１の間にドレイン電極７７が配置されない。同様に、映像信号線ＤＴＬ１０も、図中右方向に移動し、行方向（映像信号線ＤＴＬ１０の配線方向と垂直な方向）においてアノード電極７８と重なるように配置されている。換言すれば、アノード電極７８と補助配線８１の間に映像信号線ＤＴＬ１０が配置されない。これにより、ＥＬパネル２の裏面側へ抜けようとする光の通る空間を広く設けることができるので、ＥＬパネル２００よりも多くの光をＥＬパネル２の裏面側に入射させることができる。

［ＥＬパネル２の第３の構成の断面図］
図１８は、図１２と同様に示したＥＬパネル２と受光センサ３の断面図である。図１８においても、図１２と対応する部分については同一の符号を付してあり、その説明は適宜省略する。

図１８のＥＬパネル２は、図１４に示した第１の構成の特徴と、図１６に示した第２の構成の特徴の両方を有している。即ち、図１８のＥＬパネル２では、アノード電極７８間の補助配線８１が省略されている。また、映像信号線ＤＴＬ１０の位置と、ゲート電極７３、多結晶シリコン膜７５、ソース電極７６、およびドレイン電極７７の位置が、アノード電極７８の下に収まるように移動されている。

［ＥＬパネル２の第３の構成の平面図］
図１９は、ＥＬパネル２の第３の構成の平面図である。

ＥＬパネル２の第３の構成では、補助配線８１に代えて、補助配線８１’が設けられている。また、ドレイン電極７７と映像信号線ＤＴＬ１０が、上方から見てアノード電極７８下へ移動されている。これにより、ＥＬパネル２の裏面側へ抜けようとする光の通る空間をより広く設けることができるので、ＥＬパネル２００よりもさらに多くの光をＥＬパネル２の裏面側に入射させることができる。

［補助配線８１’のその他の例］
なお、上述した例では、補助配線８１’は、各画素１０１の間の配線すべてを省略（削除）するようにしたが、この場合、上述した補助配線８１’が十分に機能しないおそれがある。即ち、カソード電極８０の抵抗値を十分に低下させることができないおそれがある。その場合、例えば、図２０に示されるように、行方向または列方向いずれか一方向については各画素１０１の間の配線を残すようにしてもよい。図２０は、行方向の配線を省略し、列方向のストライプ状となるように各画素１０１の間の配線を残した補助配線８１’の例を示している。図２０では、行方向の配線を一部残しているが、列方向の完全なストライプとなるように行方向の配線を完全に省略してもよい。また、補助配線８１’のストライプ状に設けた各画素１０１の間の配線は、１画素ごとではなく、数行または数列ごとに設ける（所定の間隔で間引く）ようにしてもよい。このようにした場合であっても、従来のＥＬパネル２００よりも多くの光をＥＬパネル２の裏面側に入射させることができる。

［ＥＬパネル２の第４の構成の平面図］
さらに、ＥＬパネル２は、図２１に示されるように、画素ごとにアイランド状に設けた補助配線８１’を採用することもできる。図２２は、ＥＬパネル２の第４の構成の平面図である。

［ＥＬパネル２の第４の構成の断面図］
図２２は、図２１に示したＥＬパネル２の第４の構成における補助配線８１’を含む部分の断面図である。

図２２では、隣接するアノード電極７８の間に補助配線８１’が設けられている。補助配線８１’は、上側でカソード電極８０と接続され、下側でドレイン電極７７と同一層に設けられた補助配線８３と接続されている。このため、各画素１０１に配置されたアイランド状の補助配線８１’の面積は小さくても、カソード電極８０の抵抗値を十分に低下させることができる。なお、図２２では、光路Ｘｂ’の光は、補助配線８３によって遮られているが、図２１に示したように、アイランド状の補助配線８１’および補助配線８３の面積は小さいため、その影響は少ない（ＥＬパネル２の裏面側に入射する光の方が多い）。

［表示装置１の効果］
図２３は、表示装置１の効果を説明する図である。

図２３Ａは、ＥＬパネル２００を有する従来の表示装置における受光センサ３までの距離とセンサ出力電圧の関係を示している。図２３Ａは、図１０または図１１と同様の特性を示している。

一方、図２３Ｂは、表示装置１における受光センサ３までの距離とセンサ出力電圧の関係を示している。表示装置１を採用した場合、図２３Ｂに示されるように、受光センサ３の近傍に位置する画素１０１からの受光量（に対応する電圧）も増加するが、それ以上に、受光センサ３の遠方に位置する画素１０１からの受光量を増加させることができる。その結果、受光センサ３の測定対象の各画素１０１の受光量のばらつきを抑制することができる。即ち、受光センサ３が担当する領域内の各画素１０１の受光量を平坦化できる。

受光センサ３から遠方の画素１０１からの受光量を増加させることができれば、図１１を参照して説明した問題を解決することができる。即ち、受光センサ３から遠方の画素１０１に対する補正精度を向上させることができ、受光に要する時間も短縮することができる。従って、表示装置１によれば、高速かつ高精度な焼き付き補正を行うことができる。

［ＥＬパネル２の第５の構成の平面図］
なお、仮に、受光センサ３の近傍に位置する画素１０１からの受光量は十分であり、受光センサ３の遠方に位置する画素１０１からの受光量だけを増加させればよい場合には、図２４に示すような構成を採用することができる。

図２４は、ＥＬパネル２の第５の構成の平面図である。

例えば、ＥＬパネル２の裏面の画素１０１−（ｎ，ｍ）の位置に受光センサ３が取り付けられているとして、ＥＬパネル２の第５の構成では、図２４に示される補助配線８１’を採用することができる。即ち、受光センサ３から近傍の画素１０１についてはアノード電極７８間の配線が従来と同様に設けられ、受光センサ３から遠方の画素１０１では、アノード電極７８間の配線が省略される補助配線８１’を採用することができる。

また、補助配線８１’としての受光センサ３近傍のアノード電極７８間の配線は、所定の箇所で外周の配線と接続されている。なお、補助配線８１’の外周の配線は、２辺のみを図示したものであるが、このように外周の所定の辺だけ配線を設けることも勿論可能である。また、補助配線８１’としての受光センサ３近傍のアノード電極７８間の配線を外周の配線と接続させずに孤立させ、図２２で示したように、下層の補助配線８３と接続するようにしてもよい。

［ＥＬパネル２の第５の構成による効果］
図２５は、ＥＬパネル２として図２４に示した構成を採用した場合の、受光センサ３までの距離とセンサ出力電圧の関係を示している。

受光センサ３が配置されている画素１０１の近傍では、補助配線８１’としてのアノード電極７８間の配線があるため、増幅後のセンサ出力電圧は、従来と同様に３Vで変わらない。一方、受光センサ３から遠方の画素１０１では、補助配線８１’としてのアノード電極７８間の配線が省略されたことにより、増幅後のセンサ出力電圧が増加している。例えば、センサ出力電圧の最小値が１．５Vであるとすると、（０．０１１７／１．５）×１００＝約０．８％ごとの補正が可能となり、補正精度を向上させることができる。

以上のように、ＥＬパネル２の第１乃至第５の構成のいずれかを採用した表示装置１によれば、受光センサ３から遠方の画素１０１に対する補正精度を向上させることができ、受光に要する時間も短縮することができる。即ち、高速かつ高精度な焼き付き補正を行うことができる。

［変形例］
本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。

例えば、画素アレイ部１０２において有効画素領域の外側に、発光輝度補正などのためにダミー画素が設けられている場合には、そのダミー画素部分を含めて、上述した第１乃至第５の構成を採用することができる。

図２６は、画素アレイ部１０２として、有効画素領域１０２Aとダミー画素領域１０２Bを有し、ダミー画素領域１０２Bにダミー画素１０１_Dが設けられている例を示している。ダミー画素１０１_Dは、その内部の発光素子３４が発光しても外部からは視認されないように遮光されている画素である。そして、ダミー画素１０１_Dが配置されたＥＬパネル２の裏面には、ダミー画素１０１_Dのための受光センサ３_Dがセンサ部４の一部として設けられている。

このようなダミー画素１０１_D部分についても、上述した第１乃至第５の構成を採用することができる。これにより、ダミー画素１０１_Dについても十分な受光量を得ることができ、ダミー画素１０１_Dを用いた補正の補正精度を向上させるとともに、ダミー画素１０１_Dの受光に要する時間を短縮することができる。

発光輝度の補正には、発光期間のDuty比や信号電位Ｖｓｉｇを調整することにより、受光センサ３からの距離に依存する受光輝度差を抑制する手法もある。上述したＥＬパネル２の構成は、そのような距離依存の受光輝度差を抑制する他の手法と併用することができる。発光期間のDuty比や信号電位Ｖｓｉｇを調整する場合、最も遠方の画素１０１の受光量を基準に調整する。従って、最も遠方の画素１０１の受光輝度が増加すれば、全体的な受光輝度も増加し、受光時間も短縮させることができる。

上述した画素１０１は、図４を参照して説明したように、２個のトランジスタ（サンプリング用トランジスタ３１と駆動用トランジスタ３２）と１個のキャパシタ（蓄積容量３３）で構成されていたが、その他の回路構成を採用することもできる。

その他の画素１０１の回路構成としては、例えば、２個のトランジスタと１個のキャパシタの構成（以下、２Ｔｒ／１Ｃ画素回路とも称する）の他に、次のような回路構成を採用できる。即ち、第１乃至第３のトランジスタを加えた、５個のトランジスタと１個のキャパシタの構成（以下、５Ｔｒ／１Ｃ画素回路とも称する）を採用することもできる。５Ｔｒ／１Ｃ画素回路を採用した画素１０１では、水平セレクタ１０３から映像信号線ＤＴＬ１０を介してサンプリング用トランジスタ３１に供給される信号電位がＶｓｉｇ固定となる。その結果、サンプリング用トランジスタ３１は駆動用トランジスタ３２への信号電位Ｖｓｉｇの供給をスイッチングする機能としてのみ動作する。また、電源線ＤＳＬ１０を介して駆動用トランジスタ３２に供給される電位が第１電位Ｖｃｃ固定となる。そして、追加された第１のトランジスタは、駆動用トランジスタ３２への第１電位Ｖｃｃの供給をスイッチングする。第２のトランジスタは、駆動用トランジスタ３２への第２電位Ｖｓｓの供給をスイッチングする。また、第３のトランジスタは、駆動用トランジスタ３２への基準電位Ｖｏｆの供給をスイッチングする。

また、その他の画素１０１の回路構成としては、２Ｔｒ／１Ｃ画素回路と５Ｔｒ／１Ｃ画素回路の中間的な回路構成を採用することもできる。即ち、４個のトランジスタと１個のキャパシタからなる構成（以下、４Ｔｒ／１Ｃ画素回路と称する）や、３個のトランジスタと１個のキャパシタからなる構成（以下、３Ｔｒ／１Ｃ画素回路と称する）を採用することもできる。例えば、水平セレクタ１０３からサンプリング用トランジスタ３１に供給する信号電位をＶｓｉｇとＶｏｆｓでパルス化するなどの変更を行う。これにより、第３のトランジスタの１つ、または、第２および第３のトランジスタの両方を省略し、４Ｔｒ／１Ｃ画素回路または３Ｔｒ／１Ｃ画素回路を実現することができる。

さらに、２Ｔｒ／１Ｃ画素回路、３Ｔｒ／１Ｃ画素回路、４Ｔｒ／１Ｃ画素回路、または５Ｔｒ／１Ｃ画素回路には、有機発光材料部の容量成分を補う等の目的で、発光素子３４のアノード−カソード間に補助容量を追加してもよい。

また、上述した実施の形態では、有機ＥＬデバイスを用いた自発光型のパネル（ＥＬパネル）を採用した例について説明したが、本発明は、FED(Field Emission Display)などのその他の自発光型のパネルに採用することもできる。

本明細書において、フローチャートに記述されたステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。

［本発明の適用先］
図１の表示装置１は、様々な電子機器に表示部として組み込んで利用することができる。ここで、様々な電子機器としては、例えば、デジタルスチルカメラやデジタルビデオカメラ、ノート型パーソナルコンピュータ、携帯電話、テレビジョン受像機などが存在する。以下、図１の表示装置１が適用された電子機器の例を示す。

例えば、本発明は、電子機器の一例であるテレビジョン受像機に適用できる。このテレビジョン受像機は、フロントパネル、フィルターガラス等から構成される映像表示画面を含み、本発明の表示装置をその映像表示画面に用いることにより作製される。

例えば、本発明は、電子機器の一例であるノート型パーソナルコンピュータに適用できる。このノート型パーソナルコンピュータにおいて、その本体には文字等を入力するとき操作されるキーボードを含み、その本体カバーには画像を表示する表示部を含む。このノート型パーソナルコンピュータは、本発明の表示装置をその表示部に用いることにより作製される。

例えば、本発明は、電子機器の一例である携帯端末装置に適用できる。この携帯端末装置は、上部筺体と下部筺体とを有している。この携帯端末装置の状態としては、それらの２つの筺体が開いた状態と、閉じた状態とが存在する。この携帯端末装置は、上述した上側筐体と下側筐体との他、連結部（ここではヒンジ部）、ディスプレイ、サブディスプレイ、ピクチャーライト、カメラ等を含み、本発明の表示装置をそのディスプレイやサブディスプレイに用いることにより作製される。

例えば、本発明は、電子機器の一例であるデジタルビデオカメラに適用可能である。デジタルビデオカメラは、本体部、前方を向いた側面に被写体撮影用のレンズ、撮影時のスタート／ストップスイッチ、モニター等を含み、本発明の表示装置をそのモニターに用いることにより作製される。

本発明を適用した表示装置の一実施の形態の構成例を示すブロック図である。 ＥＬパネルの構成例を示すブロック図である。 画素が発光する色の配列を示す図である。 画素の詳細な回路構成を示したブロック図である。 画素の動作を説明するタイミングチャートである。 画素の動作の別の例を説明するタイミングチャートである。 焼き付き補正制御に関する表示装置の機能ブロック図である。 初期データ取得処理の例を説明するフローチャートである。 補正データ取得処理の例を説明するフローチャートである。 受光センサまでの距離とセンサ出力電圧の関係を示す図である。 センサ出力電圧と補正精度との関係を示す図である。 従来のＥＬパネルとセンサ部の断面図である。 従来のＥＬパネルとセンサ部の平面図である。 図１の表示装置のＥＬパネルの第１の構成例の断面図である。 図１の表示装置のＥＬパネルの第１の構成例の平面図である。 図１の表示装置のＥＬパネルの第２の構成例の断面図である。 図１の表示装置のＥＬパネルの第２の構成例の平面図である。 図１の表示装置のＥＬパネルの第３の構成例の断面図である。 図１の表示装置のＥＬパネルの第３の構成例の平面図である。 補助配線のその他の例を示す図である。 図１の表示装置のＥＬパネルの第４の構成例の平面図である。 図１の表示装置のＥＬパネルの第４の構成例の断面図である。 図１の表示装置の効果を説明する図である。 図１の表示装置のＥＬパネルの第５の構成例の平面図である。 ＥＬパネルの第５の構成例による効果を説明する図である。 ダミー画素を有するＥＬパネルの例を示す図である。

符号の説明

１ 表示装置， ２ ＥＬパネル， ３ 受光センサ， ５ 制御部， ３１ サンプリング用トランジスタ， ３２ 駆動用トランジスタ， ３３ 蓄積容量， ３４ 発光素子， １０１ 画素， ５３ 補正演算部， ５４ 補正データ記憶部， ５５ 駆動制御部， １４１ 接着層

Claims (6)

1. アノード電極とカソード電極に挟まれた自発光素子により発光する画素が複数配置されたパネルと、
   前記パネルの裏面に配置され、前記画素の発光輝度を測定する受光センサと、
   前記受光センサにより測定された前記画素の発光輝度を用いて、経時劣化による輝度低下の補正データを演算する演算手段と、
   前記補正データに基づいて、経時劣化による輝度低下を補正する制御手段と
   を備え、
   前記パネルにおいて、隣接する前記アノード電極の間に、前記自発光素子から発し、前記パネルの表面である対向基板に反射して前記パネルの裏面側に入射する光が通過する空間が確保されている
   表示装置。
2. 前記アノード電極と同一層に形成される、前記カソード電極の抵抗値を低下させるための補助配線を、行列状に配置された複数の前記画素全体の外周にのみ配置することにより、隣接する前記アノード電極の間に前記光が通過する空間が確保されている
   請求項１に記載の表示装置。
3. 前記パネルは、一方向に配列された複数の前記画素に映像信号を供給する映像信号線を有し、
   前記パネルを表面側から見たとき、前記映像信号線が配線方向と垂直な方向において前記アノード電極と重なるように配置されることにより、隣接する前記アノード電極の間に前記光が通過する空間がさらに確保されている
   請求項２に記載の表示装置。
4. 前記受光センサから遠方の前記画素についてのみ、隣接する前記アノード電極の間に前記光が通過する空間が確保され、前記パネルは、前記受光センサの近傍の前記画素に、隣接する前記アノード電極の間に前記カソード電極の抵抗値を低下させるための補助配線を備える
   請求項１に記載の表示装置。
5. 前記パネルは、前記アノード電極と同一層に形成される、前記カソード電極の抵抗値を低下させるための補助配線を、前記画素ごとにアイランド状に備え、前記補助配線は、前記画素に映像信号を供給する映像信号線と同一層に形成された他の補助配線と接続される
   請求項１に記載の表示装置。
6. 前記アノード電極と同一層に形成される、前記カソード電極の抵抗値を低下させるための補助配線を、行方向または列方向のいずれか一方向のストライプ状となるように前記アノード電極の間に配置することにより、隣接する前記アノード電極の間に前記光が通過する空間が確保されている
   請求項１に記載の表示装置。

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