JP2010091681A - 階調補正回路および表示装置 - Google Patents

Abstract

【課題】入力表示データのビット数に関係なく、滑らかな階調表現を実現する。
【解決手段】横データ比較部６２は、横方向に連続して入力される３個の第１画素ないし第３画素のうち先に入力される２個の画素の階調レベルとの差と、後に入力される２個の画素の差とのうち、いずれか一方が０であり、しかも他方が０より大きくかつ所定値を越える場合、および上記の２つの差がいずれも０である場合に、第１画素ないし第３画素の画素データを、階調補正をしないことを示すビット“０”と併せて出力する。縦方向データ比較部６３は、縦方向に連続して入力される３個の第１画素ないし第３画素について同様の処理を行う。フレームレート制御テーブル６４は、横データ比較部６２および縦データ比較部６３からの３個の画素の階調レベルと、それぞれの階調補正をすることを示すビットとに基づいて、各階調レベルに応じたフレームレート制御データを選択する。
【選択図】図１

Description

本発明は、液晶表示装置等の表示装置の階調制御に係り、より詳しくは、滑らかな階調表示を実現するために入力データの階調補正を行う階調補正回路およびそれを備えた表示装置に関するものである。

液晶表示装置等の近年の表示装置は、デジタルの表示データを用いて表示を行うように構成されている。このような表示装置に表示される画像の表示品位は、画素数および色数によって決まる。表示データが６ビットである場合、表示装置がより高いビットの表示能力を有していても、６ビットの表示しかできない。

このような表示装置で、本来滑らかな階調部分を有する自然画（写真，映像等）を表示する場合、階調の変化が少ない部分が段階的に表示される。表示データのビット数が大きいほど、各階調間の差が小さくなることで段階的な表示の１段の大きさも小さくなることから、より滑らかな階調表現が可能である。これに対し、表示データのビット数が小さいほど、各階調間の差が大きくなるので、段階的な表示の１段の大きさも大きくなる。この場合は、階調表現がより粗くなるため、表示品位の低下を招く。

このような不都合を解消するため、従来、各種の階調補正が試みられてきた。

例えば、特許文献１には、画像を拡大して表示するときに、入力された表示データを、より忠実に表示するために、設定された拡大率に応じて生じる余りデータを表示領域に対して均等に分散することが記載されている。また、特許文献２には、原画像の変換（拡大、縮小、回転等）に伴って生じる変換後の画像の欠落を補うために、原画像における参照位置の階調値をその周辺の画素の階調値から補間することによって求めることが記載されている。さらに、特許文献３には、多階調画像を読み込むときのデータ数を減らしても、高画質を実現するために、読み込んだ原稿データの下位ビットと他のデータとを結合して、新たな書込データを生成することが記載されている。
特開２００１−８３９５７号公報（２００１年３月３０日公開） 特開２０００−２２４４０５号公報（２０００年８月１１日公開） 特開平５−３３６３４７号公報（１９９３年１２月１７日公開）

従来の表示装置では、上記のような階調補正方法を適用したとしても、前述のように、入力表示データに従って表示をしていたので、表示品位は入力表示データのビット数で決まっていた。入力表示データのビット数に対して小さい表示能力でも同様の品位の表示はできるが、それ以上のビット数での表示はできず品位は一定である。このため、特に、前述の自然画を表示するには、より多くのビット数のデータを入力しなければいけない。例えば、表示データが入力が６ビットであれば６ビットの表示しかできず、より精細な階調を必要とする自然画を高品位で表示させるには、表示データのビット数を８ビットや１０ビットというように増やす必要があった。

このように、表示品位は入力表示データのビット数で決定されるため、隣接する画素間で階調の差により画像が滑らかにつながらなくても、入力表示データのビット数に応じた階調補正しか行うことができなかった。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、入力表示データのビット数に関係なく、滑らかな階調表現を実現することにある。

本発明に係る階調補正回路は、上記課題を解決するために、連続する複数の画素のうちの隣接する２個の階調レベルの差が０であるとともに、この２個の画素のいずれか一方に隣接する別の画素との階調レベルの差が０より大きく、かつ、所定値以下である条件を満たすか否かを判定する判定手段と、上記の条件を満たす場合、中央の画素の階調レベルを両側の画素または前記３個画素の階調レベルが平均化された値に補正する補正手段と、補正された階調レベルで上記中央の画素の表示を制御する表示制御手段とを備えていることを特徴としている。

上記の構成では、判定手段により、隣接する画素間で階調レベルの変化が所定値以下である箇所を判定することができる。このような階調の変化が小さい箇所について、補正手段によって、中央の画素の階調レベルが両端の画素または前記３個画素の階調レベルが平均化された値に補正される。さらに、表示制御手段によって、補正された階調レベルで中央の画素の表示が制御される。これにより、中央の画素の階調レベルと隣接する両側の画素との階調レベル差が適正に補正される。

本発明に係る他の階調補正回路は、上記の課題を解決するために、連続する複数の画素のうちの隣接する２個の階調レベルの差が０であるとともに、この２個の画素のいずれか一方に隣接する別の画素との階調レベルの差が０より大きく、かつ、所定値以下である条件を満たすか否かを判定する判定手段と、上記の条件を満たす場合、中央の画素の階調レベルを前記３個の画素の階調レベルに基づいて決定されるビットを補間することにより補正する補正手段と、補正された階調レベルで上記中央の画素の表示を制御する表示制御手段とを備えていることを特徴としている。

上記の構成では、判定手段により、隣接する画素間で階調レベルの変化が所定値以下である箇所を判定することができる。このような階調の変化が小さい箇所について、補正手段によって、中央の画素の階調レベルが前記３個の画素の階調レベルに基づいて決定されるビットを補間することにより補正される。さらに、表示制御手段によって、補正された階調レベルで中央の画素の表示が制御される。これにより、中央の画素の階調レベルと隣接する両側の画素との階調レベル差が適正に補正される。

本発明に係る表示装置は、前記のいずれかの階調補正回路と、当該階調補正回路から出力される表示データに基づいて表示を行う表示部とを備えていることを特徴としている。

これにより、中央の画素の階調レベルと隣接する両側の画素との階調レベル差が適正に補正された表示データで画像を表示することができる。

以上のように、本発明に係る階調補正回路は、連続する複数の画素のうちの隣接する２個の階調レベルの差が０であるとともに、この２個の画素のいずれか一方に隣接する別の画素との階調レベルの差が０より大きく、かつ、所定値以下である条件を満たすか否かを判定する判定手段と、上記の条件を満たす場合、中央の画素の階調レベルを両側の画素または前記３個画素の階調レベルが平均化された値に補正する補正手段と、補正された階調レベルで上記中央の画素の表示を制御する表示制御手段とを備えている。

また、本発明に係る他の階調補正回路は、連続する複数の画素のうちの隣接する２個の階調レベルの差が０であるとともに、この２個の画素のいずれか一方に隣接する別の画素との階調レベルの差が０より大きく、かつ、所定値以下である条件を満たすか否かを判定する判定手段と、上記の条件を満たす場合、中央の画素の階調レベルを前記３個の画素の階調レベルに基づいて決定されるビットを補間することにより補正する補正手段と、補正された階調レベルで上記中央の画素の表示を制御する表示制御手段とを備えている。

これにより、隣接する画素間の階調レベル差が適正に補正されるので、画素間の階調のつながりを、より滑らかにすることができる。したがって、入力表示データのビット数に関係なく、滑らかな階調表現を実現することができるという効果を奏する。

本発明の実施形態について図１ないし図６に基づいて説明すると、以下の通りである。

図１は、液晶表示装置１０１の主要部の構成を示している。

図１に示すように、表示装置としての液晶表示装置１０１は、液晶表示部１、ゲートドライバ２、ソースドライバ３、タイミングコントローラ４、電源回路５および階調補正回路６を備えている。

液晶表示部１は、アクティブマトリクス型の液晶表示パネルからなり、複数（ｍ本）のソースバスライン（図示せず）と、複数（ｎ本）のゲートバスライン（図示せず）と、ｍ×ｎ個の画素とを含んでいる。画素は、ソースバスラインとゲートバスラインとが交差する付近に配置されており、薄膜トランジスタのＴＦＴ（Thin Film Transistor）、表示素子およびコンデンサとから構成される。この画素は、カラー表示をするために、Ｒ，Ｇ，Ｂの３原色に対応する副画素から構成されている。

ＴＦＴのゲート端子はゲートバスラインに接続され、ソース端子はソースバスラインに接続され、ドレイン端子は画素電極へ接続される。この画素電極が表示素子とコンデンサの一方の端子となっており、表示素子およびコンデンサの他方端子は、画素電極に対向して配置される共通電極（対向電極）に接続される。

ゲートバスライン、ソースバスライン、ＴＦＴおよび画素電極は、ガラス基板上に形成されている。また、このガラス基板に対向して設けられるガラス基板には上記の共通電極が形成されている。そして、両ガラス基板の間（画素電極と共通電極との間）には液晶が満たされている。

ゲートドライバ２は、各ゲートバスラインに接続されるＴＦＴをＯＮさせるためのゲートパルスを生成して各ゲートバスラインに出力する。ゲートドライバ２は、具体的には、スタートパルスをゲートクロック信号のタイミングでシフトレジスタを転送させ、シフトレジスタの各出力段から出力されるタイミングパルスによってゲートパルスを生成する。

ソースドライバ３は、各ゲートバスラインに接続されるＴＦＴを介して画素電極に書き込むためのデータ信号を出力する。具体的には、ソースドライバ３は、スタートパルスをソースクロック信号のタイミングでシフトレジスタを転送させ、シフトレジスタの各出力段から出力されるタイミングパルスのタイミングで表示データを対応するソースバスラインの位置に保持する。また、ソースドライバ３は、保持された表示データをラッチ信号のタイミングでラッチに取り込んでソースバスラインに出力する。

タイミングコントローラ４は、ゲートドライバ１２に与えるスタートパルス、ゲートクロック信号等の制御信号を生成する。また、コントローラ４は、ソースドライバ３に与えるスタートパルス、ソースクロック信号、ラッチ信号等の制御信号を生成するとともに、階調補正回路６から入力された表示データをソースドライバ３に出力する。

電源回路５は、入力電圧ＶＩＮを基に、ゲートドライバ２、ソースドライバ３、タイミングコントローラ４および階調補正回路６に与える各種の電源電圧を生成する。このため、電源回路５は、入力電圧ＶＩＮより所望の直流電圧を生成するＤＣ−ＤＣコンバータによって構成されている。

階調補正回路６は、入力されたデジタルの１からＫ（Ｋは２以上の正の整数）までの階調レベルを有する表示データＤＡＴＡにおける隣接する３つの画素の前後２つずつの画素について、それぞれの階調レベルを比較して差を求め、いずれか一方の差が０より大きくかつ所定値以下であり、他方の差が０（同一の階調レベル）である場合、３つの画素における中央の画素の階調レベルを、当該中央の画素との差が０より大きくかつ所定値以下となった画素との中間の階調レベルとなるように補正する。階調補正回路６は、この補正を実現するために、フレームメモリ６１と、横データ比較部６２と、縦データ比較部６３と、フレームレート制御テーブル６４と、フレームレート制御部６５とを有している。

フレームメモリ６１は、入力されたデジタルの表示データＤＡＴＡを１画面（１フレーム）分記憶するメモリである。表示データＤＡＴＡは、１ライン（水平走査線）ずつ画素単位（画素データ）でフレームメモリ６１に書き込まれ、同様に、１ラインずつ画素単位でフレームメモリ６１から読み出される。

横データ比較部６２は、フレームメモリ６１から読み出された、同一ラインにおいて隣接する２つの画素（第１画素および第２画素）の画素データ（色データおよび階調データ）について階調データ（階調レベルのデータ）を比較し、両階調データの値の差が０より大きくかつ所定値以下であるか否かを判定する。具体的には、横データ比較部６２は、先に入力された画素データの階調データから、後に入力された画素データの階調データを減算することにより、両階調データの差を算出し、当該差（絶対値）が０より大きくかつ所定値以下であるかを判定する。また、横データ比較部６２は、上記の両画素データのうちの後の画素（第２画素すなわち中央の画素）の画素データと、さらにそれに続く画素（第３画素）の画素データとを上記と同様にして比較する。

横データ比較部６２は、上記のようにして得た２つの差のうち、いずれか一方が０であり、しかも他方が０より大きくかつ所定値を越える場合、および上記の２つの差がいずれも０である場合に、第１画素ないし第３画素の画素データを、階調補正をしないことを示すビット“０”と併せて出力する。また、横データ比較部６２は、上記のようにして得た２つの差のうち、いずれか一方が０であり、しかも他方が０より大きくかつ所定値以下である場合に、第１画素ないし第３画素の画素データを、階調補正をしないことを示すビット“１”と併せて出力する。

図２（ａ）に示すように、画素Ｐｍは、それぞれＲ，Ｇ，Ｂの各色に対応する副画素Ｒｍ，Ｇｍ，Ｂｍから構成され、同一ラインにおいて画素Ｐｍに隣接する画素Ｐｍ＋１も、同様に、副画素Ｒｍ＋１，Ｇｍ＋１，Ｂｍ＋１から構成されている。横データ比較部６２は、隣接する画素Ｐｍ，Ｐｍ＋１の同色の副画素同士（副画素Ｒｍ，Ｒｍ＋１同士、副画素Ｇｍ，Ｇｍ＋１同士、副画素Ｂｍ，Ｂｍ＋１同士）について、それぞれ上記の比較処理を行う。

縦データ比較部６３は、フレームメモリ６１から読み出された、隣接する２つのライン間で隣接する２つの画素の画素データについて階調データを比較し、両階調データの値の差が所定値以下であるか否かを判定する。具体的には、縦データ比較部６３は、先に入力された前ラインの画素データの階調データから、後に入力された後ラインの画素データの階調データを減算することにより、両階調データの差を算出し、当該差（絶対値）が０より大きくかつ所定値以下であるかを判定する。また、縦データ比較部６３は、上記の両画素データのうちの後の画素（第２画素すなわち中央の画素）の画素データと、さらにそれに続く画素（第３画素）の画素データとを上記と同様にして比較する。

縦データ比較部６３は、上記のようにして得た２つの差のうち、いずれか一方が０であり、しかも他方が０より大きくかつ所定値を越える場合、および上記の２つの差がいずれも０である場合に、第１画素ないし第３画素の画素データを、階調補正をしないことを示すビット“０”と併せて出力する。また、縦データ比較部６３は、上記のようにして得た２つの差のうち、いずれか一方が０であり、しかも他方が０より大きくかつ所定値以下である場合に、第１画素ないし第３画素の画素データを、階調補正をすることを示すビット“１”と併せて出力する。

図２（ｂ）に示すように、画素Ｐｍは、それぞれＲ，Ｇ，Ｂの各色に対応する副画素Ｒｎ，Ｇｎ，Ｂｎから構成され、同一ソースバスラインにおいて画素Ｐｎに隣接する画素Ｐｎ＋１も、同様に、副画素Ｒｎ＋１，Ｇｎ＋１，Ｂｎ＋１から構成されている。縦データ比較部６３は、隣接する２つのライン間で隣接する画素Ｐｎ，Ｐｎ＋１の同色の副画素同士（副画素Ｒｎ，Ｒｎ＋１同士、副画素Ｇｎ，Ｇｎ＋１同士、副画素Ｂｎ，Ｂｎ＋１同士）について、それぞれ上記の比較処理を行う。

横データ比較部６２および縦データ比較部６３は、例えば、論理回路によって構成されてもよいが、プログラムをＣＰＵ等の処理装置によって実行することで実現されてもよい。

フレームレート制御テーブル６４は、横データ比較部６２および縦データ比較部６３から与えられた各画素の階調データに応じたフレームレート制御データを出力する。具体的には、フレームレート制御テーブル６４は、全階調レベルに個々に対応するフレームレート制御データを格納している。これにより、フレームレート制御テーブル６４は、入力された補正値に対応するフレームレート制御データを読み出してフレームレート制御部６５に出力する。

また、フレームレート制御テーブル６４は、横データ比較部６２からの第１画素ないし第３画素の階調データおよび階調補正の有無を示すビットと、縦データ比較部６３からの第１ないし第３画素の階調データおよび階調補正の有無を示すビットとに基づいてフレームレート制御データを出力する。このフレームレート制御テーブル６４は、例えばＥＥＰＲＯＭ（ＲＯＭやＲＡＭでもよい）に記憶されており、入力される各階調データおよびビットに対応するフレームレート制御データを格納している。

具体的には、フレームレート制御テーブル６４は、各階調データおよび階調補正を行わないビットが入力されると、第２画素の階調データをそのまま表示するフレームレート制御データを出力する。また、フレームレート制御テーブル６４は、各階調データおよび階調補正を行うビットが入力されると、第２画素の階調データの補正すべき平均化された値に対応するフレームレート制御データを出力する。

平均化の手法としては、例えば、差が０より大きくかつ所定値以下であると判定された２つの階調データが平均化された値に対応するフレームレート制御データを出力する。あるいは、第１画素ないし第３画素の階調データが平均化された値に対応するフレームレート制御データを出力する。これにより、フレームレート制御テーブル６４は、入力された階調データが補正値であっても、当該補正値に対応するフレームレート制御データを読み出してフレームレート制御部６５に出力する。フレームレート制御データは、補正値の階調レベルを表示するために組み合わされる階調レベルと当該階調レベルの繰り返し表示回数とである。

フレームレート制御部６５は、フレームレート制御テーブル６４からのフレームレート制御データに基づいて、フレームメモリ１から読み出された各画素データのフレームレートを変換して出力する。

上記のように構成される液晶表示装置１０１における階調補正回路６による階調補正の動作について説明する。

まず、図４に示す９個の画素Ａ〜Ｉのブロックについて階調補正の動作を説明する。

例えば、図５（ａ）に示すように、上記のブロックにおける第２列の画素Ｄ〜Ｆの階調レベルがそれぞれ“４”，“５”，“５”であり、図５（ｂ）に示すように、上記のブロックにおける第２行の画素Ｂ，Ｅ，Ｈの階調レベルがそれぞれ“４”，“５”，“５”である場合について説明する。また、階調補正が必要な階調レベルの差の境界を判別するための上記の所定値は“４”である。

まず、横データ比較部６２では、先に入力される画素Ｆの階調レベルと次に入力される画素Ｅの階調レベルとの差が“０”として求められ、画素Ｅの階調レベルと次に入力される画素Ｄの階調レベルとの差が“１”として求められる。画素Ｅ，Ｆの階調レベルの差は０であるとともに、画素Ｄ，Ｅの階調レベルの差は０以上であり、かつ４以下である。これにより、水平方向については、画素Ｄと画素Ｅとの間が階調補正の必要な階調レベルの差の境界と判別される。

一方、縦データ比較部６３では、先に入力される画素Ｈの階調レベルと次に入力される画素Ｅの階調レベルとの差が“０”として求められ、画素Ｅの階調レベルと次に入力される画素Ｂの階調レベルとの差が“１”として求められる。画素Ｅ，Ｈの階調レベルの差は０であるとともに、画素Ｂ，Ｅの階調レベルの差は０以上であり、かつ４以下である。これにより、垂直方向については、画素Ｂと画素Ｅとの間が階調補正の必要な階調レベルの差の境界と判別される。

フレームレート制御テーブル６４では、横データ比較部６２からの画素Ｄ〜Ｆの階調レベルと、縦データ比較部６３からの画素Ｂ，Ｅ，Ｈの階調レベルと階調補正をすることを示すビットとに基づいて、各階調レベルに応じたフレームレート制御データが選択される。このとき、フレームレート制御テーブル６４は、画素Ｅについて、横データ比較部６２からの階調レベルと縦データ比較部６３からの階調レベルとが入力されるので、それらの平均化された値である“４．５”に応じたフレームレート制御データが選択される。

フレームレート制御部６５では、フレームレート制御テーブル６４からのフレームレート制御データに基づいて、フレームメモリ６１から順次読み出された画素データに対し、入力された所望の階調レベルが得られるような繰り返しの回数（フレーム数）と各回の階調レベルとでフレームレートが決定されて、タイミングコントローラ４に出力される。これにより、図５（ｃ）に示すように、画素Ｅを４．５の階調レベルで表示することができる。

また、図６（ａ）に示すように、上記のブロックにおける第２列の画素Ｄ〜Ｆの階調レベルがそれぞれ“４”，“５”，“５”であり、図６（ｂ）に示すように、上記のブロックにおける第２行の画素Ｂ，Ｅ，Ｈの階調レベルがそれぞれ“３”，“５”，“５”である場合について説明する。

まず、横データ比較部６２では、図５（ａ）の場合と同様の処理が行われる。

一方、縦データ比較部６３では、先に入力される画素Ｈの階調レベルと次に入力される画素Ｅの階調レベルとの差が“０”として求められ、画素Ｅの階調レベルと次に入力される画素Ｂの階調レベルとの差が“２”として求められる。画素Ｅ，Ｈの階調レベルの差は０であるとともに、画素Ｂ，Ｅの階調レベルの差は０以上であり、かつ４以下である。これにより、垂直方向については、画素Ｂと画素Ｅとの間が階調補正の必要な階調レベルの差の境界と判別される。

フレームレート制御テーブル６４では、横データ比較部６２からの画素Ｄ〜Ｆの階調レベルと、縦データ比較部６３からの画素Ｂ，Ｅ，Ｈの階調レベルとに基づいて、各階調レベルに応じたフレームレート制御データが選択される。このとき、フレームレート制御テーブル６４は、画素Ｅについて、横データ比較部６２からの階調レベル（４．５）と縦データ比較部６３からの階調レベル（３．５）とが入力されるので、それらの平均値である“４．２５”に応じたフレームレート制御データが選択される。

フレームレート制御テーブル６４では、前記の場合と同様にして、各画素Ｄ〜Ｆの階調レベルと、各画素Ｂ，Ｅ，Ｈの階調レベルとに応じたフレームレート制御データが選択される。このとき、画素Ｄ〜Ｆについて、画素Ｅの補正すべき階調レベルが、画素Ｄ，Ｆの階調レベルの平均化された値である４．５となり、画素Ｂ，Ｅ，Ｈについて、画素Ｅの補正すべき階調レベルが、画素Ｂ，Ｈの階調レベルの平均化された値である４となる。したがって、この場合は、フレームレート制御テーブル６４によって、これらの値が平均化された値である“４．２５”に応じたフレームレート制御データが選択される。

フレームレート制御部６５では、フレームレート制御テーブル６４からのフレームレート制御データに基づいて、フレームメモリ６１から順次読み出された画素データに対し、フレームレートが決定されて、タイミングコントローラ４に出力される。これにより、図６（ｃ）に示すように、画素Ｅを４．２５の階調レベルで表示することができる。

なお、このような画素の階調レベルの補正は、画素Ｅのように、９個の画素からなるブロックの中央の画素について行われるので、画面の最も外周側の画素についてはこのような補正は行われない。

上記の例では、２個の画素の階調レベルの平均化で階調レベルを補正しているが、前述の３個の画素の階調レベルの平均化で階調レベルを補正してもよい。例えば、図４に示す画素Ｄ〜Ｆの階調レベルがそれぞれ“１”，“２”，“２”である場合、３個の画素の階調レベルの平均化された値は、１．６６６…となる。この場合、平均化された値は近似された値が用いられる。例えば、１ビットを補間する補正であれば、階調レベルを１．５とし、２ビットを補間する補正であれば、階調レベルを１．７５とする。

上記のように、液晶表示装置１０１は、階調補正回路６によって、連続する３個の画素のうちの隣接する２個の階調レベルの差が０であり、かつ他の隣接する２個の画素の階調レベルの差が０より大きく、かつ、所定値以下である場合、中央の画素の階調レベルを両端の画素の階調レベルまたは３個の画素の階調レベルが平均化された値に応じたフレームレートを決定する。これにより、上記の中央の画素の階調レベルを、入力された表示データＤＡＴＡのビット数では表現できない、より高ビットの階調レベルに変換することができる。したがって、表示データＤＡＴＡのビット数を変更することなく、自然画をより滑らかに表示することができる。

続いて、本発明の他の実施の形態について説明する。

図３は、液晶表示装置１０２の主要部の構成を示している。

図３に示すように、表示装置としての液晶表示装置１０１は、液晶表示部１、ゲートドライバ２、ソースドライバ３、タイミングコントローラ４、電源回路５および階調補正回路７を備えている。

階調補正回路７は、入力されたデジタルの１からＫ（Ｋは２以上の正の整数）までの階調レベルを有する表示データＤＡＴＡにおける隣接する３つの画素の前後２つずつの画素について、それぞれの階調レベルを比較して差を求め、いずれか一方の差が０より大きくかつ所定値以下であり、他方の差が０（同一の階調レベル）である場合、３つの画素における中央の画素の階調レベルを、当該中央の画素との差が０より大きくかつ所定値以下となった画素との中間の階調レベルとなるように補正する。階調補正回路７は、この補正を実現するために、フレームメモリ７１と、データビット変換部７２と、横データ比較部７３と、縦データ比較部７４と、ビット補完制御テーブル７５と、データ出力制御部７６とを有している。

フレームメモリ７１は、前述のフレーム６１と同様な機能を有するメモリである。

データビット変換部７２は、フレームメモリ７１から読み出された画素データの階調レベルをより高いビット数に変換する。例えは、データビット変換部７２は、表示データＤＡＴＡすなわちフレームメモリ７１から出力される画素データが６ビットである場合、８ビットに変換する。

横データ比較部７３は、データビット変換部７２から読み出された、同一ラインにおいて隣接する２つの画素（第１画素および第２画素）の画素データ（色データおよび階調データ）について階調データ（階調レベルのデータ）を比較し、両階調データの値の差が０より大きくかつ所定値以下であるか否かを判定する。具体的には、横データ比較部７２は、先に入力された画素データの階調データから、後に入力された画素データの階調データを減算することにより、両階調データの差を算出し、当該差（絶対値）が０より大きくかつ所定値以下であるかを判定する。また、横データ比較部７３は、上記の両画素データのうちの後の画素（第２画素すなわち中央の画素）の画素データと、さらにそれに続く画素（第３画素）の画素データとを上記と同様にして比較する。

横データ比較部７３は、上記のようにして得た２つの差のうち、いずれか一方が０であり、しかも他方が０より大きくかつ所定値を越える場合、および上記の２つの差がいずれも０である場合に、第１画素ないし第３画素の画素データを、階調補正をしないことを示すビット“０”と併せて出力する。また、横データ比較部７２は、上記のようにして得た２つの差のうち、いずれか一方が０であり、しかも他方が０より大きくかつ所定値以下である場合に、第１画素ないし第３画素の画素データを、階調補正をしないことを示すビット“１”と併せて出力する。

縦データ比較部７４は、データビット変換部７２から読み出された、隣接する２つのライン間で隣接する２つの画素の画素データについて階調データを比較し、両階調データの値の差が所定値以下であるか否かを判定する。具体的には、縦データ比較部７４は、先に入力された前ラインの画素データの階調データから、後に入力された後ラインの画素データの階調データを減算することにより、両階調データの差を算出し、当該差（絶対値）が０より大きくかつ所定値以下であるかを判定する。また、縦データ比較部７４は、上記の両画素データのうちの後の画素（第２画素すなわち中央の画素）の画素データと、さらにそれに続く画素（第３画素）の画素データとを上記と同様にして比較する。

横データ比較部７２は、上記のようにして得た２つの差のうち、いずれか一方が０であり、しかも他方が０より大きくかつ所定値を越える場合、および上記の２つの差がいずれも０である場合に、第１画素ないし第３画素の画素データを、階調補正をしないことを示すビット“０”と併せて出力する。また、横データ比較部７２は、上記のようにして得た２つの差のうち、いずれか一方が０であり、しかも他方が０より大きくかつ所定値以下である場合に、第１画素ないし第３画素の画素データを、階調補正をしないことを示すビット“１”と併せて出力する。

ビット補間制御テーブル７５は、横データ比較部７２からの第１画素ないし第３画素の階調データおよび階調補正の有無を示すビットと、縦データ比較部７３からの第１ないし第３画素の階調データおよび階調補正の有無を示すビットとに基づいてデータ出力制御部７６に与える出力制御データを出力する。このビット補間制御テーブル７５は、例えばＥＥＰＲＯＭ（ＲＯＭやＲＡＭでもよい）に記憶されており、入力される各階調データおよびビットに対応する出力制御データを格納している。

具体的には、ビット補間制御テーブル７５は、各階調データおよび階調補正を行わないビットが入力されると、第２画素の階調データをそのまま表示する出力制御データを出力する。また、ビット補間制御テーブル７５は、各階調データおよび階調補正を行うビットが入力されると、第２画素の階調データの補正すべき値に対応する補間ビットの値に応じた出力制御データを出力する。例えば、２ビットの補間を行う場合、横方向の第１画素ないし第３画素に対して第２画素に１ビットを補間し、縦方向の第１画素ないし第３画素に対して第２画素に１ビットを補間する。あるいは、ビット補間制御テーブル７５は、上記の横方向の補間と縦方向の補間との平均化された値に対応する出力制御データを出力してもよい。

データ出力制御部７６は、ビット補間制御テーブル７５からの出力制御データに基づいて、データビット変換部７２から出力された各画素データのビットを変換して出力する。

上記のように構成される液晶表示装置１０２における階調補正回路７による階調補正の動作について説明する。

まず、横データ比較部７３では、図４に示す画素Ｄ，Ｅ，Ｆについて、先に入力される画素Ｆの階調レベルと次に入力される画素Ｅの階調レベルとの差が“０”として求められ、画素Ｅの階調レベルと次に入力される画素Ｄの階調レベルとの差が“１”として求められる。画素Ｅ，Ｆの階調レベルの差は０であるとともに、画素Ｄ，Ｅの階調レベルの差は０以上であり、かつ４以下である。これにより、水平方向については、画素Ｄと画素Ｅとの間が階調補正の必要な階調レベルの差の境界と判別される。

一方、縦データ比較部７４では、図４に示す画素Ｂ，Ｅ，Ｈについて、先に入力される画素Ｈの階調レベルと次に入力される画素Ｅの階調レベルとの差が“０”として求められ、画素Ｅの階調レベルと次に入力される画素Ｂの階調レベルとの差が“１”として求められる。画素Ｅ，Ｈの階調レベルの差は０であるとともに、画素Ｂ，Ｅの階調レベルの差は０以上であり、かつ４以下である。これにより、垂直方向については、画素Ｂと画素Ｅとの間が階調補正の必要な階調レベルの差の境界と判別される。

ビット補間制御テーブル７５では、横データ比較部７３からの画素Ｄ〜Ｆの階調レベルと、縦データ比較部７４からの画素Ｂ，Ｅ，Ｈの階調レベルと階調補正をすることを示すビットとに基づいて、各階調レベルに応じた出力制御データが選択される。このとき、ビット補間制御テーブル７５は、画素Ｅについて、横データ比較部７３からの階調レベルと縦データ比較部７４からの階調レベルとが入力されるので、これらの階調レベルから決定される補間すべきビット（例えば前述の平均化された値）の値に応じた出力制御データが選択される。

データ出力制御部７６では、ビット補間制御テーブル７６からの出力制御データに基づいて、データビット変換部７２から順次出力された画素データに対し、階調レベルを補正するようにビットを補間して、タイミングコントローラ４に出力される。

なお、上記の例では、データビット変換部７２で画素データを６ビットから８ビットに変換しているが、その変換レートはこれに限定されない。また、上記の例では、横方向および縦方向の両方について画素データのビットを補間しているが、いずれか一方の方向についてのみの補間であってもよい。

また、液晶表示装置１０１，１０２においては、３つの隣接する画素に基づいて階調レベルを補正しているが、これに限らず４個以上の隣接する画素に基づいて階調レベルを補正してもよい。

また、本発明の表示装置としては、上記の液晶表示装置１０１，１０２だけでなく、他の表示装置、例えば、プラズマディスプレイパネルや有機ＥＬディスプレイであってもよい。

本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明の階調補正回路は、連続する複数の画素について隣接する２個の画素同士の階調レベルを比較して、階調の変化の少ない画素の境界を検出したときに、階調レベルを補正するように表示データの出力を制御することによって、自然画を表示する表示装置に好適に利用できる。

本発明の一実施形態を示す液晶表示装置の構成を示すブロック図である。 （ａ）は上記液晶表示装置における階調補正回路で行われる同一ラインの隣接画素間で階調レベルを比較する副画素同士の対応関係を示す図であり、（ｂ）は上記液晶表示装置における階調補正回路で行われる隣接するライン間での隣接画素間で階調レベルを比較する副画素同士の対応関係を示す図である。 本発明の他の実施形態を示す液晶表示装置の構成を示すブロック図である。 上記階調補正回路が階調レベルを補正する対象となる画素のブロックを示す図である。 （ａ）ないし（ｃ）は上記ブロックにおいて上記階調補正回路が階調レベルを補正する具体例を示す図である。 （ａ）ないし（ｃ）は上記ブロックにおいて上記階調補正回路が階調レベルを補正する他の具体例を示す図である。

符号の説明

１ 液晶表示部（表示部）
６ 階調補正回路
７ 階調補正回路
６２ 横データ比較部（判定手段）
６３ 縦データ比較部（判定手段）
６４ フレームレート制御テーブル（補正手段）
６５ フレームレート制御部（表示制御手段）
７３ 横データ比較部（判定手段）
７４ 縦データ比較部（判定手段）
７５ ビット補間制御テーブル（補正手段）
７６ データ出力制御部（表示制御手段）
１０１ 液晶表示装置（表示装置）
１０２ 液晶表示装置（表示装置）

Claims (3)

1. 連続する複数の画素のうちの隣接する２個の階調レベルの差が０であるとともに、この２個の画素のいずれか一方に隣接する別の画素との階調レベルの差が０より大きく、かつ、所定値以下である条件を満たすか否かを判定する判定手段と、
   上記の条件を満たす場合、中央の画素の階調レベルを両端の画素または前記３個画素の階調レベルが平均化された値に補正する補正手段と、
   補正された階調レベルで上記中央の画素の表示を制御する表示制御手段とを備えていることを特徴とする階調補正回路。
2. 連続する複数の画素のうちの隣接する２個の階調レベルの差が０であるとともに、この２個の画素のいずれか一方に隣接する別の画素との階調レベルの差が０より大きく、かつ、所定値以下である条件を満たすか否かを判定する判定手段と、
   上記の条件を満たす場合、中央の画素の階調レベルを前記３個の画素の階調レベルに基づいて決定されるビットを補間することにより補正する補正手段と、
   補正された階調レベルで上記中央の画素の表示を制御する表示制御手段とを備えていることを特徴とする階調補正回路。
3. 請求項１または２に記載の階調補正回路と、
   前記階調補正回路から出力される表示データに基づいて表示を行う表示部とを備えていることを特徴とする表示装置。

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