JP2010088112A

JP2010088112A - 内蔵型低電圧差動信号インターフェース付の高速ディジタル・ガルヴァニック・アイソレータ

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Publication number: JP2010088112A
Application number: JP2009201715A
Authority: JP
Inventors: Kenji Yamamoto; 健司山本
Original assignee: Avago Technologies ECBU IP Singapore Pte Ltd
Current assignee: Avago Technologies International Sales Pte Ltd
Priority date: 2008-09-01
Filing date: 2009-09-01
Publication date: 2010-04-15
Anticipated expiration: 2029-09-01
Also published as: US8175172B2; US20100054345A1; JP5436985B2; DE102009039414A1

Abstract

【課題】様々な種類の高速ディジタル・ガルヴァニック・アイソレータ及びそれに対応する集積化低電圧差動信号（「ＬＶＤＳ」）インターフェースを提供する。
【解決手段】幾つかの実施形態によれば、ファントム電力が、ガルヴァニック・アイソレータの一方の側にアイソレータの他方の側から、２つの側を相互接続するシールドが付いたツイストペア・ケーブルを介して与えられるため、電力を別の電源を通して、又はアイソレータの両側に向けられて接続された別個の物理的な配線によって、ガルヴァニック・アイソレータの両側に与える必要性が取り除かれる。そのようなファントム電源の構成により、コストが削減され、電力消費が低下され、またノイズ・レベルが低い高速シリアルデータ通信が必要な装置の中で利用できる工学設計の選択肢の数が増加される。
【選択図】図１

Description

本明細書で説明される発明の様々な実施形態は、絶縁された高速データ送信用のシステム、装置、部品及び方法に関する。

高速ディジタルデータを送信及び受信するシステム、装置、部品及び方法は、技術的に周知である。１つのそのようなシステムは差動データ送信である。この場合、２つの信号線間の電圧レベルの差が送信信号を形成する。差動データ送信は、長距離にわたって１００Ｍｂｐｓよりも大きいデータ送信速度に対して一般的に使用される。

シングルサイドデータ送信及び受信技術と比較する場合、差動信号送信及び受信技術は、様々な種類のノイズからの耐性及び絶縁性が増加すること、一般的に電力消費が少ないこと、及びコモンモード雑音除去レベルが高いことといった幾つかの利点を有する。しかしながら、種々の電源又は種々の配線コネクタ又はインターフェースからガルヴァニック絶縁バリア（galvanic isolation barrier）の両側に電力を供給する必要性などの多数の問題により、その技術がガルヴァニック的に絶縁された装置及びシステムの中で一層広範囲に使用されることが不可能に又はより困難にされる。

幾つかの従来技術の装置及び方法の種々の態様に関するさらに別の詳細は、例えば、２００８年３月２５日付のCannonらの「Chip-to-Chip Digital Transmission Circuit Delivering Power over Signal Lines」という特許文献１、及び１９９６年８月２９日付のBierkeliらの「Interface Isolator Circuit for Differential Signals」という名称の特許文献２の中で見出すことができる。

米国特許第７，３４８，８０５号明細書国際公開第９６／２６５９０号

必要なことは、高いデータ送信及び受信速度でガルヴァニック絶縁を提供することができる装置であり、またこの装置が、別個の電源又は複数の電源を使用するための別個の外部配線の提供を要求しないことである。

幾つかの実施形態では、高速ディジタル・アイソレータが提供される。このアイソレータは、入力差動データ信号を受信するように構成された第１の低電圧差動信号（「ＬＶＤＳ」）インターフェースを備える送信機回路と、出力差動データ信号を与えるように構成された第２のＬＶＤＳインターフェースを備える受信機回路と、第１及び第２の導電体とその上に配置された導電性シールドを備えるシールド・ツイストペア・ケーブル（「ＴＰＣ」）であって、このＴＰＣが送信機回路と受信機回路との間に配置されて、それらと動作可能に接続され、そのＴＰＣは、送信機回路からの入力差動データ信号を受信機回路に移送し、またファントム電力（phantom power）を受信機回路から第１及び第２の導電体とシールドを経由して送信機回路に与えるようにさらに構成され、そのＴＰＣは関連するインピーダンスＺ_０を有する、ＴＰＣと、を備え、送信機回路が送信機回路と受信機回路との間にガルヴァニック絶縁を与えるように構成される。

別の実施形態では、高速ディジタル・アイソレータが提供される。このアイソレータは、入力差動データ信号を受信するように構成された第１の低電圧差動信号（「ＬＶＤＳ」）インターフェースを備える送信機回路と、出力差動データ信号を与えるように構成された第２のＬＶＤＳインターフェースを備える受信機回路と、第１及び第２の導電体とその上に配置された導電性シールドを備えるシールド・ツイストペア・ケーブル（「ＴＰＣ」）であって、このＴＰＣが送信機回路と受信機回路との間に配置されて、それらと動作可能に接続され、そのＴＰＣは送信機回路からの入力差動データ信号を受信機回路に伝達し、またファントム電力を送信機回路から第１及び第２の導電体とシールドを経由して受信機回路に与えるようにさらに構成され、そのＴＰＣは関連するインピーダンスＺ_０を有する、ＴＰＣと、を備え、受信機回路が送信機回路と受信機回路との間にガルヴァニック絶縁を与えるように構成される。

さらに別の実施形態では、高速ディジタル送信機が提供される。この送信機は、通過する入力差動データ信号を受信するように構成された低電圧差動信号（「ＬＶＤＳ」）インターフェースと、このＬＶＤＳインターフェースに動作可能に接続され、かつ差動データ信号をそこから転送するように構成された送信機回路と、第１及び第２の導電体とその上に配置された導電性シールドを備えるシールド・ツイストペア・ケーブル（「ＴＰＣ」）であって、このＴＰＣが送信機回路に動作可能に接続されて、通過する差動データ信号を伝達し、かつファントム電力を外部電源から第１及び第２の導電体とシールドを介して送信機回路に与え、そのＴＰＣは関連するインピーダンスＺ_０を有する、ＴＰＣと、を備え、この高速ディジタル送信機が送信機回路と受信機回路との間にガルヴァニック絶縁を与えるように構成される。

さらに別の実施形態では、高速ディジタル受信機が提供される。この受信機は、出力差動データ信号をそこから提供するように構成された低電圧差動信号（「ＬＶＤＳ」）インターフェースと、このＬＶＤＳインターフェースに動作可能に接続され、かつ差動データ信号をそこに伝達するように構成された受信機回路と、第１及び第２の導電体とその上に配置された導電性シールドを備えるシールド・ツイストペア・ケーブル（「ＴＰＣ」）であって、このＴＰＣが受信機回路に動作可能に接続されて、差動データ信号を送信機回路からそこに伝達し、かつファントム電力を外部電源から第１及び第２の導電体とシールドを介して受信機回路に与え、そのＴＰＣは関連するインピーダンスＺ_０を有する、ＴＰＣと、を備え、この高速ディジタル受信機が受信機回路と送信機回路との間にガルヴァニック絶縁を与えるように構成される。

さらに別の実施形態では、高速ディジタル・トランシーバが提供される。このトランシーバは、第１の差動データ信号を受信するように構成された第１の低電圧差動信号（「ＬＶＤＳ」）インターフェースを備える送信機回路と、第２の差動データ信号を受信するように構成された第２のＬＶＤＳインターフェースを備える受信機回路と、それぞれが第１及び第２の導電体とその上に配置された導電性シールドを備える第１及び第２のシールド・ツイストペア・ケーブル（「ＴＰＣ」）であって、第１のＴＰＣが送信機回路の出力部に動作可能に接続され、第２のＴＰＣが受信機回路の入力部に動作可能に接続され、各ＴＰＣはさらに通過する差動データ信号を伝達し、かつファントム電力を外部電源からそれぞれ送信機及び受信機回路に与えるように構成される、ＴＰＣと、を備え、送信機及び受信機回路がトランシーバの外部の回路に対してガルヴァニック絶縁を与えるように構成される。

さらに別の実施形態が本願で開示され、それに関する明細書及びその図面を読み、理解することで、当業者には明らかになるであろう。

本発明の種々の実施形態の様々な態様は、下記の明細書、図面及び請求の範囲から明らかになるであろう。

高速ディジタル・アイソレータの１つの実施形態を示す図である。高速ディジタル・アイソレータの別の実施形態を示す図である。複数の高速ディジタル・アイソレータを備える実施形態を示す図である。幾つかの実施形態に基づいて、ファントム電力の供給を示す図である。幾つかの実施形態に基づいて、ファントム電力の供給を示す図である。送信機回路及び受信機回路の両方を含む実施形態を示す図である。送信機回路及び受信機回路の両方を含む実施形態を示す図である。シリアライザ及びデシリアライザを接続するように構成された高速アイソレータを有する実施形態を示す図である。タイプ１データ・インターフェースがタイプ２インターフェースに接続されることを可能にする実施形態を示す図である。ＭＯＳＴ（「メディア志向システム・トランスポート」）システムの実施形態を示す図である。

図１〜図１０の図面は、必ずしも縮尺通りには描かれていない。特に断りのない限り、図面全体を通して、同じ参照番号は同じ部品又はステップを指している。

図１は、高速ディジタル・アイソレータ１０の１つの実施形態を示している。このアイソレータ１０は、入力差動データ信号２４及び２６を受信するように構成された第１の低電圧差動信号（「ＬＶＤＳ」）インターフェース２２を有する送信機回路２０を備えている。受信機回路３０は、出力差動データ信号３４及び３６をそこから与えるように構成された第２のＬＶＤＳインターフェース３２を備えている。シールド・ツイストペア・ケーブル（「ＴＰＣ」）４０は、第１及び第２の導電体４２及び４４とその上に配置された導電性シールド４９を備えている。このＴＰＣ４０は送信機回路２０と受信機回路２０との間に配置されて、それらに動作可能に接続される。１つの実施形態では、ＴＰＣ４０は入力差動データ信号２４及び２６を送信機回路２０から受信機回路３０に伝達し、かつファントム電力５０を受信機回路３０から第１及び第２の導電体４２及び４４とシールド４９を介して送信機回路２０に与えるように構成されている。好ましい実施形態では、送信機回路２０は電圧調整器(voltage regulator)８０を備えており、この電圧調整器８０は、受信機回路３０がＴＰＣ４０を経由して提供した電力５０を調整するように構成される。送信機回路２０は、送信機回路と受信機回路との間にガルヴァニック絶縁を提供する集積回路として構成される。

図１の参照を続けると、ＴＰＣ４０は関連するインピーダンスＺ_０を有する。終端抵抗６２及び６４は、送信機回路２０内の第１及び第２の導電体４２及び４４の終端部に動作可能に接続され、好ましい実施形態では、それぞれは約Ｚ_０／２のインピーダンスを有する。同様に受信機回路３０では、ソース抵抗６６及び６８は第１及び第２の導電体４２及び４４のソース端部に動作可能に接続される。ここで、各ソース抵抗のインピーダンスは約Ｚ_０／２である。図１に示されている実施形態では、Ｚ_０に対する代表的なインピーダンスは約１００オームと１１０オームの間であり、従って、抵抗６２、６４、６６及び６８はそれぞれ約５０〜５５オームであり、ファントム電力５０の代表的なＤＣ電圧は約３．３〜約３．５ボルトである。このため、導電体４２及び４４のそれぞれとシールド４９との間に与えられた平均ＤＣ（直流）電源電圧は約１．６５ボルト〜約１．７５ボルトであり、電力はコモンモードでそれらの導電体を通って伝導される。他方においては、同じ導電体に与えられた差動ＡＣ信号の振幅は、一例として、わずか１００ｍＶである。この差動データ信号がアイソレータ１０内で良く釣り合いが取れている場合は、シールド４９内では電流はほとんど又は全く誘導されない。ここで、終端抵抗及びソース抵抗６２、６４、６６及び６８は、適度に釣り合いが取れた差動信号を送信及び受信することが要求され、かつそのような抵抗の値は伝送回線（すなわち、ＴＰＣ４０）の特性インピーダンスに適合するように選択される必要があることが分かる。図１では、矢印４６及び４８は、本発明の１つの実施形態による電流フローの方向を例示していることに注意されたい。

図１では、ファントム電力５０が受信機回路３０によってＴＰＣ４０を介して送信機回路２０に与えられ、また送信機回路２０はガルヴァニック絶縁をアイソレータ１０に与えるように構成されるが、ファントム電力５０が送信機回路によってＴＰＣ４０を介して受信機回路３０に与えられ、及び／又は受信機回路３０がガルヴァニック絶縁７０をアイソレータ１０に与えるような、別の構成とすることもできる。いずれにしても、本発明の種々の実施形態によれば、ディジタル・アイソレータ１０内のガルヴァニック絶縁７０は、送信機回路２０及び／又は受信機回路３０の一方又は両方に与えられる必要がある。

本発明の種々の実施形態による、ファントム電力５０を提供する１つの利点は、たとえ、どのような特定の構成が採用されていても、送信機回路２０の一次側又は受信機回路３０の一次側に、追加の電源又は電源の接続又は配線を設ける必要性が取り除かれることである。このことは、次に、別の方法では必要とされる物理的な接続、配線、電源、材料及び労力を取り除くことによってシステム費用を減少させると共に、異なる電源又は別個の電気的接続体を用いるガルヴァニック・アイソレータの反対側に電力を供給する必要性を取り除くことによって設計の自由度も増加する。好ましい実施形態では、ＬＶＤＳインターフェース２２及び３２が、それぞれ、送信機回路２０及び受信機回路３０に組み込まれるか又はそれらの回路の一部を形成し、さらに好ましい実施形態では、ＬＶＤＳインターフェース２２及び３２が、送信機回路２０及び／又は受信機回路３０も組み込まれる１つ以上の集積回路に内蔵されるか又はそれらの集積回路の一部を形成することに注意されたい。ＬＶＤＳインターフェース２２及び３２が、１つ以上のプリント回路基板（ＰＣＢ）又は他の集積回路に直接接続されることができることに、さらに注意されたい。

図１に例示された差動信号のディジタル・アイソレータ１０及び関連した実施形態を使用することから、下記のような他の利点が生じる、すなわち、データが装置１０を介して伝達される速度が増加されること、グラウンド・ループの振幅が除去又は減少されること、ディジタル信号を忠実に送信及び受信することができる距離が増加されること、ＥＭＩやＥＭＳなどの電気ノイズが減少又は除去されること、ノイズの同相モード除去（ＣＭＲ）が増加されること、及びアイソレータ１０に与えられる電源電圧を低くして、これにより電力消費を低下することが可能にされることなどの利点が生じる。

図１の参照を続けると、幾つかの実施形態では、高速ディジタル・アイソレータ１０は、約１００Ｍｂｐｓを超える速度、又は約５００Ｍｂｐｓと約３．７５Ｇｂｐｓとの間の速度でデータ信号を伝達するように構成される。他のデータ速度も考えられる。

当面の特定の用途によるが、ＴＰＣ４０の長さは約０．５メータ、約１メータ、約２メータ、約３メータ、約４メータ、約５メータ、約６メータ、約７メータ、約８メータ、約９メータ、約１０メータ、約２０メータ、約３０メータ、約５０メータのいずれか、又はそれら以上とすることができる。ＴＰＣ４０の他の長さも考えられる。

好ましい実施形態では、アイソレータ１０は、クロックデータ回復（「ＣＤＲ」）技術を用いて、クロックとデータ速度との間のスキューを調整するように構成される。

標準化されたＬＶＤＳインターフェースに対する仕様書は、ANSI/TIA/EIA-644（「低電圧差動信号（ＬＶＤＳ）インターフェース回路の電気的特性」）に見出すことができる。EIA/TIA-644は、受信機と送信機に対してのみ電気的層を有する差動インターフェースを定義する。ＬＶＤＳは、ケーブル又はボード・インターフェースのどちらか一方と一緒に使用される。ＬＶＤＳインターフェースは、出力電圧スイングが３５０ｍＶで約１０メートルの距離の１００オームの負荷に対して４００Ｍｂｐｓを超える速度を目指して設計されることが好ましい。全てのバスと同様に、ケーブルの種類がケーブル長又はバスの速度を決定する。例えば、カテゴリー３（ＣＡＴ３）ケーブルは、長さが１０メートルまでのケーブルに対して使用することができるが、ＣＡＴ５ケーブルは、より長い距離に対して使用することができる（１００Ｍｂｐｓで約２０メートルまで、５０Ｍｂｐｓで約５０メートルまで、１０Ｍｂｐｓでは約１００メートルまで）。リボン・ケーブルは、メートル以下の距離に対して使用できる。一般的に認められたＬＶＤＳのエッジ・レート（Edge rate）は１Ｖ／ｎＳであり、許容出力電圧は３５０ｍＶ［最小２５０ｍＶ、最大４５０ｍＶ］である。中心電圧は１．２ボルトである。ＬＶＤＳインターフェースは一般に、３．５ｍＡの電流源から電流モードの駆動出力を使用する。これは、１００オームの抵抗で終端され、受信機にわたって約３５０ｍＶを発生する差動回線を駆動する。±３５０ｍＶ電圧のスイングは、１．２Ｖのオフセット電圧を中心に行われる。

ここで図２を参照すると、本発明の別の実施形態が示されている。この実施形態では、高速ディジタル送信機１２は、ＬＶＤＳインターフェース２２、ガルヴァニック・アイソレータ７０、及び送信機回路２０を備えており、また高速ディジタル受信機１４は、受信機回路３０、ガルヴァニック・アイソレータ７０及びＬＶＤＳインターフェース３２を備える。

図３は、本発明の一実施形態が示されており、この実施形態では、高速ディジタル送信機１２の中に、複数の送信機回路２０と対応するＬＶＤＳインターフェース２２が配置され提供されており、また高速ディジタル受信機１４の中には、複数の受信機回路３０と対応するＬＶＤＳインターフェース３２が配置され提供されている。

図４及び図５には、電圧調整器８０とファントム電源が、それぞれ高速ディジタル送信機１２及び高速ディジタル受信機１４の中でＴＰＣ４０に接続されて、コモンモードの電源を与える実施形態が示されている。

図６及び図７は、高速トランシーバ１６が、それぞれＬＶＤＳインターフェース２２及び３２と一緒に、送信機回路２０と受信機回路３０との両方を備えた実施形態を示している。ファントム電源が、図６に例示されたトランシーバ１６の実施形態の中に設けられている。

図８は、データの高速シリアル通信を可能にするように特に良く適合された本発明の実施形態を示している。この実施形態では、シリアライザ１２０が高速ディジタル・アイソレータ１０に動作可能に接続され、次に、デ−シリアライザ（de-serializer）１３０に動作可能に接続されている。図示されているように、アイソレータ１０に組み込まれたＬＶＤＳインターフェース２２は、シリアライザ１２０をアイソレータ１０に動作可能に接続し、またアイソレータ１０に組み込まれたＬＶＤＳ３２は、デ−シリアライザをアイソレータ１０に動作可能に接続している。この実施形態により、ガルヴァニック絶縁をシリアライザ１２０とデ−シリアライザ１３０との間で提供されることができ、同時に従来のシングル・エンド形構成から生じる問題を避けることが可能にされる。この従来のシングル・エンド形構成では、電圧のミスマッチや不均衡が遙かに多く、またより大きな規模で発生する可能性がある。さらに、図８に示されている実施形態は、時間遅延やしきい値電圧の変動によるアイ・ディストーション（eye distortion）をもたらす独立した信号経路から生じる問題を取り除いている。図８に例示された実施形態は、ディジタル・アイソレータ１０がＴＰＣ４０を備えずに、その代わり、ＬＶＤＳインターフェース２２及び３２が内蔵されたディジタル・ガルヴァニック・アイソレータをシリアライザ１２０とデ−シリアライザ１３０との間に配置できるように実現することもできる。

図９は、タイプ１のデータ・インターフェース（一般に１つのデータ・コネクタの中で終端するＬＡＮ構成の中にある）が、互いにＴＰＣ４０によって相互接続されているＬＶＤＳインターフェース４１及び４３によって、タイプ２のインターフェース（一般に１つのデータ・コネクタと１つの電話ジャック・コネクタの中で終端するＬＡＮ構成の中にある）に接続されることを可能にする実施形態を示している。図９に示されているように、ファントム電力が、ＴＰＣ４０を通過するいずれかの方向により供給される。送信信号４６／４８は、ＬＶＤＳインターフェース４１、ＴＰＣ４０及びＬＶＤＳインターフェース４３を通る第１の方向に伝達される。受信信号３４／３６は、ＬＶＤＳインターフェース４３、ＴＰＣ４０及びＬＶＤＳインターフェース４１を通過する反対の第２の方向に伝達される。ファントム電力は、場合によっては、送信信号４６／４８又は受信信号３４／３６と同じ導電体を通って与えられる。電気的グラウンドへの経路は、グラウンド５３によって与えられる。修正版ＩＥＥＥ１３８４コネクタが、ＬＶＤＳインターフェース４１及び４３にプラグ接続するために使用されることに注意されたい。

図１０は、自動車の中で特に有効な用途があるＭＯＳＴ（「メディア指向システム・トランスポート」：「Media Oriented System Transport」）システムの１つの実施形態を示している。システム１００は、自動車内のマルチメディア・データを転送するために好適な解決策を与えるように構成及び適合され、またその目的のために、ＭＯＳＴ２５、ＭＯＳＴ５０、及びＭＯＳＴ１５０などの様々なＭＯＳＴ規格が定義されているか又は定義される過程にある。図１０で示されているシステム１００では、例えば、ＭＯＳＴ５０リングが、ヘッド・ユニット、接続ボックス、テレマティックス、ナビゲーション、電話、カメラ、などのシステム１００の様々な部分にディジタル信号を組織化して伝達するデータバスとして動作する。ＬＶＤＳインターフェース、ＴＰＣ、及び差動データ送信及び／又は受信用の構成体を使用する場合、本発明の装置及び方法により、システム１００は、従来の装置が可能であったよりも長いリング距離（例えば、最大約０．５メータまで、約１メータまで、約２メータまで、約３メータまで、約４メータまで、約５メータまで、約６メータまで、約７メータまで、約８メータまで、約９メータまで、約１０メータまで、約２０メータまで、約３０メータまで、約５０メータまでのいずれか、又はそれら以上）にわたって高速（例えば、約２５Ｍｂｐｓと約１Ｇｂｐｓとの間）で動作できるようにされる。さらに、ＭＯＳＴシステムをＬＶＤＳインターフェース、ＴＰＣ、及び差動データ送信及び／又は受信用の構成体と一緒に使用するように適合することにより、本発明の装置及び方法は、高度の電気的絶縁性とノイズに対する耐性を実現可能にする。前述した幾つかの実施形態と同様に、ファントム電力が本発明の教義に基づいてシステム１００の種々の構成部品に与えられるため、物理的な配線や電気的な相互接続を取り除くことができる。本発明の別の実施形態のように、配線を取り除くことにより、また電源の選択肢が増えることにより、工学設計の自由度が向上される。

本発明の種々の実施形態は、自動車、光ファイバー・チャネル、産業用制御装置、シリアライザ／デ−シリアライザの用途、フラットパネル・ディスプレイ（ＦＰＤ）の高速シリアルデータ転送用アプリケーション、高解像度テレビ（ＨＤＴＶ）の内部、レイヤー２のスイッチ、様々なタイプの測定装置のバックボーン、ＭＯＳＴアプリケーション及び当業者が本発明の明細書と図面を読んで理解した後で認識するようなさらに別のアプリケーションにおいて使用するために、適用されることができる。

前述された実施形態は、本発明の範囲を限定するものではなく、本発明の実施の例として考えるべきである。本発明の前述の実施形態に加えて、詳細な説明及び添付した図面を見直すと、本発明の別の実施形態が存在することが分かるであろう。従って、明示的に本願に記載されていない本発明の前述した実施形態の数多くの組合せ、置き換え、変更及び修正は、本発明の範囲の中に含まれるものとする。

Claims

入力差動データ信号を受信するように構成された第１の低電圧差動信号（「ＬＶＤＳ」）インターフェースを備える送信機回路と、
出力差動データ信号を与えるように構成された第２のＬＶＤＳインターフェースを備える受信機回路と、
第１及び第２の導電体とその上に配置された導電性シールドを備えるシールド・ツイストペア・ケーブル（「ＴＰＣ」）であって、前記ＴＰＣが前記送信機回路と前記受信機回路との間に配置されて、それらと動作可能に接続され、前記ＴＰＣは、前記送信機回路からの入力差動データ信号を前記受信機回路に伝達し、かつファントム電力を前記受信機回路から前記第１及び第２の導電体と前記シールドを経由して前記送信機回路に与えるようにさらに構成され、前記ＴＰＣは関連するインピーダンスＺ_０を有する、ＴＰＣと、
を備え、
前記送信機回路が前記送信機回路と前記受信機回路との間にガルヴァニック絶縁を与えるように構成される、
高速ディジタル・アイソレータ。
前記アイソレータが、約１００Ｍｂｐｓを超える速度でデータ信号を伝達するように構成される、請求項１に記載の高速ディジタル・アイソレータ。
前記アイソレータが、約５００Ｍｂｐｓと約３．７５Ｇｂｐｓとの間の速度でデータ信号を伝達するように構成される、請求項１に記載の高速ディジタル・アイソレータ。
終端抵抗が、前記送信機回路の中で、前記第１及び第２の導電体の終端部に動作可能に接続され、前記各終端抵抗のインピーダンスが約Ｚ_０／２である、請求項１に記載の高速ディジタル・アイソレータ。
ソース抵抗が、前記受信機回路の中で、前記第１及び第２の導電体の終端部に動作可能に接続され、前記各終端抵抗のインピーダンスが約Ｚ_０／２である、請求項１に記載の高速ディジタル・アイソレータ。
前記送信機回路が、前記受信機回路から前記ＴＰＣを介して受け取った電力を調整するように構成された電圧調整器をさらに備える、請求項１に記載の高速ディジタル・アイソレータ。
前記ＴＰＣが約０．５メータ、約１メータ、約２メータ、約３メータ、約４メータ、約５メータ、約６メータ、約７メータ、約８メータ、約９メータ、約１０メータ、約２０メータ、約３０メータ、約５０メータのいずれかを超える長さを有する、請求項１に記載の高速ディジタル・アイソレータ。
前記アイソレータが、クロックデータ回復（「ＣＤＲ」）技術を用いて、クロック速度とデータ速度との間のスキューを調整するようにさらに構成される、請求項１に記載の高速ディジタル・アイソレータ。
前記アイソレータが、メディア志向システム・トランスポート（「ＭＯＳＴ」）ネットワークの中に組み込まれる、請求項１に記載の高速ディジタル・アイソレータ。
前記ＭＯＳＴネットワークが自動車に組み込まれる、請求項７に記載の高速ディジタル・アイソレータ。
前記ＭＯＳＴネットワークが、約２５Ｍｂｐｓと約１Ｇｂｐｓとの間の範囲の速度で動作するように構成される、請求項７に記載の高速ディジタル・アイソレータ。
前記送信機回路がシリアライザであり、前記受信機回路がデシリアライザである、請求項１に記載の高速ディジタル・アイソレータ。
前記受信機回路が集積回路である、請求項１に記載の高速ディジタル・アイソレータ。
前記送信機回路が集積回路である、請求項１に記載の高速ディジタル・アイソレータ。
入力差動データ信号を受信するように構成された第１の低電圧差動信号（「ＬＶＤＳ」）インターフェースを備える送信機回路と、
出力差動データ信号を与えるように構成された第２のＬＶＤＳインターフェースを備える受信機回路と、
第１及び第２の導電体とその上に配置された導電性シールドを備えるシールド・ツイストペア・ケーブル（「ＴＰＣ」）であって、前記ＴＰＣが前記送信機回路と前記受信機回路との間に配置されて、それらと動作可能に接続され、前記ＴＰＣは、前記送信機回路からの入力差動データ信号を前記受信機回路に伝達し、またファントム電力を前記送信機回路から前記第１及び第２の導電体とシールドを経由して前記受信機回路に与えるようにさらに構成され、前記ＴＰＣは関連するインピーダンスＺ_０を有する、ＴＰＣと、
を備え、
前記受信機回路が前記送信機回路と受信機回路との間にガルヴァニック絶縁を与えるように構成される、
高速ディジタル・アイソレータ。
前記アイソレータが約１００Ｍｂｐｓを超える速度でデータ信号を伝達するように構成される、請求項１５に記載の高速ディジタル・アイソレータ。
前記アイソレータが約５００Ｍｂｐｓと約３．７５Ｇｂｐｓとの間の速度でデータ信号を伝達するように構成される、請求項１５に記載の高速ディジタル・アイソレータ。
終端抵抗が、前記送信機回路の中で、前記第１及び第２の導電体の終端部に動作可能に接続され、前記各終端抵抗のインピーダンスが約Ｚ_０／２である、請求項１５に記載の高速ディジタル・アイソレータ。
ソース抵抗が、前記受信機回路の中で、前記第１及び第２の導電体のソース端部に動作可能に接続され、前記各ソース抵抗のインピーダンスが約Ｚ_０／２である、請求項１５に記載の高速ディジタル・アイソレータ。
前記受信機回路が、前記送信機回路から前記ＴＰＣを介して受け取った電力を調整するように構成された電圧調整器をさらに備える、請求項１５に記載の高速ディジタル・アイソレータ。
前記ＴＰＣが約０．５メータ、約１メータ、約２メータ、約３メータ、約４メータ、約５メータ、約６メータ、約７メータ、約８メータ、約９メータ、約１０メータ、約２０メータ、約３０メータ、約５０メータのいずれかを超える長さを有する、請求項１５に記載の高速ディジタル・アイソレータ。
前記アイソレータが、クロックデータ回復（「ＣＤＲ」）技術を用いて、クロック速度とデータ速度との間のスキューを調整するようにさらに構成される、請求項１５に記載の高速ディジタル・アイソレータ。
前記送信機回路がシリアライザであり、前記受信機回路がデシリアライザである、請求項１５に記載の高速ディジタル・アイソレータ。
前記アイソレータが、メディア志向システム・トランスポート（「ＭＯＳＴ」）ネットワークの中に組み込まれる、請求項１５に記載の高速ディジタル・アイソレータ。
前記ＭＯＳＴネットワークが自動車に組み込まれる、請求項２４に記載の高速ディジタル・アイソレータ。
前記ＭＯＳＴネットワークが、約２５Ｍｂｐｓと約１Ｇｂｐｓとの間の範囲の速度で動作するように構成される、請求項２４に記載の高速ディジタル・アイソレータ。
前記送信機回路が集積回路である、請求項１５に記載の高速ディジタル・アイソレータ。
前記受信機回路が集積回路である、請求項１５に記載の高速ディジタル・アイソレータ。
通過する入力差動データ信号を受信するように構成された低電圧差動信号（「ＬＶＤＳ」）インターフェースと、
前記ＬＶＤＳインターフェースに動作可能に接続され、かつ差動データ信号をそこから転送するように構成された送信機回路と、
第１及び第２の導電体とその上に配置された導電性シールドを備えるシールド・ツイストペア・ケーブル（「ＴＰＣ」）であって、前記ＴＰＣが前記送信機回路に動作可能に接続されて、通過する差動データ信号を伝達し、かつファントム電力を外部電源から前記第１及び第２の導電体とシールドを介して送信機回路に与え、前記ＴＰＣは関連するインピーダンスＺ_０を有する、ＴＰＣと、
を備え、
前記送信機回路と受信機回路との間にガルヴァニック絶縁を与えるように構成される、
高速ディジタル送信機。
前記送信機回路が集積回路の中に組み込まれる、請求項２９に記載の高速ディジタル送信機。
前記送信機が、前記ＴＰＣを介して受け取った電力を調整するように構成された電圧調整器をさらに備える、請求項２９に記載の高速ディジタル送信機。
前記外部電源が前記受信機回路である、請求項２９に記載の高速ディジタル送信機。
出力差動データ信号を提供するように構成された低電圧差動信号（「ＬＶＤＳ」）インターフェースと、
前記ＬＶＤＳインターフェースに動作可能に接続され、かつ差動データ信号をそこに伝達するように構成された受信機回路と、
第１及び第２の導電体とその上に配置された導電性シールドを備えるシールド・ツイストペア・ケーブル（「ＴＰＣ」）であって、前記ＴＰＣが前記受信機回路に動作可能に接続されて、差動データ信号を前記送信機回路からそこに伝達し、かつファントム電力を外部電源から前記第１及び第２の導電体とシールドを介して前記受信機回路に与え、前記ＴＰＣは関連するインピーダンスＺ_０を有する、ＴＰＣと、
を備え、
前記受信機回路と前記送信機回路との間にガルヴァニック絶縁を与えるように構成される、
高速ディジタル受信機。
前記受信機回路が集積回路の中に組み込まれる、請求項３３に記載の高速ディジタル受信機。
前記受信機が、前記ＴＰＣを介して前記送信機回路から受け取った電力を調整するように構成された電圧調整器をさらに備える、請求項３３に記載の高速ディジタル受信機。
前記外部電源が前記送信機回路である、請求項３３に記載の高速ディジタル受信機。
第１の差動データ信号を受信するように構成された第１の低電圧差動信号（「ＬＶＤＳ」）インターフェースを備える送信機回路と、
第２の差動データ信号を受信するように構成された第２のＬＶＤＳインターフェースを備える受信機回路と、
それぞれが第１及び第２の導電体とその上に配置された導電性シールドを備える第１及び第２のシールド・ツイストペア・ケーブル（「ＴＰＣ」）であって、前記第１のＴＰＣが前記送信機回路の出力部に動作可能に接続され、前記第２のＴＰＣが前記受信機回路の入力部に動作可能に接続され、前記各ＴＰＣはさらに通過する差動データ信号を伝達し、かつファントム電力を外部電源からそれぞれ前記送信機回路及び前記受信機回路に与えるように構成される、ＴＰＣと、
を備え、
前記送信機回路及び前記受信機回路が外部の回路に対してガルヴァニック絶縁を与えるように構成される、
高速ディジタル・トランシーバ。
前記受信機回路及び前記送信機回路が少なくとも１つの集積回路の中に組み込まれる、請求項３７に記載の高速ディジタル・トランシーバ。
前記ＴＰＣを介して受け取られた電力を調整するように構成された少なくとも１つの電圧調整器をさらに備える、請求項３７に記載の高速ディジタル・トランシーバ。