JP2010087808A - データ転送制御装置及び電子機器 - Google Patents

Abstract

【課題】アップストリームポート側のトランシーバを省略できるデータ転送制御装置及び電子機器を提供すること。
【解決手段】ホストコントローラHCに接続されるアップストリームポート回路１０と、複数のデバイスDEV1〜DEVnに接続される複数のダウンストリームポート回路６０−１〜６０−ｎと、ホストコントローラHCと複数のデバイスDEV1〜DEVnとの間のデータ転送制御を行うハブロジック回路４０とを含む。アップストリームポート回路１０は、ホストコントローラHCのリンク層回路LK_HOSTとのインターフェース処理を行う第１のインターフェース回路２０を有する。
【選択図】図２

Description

本発明は、データ転送制御装置及び電子機器等に関する。

近年USB2.0（Universal Serial Bus 2.0）等で規格化されたUSBによるシリアルインターフェースが普及している。例えば、パソコンと周辺機器の接続やプリンタとデジタルカメラの接続、カーナビゲーションシステムとポータブルオーディオの接続など電子機器同士を接続するインターフェースとして広く用いられている。あるいは、光学ドライブ等の内蔵デバイスとホストコントローラを電子機器内で接続するインターフェースとしても広く用いられている。

ここで、近年では半導体プロセスの微細化が進展したことから、主にアナログ回路で構成される物理層回路の特性維持を容易にするために、リンク層回路を含むロジック回路と物理層回路とを別チップ（集積回路装置）で構成する必要性が生じている。

そこでUSBでは、リンク層回路と物理層回路との間のインターフェース規格としてULPI（UTMI+ Low Pin Interface）が規格化されている。このULPIは、チップ内でリンク層回路と物理層回路を接続するために規格化されたUTMI（USB2.0 Transceiver Macrocell Interface）やUTMI+に比べて、少ない本数のバスでチップ間を接続できる。例えば、ハブを介してホストコントローラと複数のデバイスをUSBでインターフェースする場合、ホストコントローラと物理層回路を別チップで構成してULPI規格のバスで接続することができる。

しかしながら、このような接続では別チップの物理層回路を必要とするため、配線基板上の実装面積が増大するという課題があった。また物理層回路が別チップであるか否かに関わらず、ハブにも当然物理層回路が必要であるため、ハブの回路規模が増大するという課題もあった。さらに、物理層回路を介してホストコントローラとハブを接続しているため伝搬遅延が増大するという課題もあった。
特開２００７−１７２５７４号公報

本発明の幾つかの態様によれば、アップストリームポート側のトランシーバを省略できるデータ転送制御装置及び電子機器を提供できる。

本発明の一態様は、ホストコントローラに接続されるアップストリームポート回路と、各々のダウンストリームポート回路が複数のデバイスのうちの対応するデバイスに接続される複数のダウンストリームポート回路と、前記ホストコントローラと前記複数のデバイスとの間のデータ転送制御を行うハブロジック回路と、を含み、前記アップストリームポート回路は、前記ホストコントローラのリンク層回路とのインターフェース処理を行う第１のインターフェース回路を有することを特徴とするデータ転送制御装置に関係する。

本発明の一態様によれば、アップストリームポート回路には第１のインターフェース回路を介してホストコントローラが接続され、第１のインターフェース回路がホストコントローラのリンク層回路とのインターフェース処理を行う。ダウンストリームポート回路には複数のデバイスが接続される。そしてハブロジック回路が、ホストコントローラと複数のデバイスとの間のデータ転送制御を行う。

このように本発明の一態様では、第１のインターフェース回路が物理層回路を介すことなくリンク層回路とのインターフェース処理を直接行う。これにより、アップストリームポート回路の物理層回路を省略してデータ転送制御装置の回路規模を削減できる。またホストコントローラの物理層回路を省略して回路規模を削減することもできる。さらに、物理層回路を省略することによってハブとホストコントローラ間のデータ転送の伝搬遅延を削減することもできる。

また本発明の一態様では、前記第１のインターフェース回路は、前記ホストコントローラとULPI規格のバスで接続され、前記ホストコントローラのリンク層回路との間のULPIのインターフェース処理を行ってもよい。

また本発明の一態様では、前記第１のインターフェース回路は、前記ホストコントローラとUTMI規格のバスで接続され、前記ホストコントローラのリンク層回路との間のUTMIのインターフェース処理を行ってもよい。

このようにすれば、ホストコントローラとアップストリームポート回路とのインターフェース処理をULPI、UTMIの同期インターフェース処理で行うことができる。これにより、USBで接続する場合と比べて同期化によるビットロスを削減できる。

また本発明の一態様では、前記アップストリームポート回路は、前記ハブロジック回路とのインターフェース処理を行う第２のインターフェース回路と、前記第１のインターフェース回路のインターフェース信号と前記第２のインターフェース回路のインターフェース信号の変換処理を行う変換回路と、を含んでもよい。

このようにすれば、物理層回路の省略を実現できる。すなわち変換回路の変換処理により、ホストコントローラとハブロジック回路との物理層回路を介したデータ転送をエミュレーション処理できる。そしてアップストリームポート回路は、ホストコントローラとハブロジック回路に対して物理層回路がある場合と同様のインターフェース処理を行うことができる。

また本発明の一態様では、前記第２のインターフェース回路は、前記ハブロジック回路とUTMI規格のバスで接続され、前記ハブロジック回路とのUTMIのインターフェース処理を行ってもよい。

また本発明の一態様では、前記第２のインターフェース回路は、前記ハブロジック回路とULPI規格のバスで接続され、前記ハブロジック回路とのULPIのインターフェース処理を行ってもよい。

このようにすれば、アップストリームポート回路とハブロジック回路とのインターフェース処理をULPI、UTMIで規格化されたインターフェース処理で行うことができる。

また本発明の一態様では、前記変換回路は、前記ホストコントローラからの受信データをバッファリングする受信バッファを有する受信回路と、前記ホストコントローラへの送信データをバッファリングする送信バッファを有する送信回路とを含んでもよい。

これにより、ホストコントローラとハブロジック回路のデータ転送を実現できる。具体的には受信回路により、ホストコントローラからハブロジック回路への受信データの変換処理を実現できる。また送信回路により、ハブロジック回路からホストコントローラへの送信データの変換処理を実現できる。

また本発明の一態様では、前記変換回路は、前記第１のインターフェース回路と前記ホストコントローラとを接続するバスの状態及び前記第２のインターフェース回路と前記ハブロジック回路とを接続するバスの状態を監視して、前記ホストコントローラから前記ハブロジック回路へのデータ転送の制御と前記ハブロジック回路から前記ホストコントローラへのデータ転送の制御とを行う制御回路を含んでもよい。

このようにすれば、バスの状態に基づいてデータ転送を制御できる。具体的には、第１、第２のインターフェース回路のインターフェース信号に基づいてデータ転送を制御できる。あるいは、データ転送を制御するための第１、第２のインターフェース回路のインターフェース信号を制御することでデータ転送を制御し、インターフェース信号の変換処理を実現できる。

本発明の他の態様は、前記アップストリームポート回路は、前記ハブロジック回路とのインターフェース処理を行う第２のインターフェース回路と、前記第１のインターフェース回路のインターフェース信号と前記第２のインターフェース回路のインターフェース信号の変換処理を行う変換回路と、を含み、前記第１のインターフェース回路は、前記ホストコントローラとULPI規格のバスで接続され、前記ホストコントローラのリンク層回路との間のULPIのインターフェース処理を行い、前記変換回路は、前記ホストコントローラによる物理層回路の制御をエミュレーション処理するためのレジスタを有することを特徴とするデータ転送制御装置に関係する。

本発明の他の態様によれば、物理層回路の制御信号をレジスタ値として保持できる。そして、このレジスタ値を用いることでホストコントローラと物理層回路のインターフェース処理をエミュレーション処理できる。

また本発明の他の態様では、前記第２のインターフェース回路は、前記ハブロジック回路とUTMI規格のバスで接続され、前記ハブロジック回路とのUTMIのインターフェース処理を行い、前記変換回路は、前記第１のインターフェース回路に対して前記ホストコントローラからデータが入力されたことを検出する検出処理を行い、前記検出処理によりデータの入力を検出した場合に、前記第２のインターフェース回路が前記ハブロジック回路に出力するRXActive信号をアクティブにしてもよい。

また本発明の他の態様では、前記第２のインターフェース回路は、前記ハブロジック回路とUTMI規格のバスで接続され、前記ハブロジック回路とのUTMIのインターフェース処理を行い、前記変換回路は、前記ハブロジック回路から前記第２のインターフェース回路に入力されるTXValid信号がアクティブ又は非アクティブであることを検出する検出処理を行い、前記検出処理により前記TXValid信号がアクティブであることを検出した場合に、前記第１のインターフェース回路がホストコントローラに出力するdir信号をアクティブにし、前記検出処理により前記TXValid信号が非アクティブであることを検出した場合に、前記dir信号を非アクティブにしてもよい。

これにより、第１のインターフェース回路のインターフェース信号と第２のインターフェース回路のインターフェース信号との変換処理を実現できる。

本発明の他の態様は、上記のいずれかに記載のデータ転送制御装置を含むことを特徴とする電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．ハブ（データ転送制御装置）
１．１．ハブの比較例
本実施形態を説明するために、最初に第１、第２の比較例について説明する。第１、第２の比較例は、ホストコントローラと複数のデバイスとをハブを介して接続し、USBのインターフェース処理によりデータ転送を行うための構成比較例である。

図１（Ａ）に第１の比較例を示す。第１の比較例は、ホストコントローラにトランシーバが内蔵される場合の構成比較例である。

具体的には、ハブはトランシーバPHY_HUB（物理層回路）、ハブロジック回路HUB_LC、ダウンストリームポート回路DP1〜DPn（ｎは自然数）を含む。トランシーバPHY_HUBには、USBを介してホストコントローラのトランシーバPHY_HOSTが接続される。ハブロジック回路HUB_LCとトランシーバPHY_HUBはUTMI規格のバスで接続される。ダウンストリームポート回路DP1〜DPnはそれぞれトランシーバを含み、ダウンストリームポート回路DP1〜DPnにはUSBを介してデバイスDEV1〜DEVnが接続される。そして、ホストコントローラのリンクコントローラLK_HOST（リンク層回路）とハブロジック回路HUB_LCが、ホストコントローラとハブとのインターフェース処理を制御する。また、ハブロジック回路HUB_LCがホストコントローラとデバイスDEV1〜DEVnとのデータ転送を制御する。

図１（Ｂ）に第２の比較例を示す。第２の比較例は、ホストコントローラとトランシーバが別チップで構成される場合の構成比較例である。

具体的には、ハブのトランシーバPHY_HUBには、USBを介してホストコントローラと別チップのトランシーバPHY_HOSTが接続される。トランシーバPHY_HOSTとリンクコントローラLK_HOSTはULPI規格のバスで接続される。そして第１の比較例と同様に、ホストコントローラのリンクコントローラLK_HOSTとハブロジック回路HUB_LCが、ホストコントローラとハブとのインターフェースを制御し、ハブロジック回路HUB_LCがホストコントローラとデバイスDEV1〜DEVnとのデータ転送を制御する。

このように第１、第２の比較例では、ハブとホストコントローラとをトランシーバを介して接続する。そのためハブとホストコントローラにそれぞれトランシーバが必要となり、ハブとホストコントローラの回路規模が増大するという課題があった。また第２の比較例では、ホストコントローラとトランシーバを別チップで構成する。そのためトランシーバのチップを配線基板に実装する必要があり、実装面積が増大するという課題があった。

１．２．ハブの構成例
図２に上記課題を解決できる本実施形態のハブ（広義には、データ転送制御装置）の構成例を示す。本実施形態は、アップストリームポート回路１０、ハブロジック回路４０、第１〜第ｎのダウンストリームポート回路６０−１〜６０−ｎ（複数のダウンストリームポート回路。ｎは自然数）を含む。なお、本発明のデータ転送制御装置はこの構成に限定されず、これらの構成要素のうちの一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

アップストリームポート回路１０はホストコントローラHC（例えば図１０のＣＰＵ５１０、CPU: Central Processing Unit）に接続され、リンクコントローラLK_HOST（リンク層回路）とハブロジック回路４０との間のインターフェース処理を行う。具体的には、アップストリームポート回路１０は第１のインターフェース回路２０を含み、第１のインターフェース回路２０がホストコントローラHCのリンクコントローラLK_HOSTとのインターフェース処理を行う。

より具体的には第１のインターフェース回路２０は、トランシーバ（物理層回路）を介さずリンクコントローラLK_HOSTと直接接続される。そしてアップストリームポート回路１０が、ホストコントローラHCからハブロジック回路４０へのデータ受信やハブロジック回路４０からホストコントローラHCへのデータ送信を行う。またアップストリームポート回路１０がインターフェース信号の変換処理を行う。

例えば第１のインターフェース回路２０は、ULPI規格（UTMI+ Low Pin Interface）のバスでホストコントローラHCと接続され、リンクコントローラLK_HOSTとの間のULPIのインターフェース処理を行う。またアップストリームポート回路１０は、例えばUTMI規格（USB2.0 Transceiver Macrocell Interface。UTMI+規格を含む。）のバスでハブロジック回路４０に接続される。そしてアップストリームポート回路１０は、ULPIのインターフェース信号とUTMIのインターフェース信号の変換処理を行って、データ受信やデータ送信を行う。

第１〜第ｎのダウンストリームポート回路６０−１〜６０−ｎの各々は、第１〜第ｎのデバイスDEV1〜DEVn（複数のデバイス）のうちの対応するデバイスに接続される。すなわち、ダウンストリームポート回路６０−１はデバイスDEV1と接続され、ダウンストリームポート回路６０−２はデバイスDEV2と接続され、・・・、ダウンストリームポート回路６０−ｎはデバイスDEVnと接続される。そしてダウンストリームポート回路６０−１〜６０−ｎは、ハブロジック回路４０とデバイスDEV1〜DEVnとの間のインターフェース処理を行う。具体的にはダウンストリームポート回路６０−１〜６０−ｎは、それぞれトランシーバを含み、デバイスDEV1〜DEVnのトランシーバとUSB規格（Universal Serial Bus。例えばUSB1.1、USB2.0。）のバスで接続され、USBのインターフェース処理を行う。

例えばダウンストリームポート回路６０−１〜６０−ｎは、USB規格及びUTMI規格に準拠したトランシーバにより構成できる。そしてダウンストリームポート回路６０−１〜６０−ｎは、ハブロジック回路４０からのUTMIのインターフェース信号を受けてUSBのインターフェース信号を生成し、デバイスに出力する。あるいは、デバイスからのUSBのインターフェース信号を受けてUTMIのインターフェース信号を生成し、ハブロジック回路４０に出力する。

ハブロジック回路４０は、ホストコントローラHCとデバイスDEV1〜DEVnの間のデータ転送制御を行う。具体的には、ハブロジック回路４０は、アップストリームポート回路１０のデータ転送を制御してリンクコントローラLK_HOSTとデータの送受信を行う。またハブロジック回路４０は、ダウンストリームポート回路６０−１〜６０−ｎのデータ転送を制御してデバイスDEV1〜DEVnとの間でデータの送受信を行う。

例えばハブロジック回路４０は、デバイスの接続や切断を検出処理したり、ホストコントローラやデバイスとの接続処理や切断処理を行ったり、バスのエラー（fault）を検出処理したり、バスのエラーからの復帰処理を行ったりして、データ転送制御を行う。ここで図２のハブは、例えばUSB2.0規格に準拠するHSモード（High Speed Mode、480Mbps）、FSモード（Full Speed Mode、12Mbps）、LSモード（Low speed Mode、1.5Mbps）のデータ転送速度をサポートできる。この場合、ハブロジック回路４０は、例えばホストコントローラHCからのHSトランザクションをFSトランザクション又はLSトランザクションにトランスレート処理してダウンストリームポート回路に送信する。

ここで第１、第２の比較例で説明したように、ハブとホストコントローラとをトランシーバを介して接続した場合には、ハブとホストコントローラの回路規模が増大するという課題があった。またトランシーバで生じるUSBバスの信号ディレイによって、ハブとホストコントローラ間のデータ転送の伝搬遅延が増大するという課題もあった。

この点本実施形態によれば、アップストリームポート回路１０が第１のインターフェース回路２０を介してホストコントローラHCに接続され、第１のインターフェース回路２０がホストコントローラHCのリンクコントローラLK_HOSTとのインターフェース処理を行う。そしてハブロジック回路４０が、ホストコントローラHCと複数のダウンストリームポート回路６０−１〜６０−ｎに接続された複数のデバイスDEV1〜DEVnとの間のデータ転送制御を行う。

このように本実施形態では、第１のインターフェース回路２０がトランシーバを介すことなくリンクコントローラLK_HOSTとのインターフェース処理を直接行う。そのため第１、第２の比較例では必要だったトランシーバPHY_HUBとトランシーバPHY_HOSTを介すことなく、本実施形態のハブとホストコントローラHCを接続できる。これにより、ハブとホストコントローラからトランシーバを省略して回路規模を削減できる。また第２の比較例と比較して別チップのトランシーバが不要となり配線基板の実装面積を削減できる。そしてトランシーバでのディレイが生じないため、ハブとホストコントローラ間のデータ転送の伝搬遅延を削減することもできる。

ここでハブロジック回路４０とホストコントローラHCとをトランシーバを介してUSBで接続する場合には、ハブ側とホストコントローラ側のクロック周波数差を吸収するために、転送データの同期化が必要であるという課題があった。

この点本実施形態によれば、第１のインターフェース回路２０が、ホストコントローラHCとULPI規格のバスで接続され、ホストコントローラHCのリンクコントローラLK_HOSTとの間のULPIのインターフェース処理を行う。そのため、ハブロジック回路４０とホストコントローラHCを同期インターフェースであるULPIのインターフェースで接続できる。これにより、同期化によるビットロスを削減できる。また、クロック周波数差を吸収するためのバッファリングを行うエラスティシティバッファを省略して回路規模を削減できる。

但し本発明では、第１のインターフェース回路２０が、ホストコントローラHCとUTMI規格のバスで接続され、ホストコントローラHCのリンクコントローラLK_HOSTとの間のUTMIのインターフェース処理を行ってもよい。これにより、ハブロジック回路４０とホストコントローラHCを同期インターフェースであるUTMIのインターフェースで接続できる。そして、同期化によるビットロスを削減でき、エラスティシティバッファを省略して回路規模を削減できる。

また本発明では、第１のインターフェース回路２０がホストコントローラHCとULPI規格やUTMI規格に準ずる又は同等のバスで接続されてもよい。本発明では、アップストリームポート回路１０がハブロジック回路４０とUTMI規格のバスで接続されてもよく、ULPI規格のバスで接続されてもよく、ULPI規格やUTMI規格に準ずる又は同等のバスで接続されてもよい。

なお本発明では、ホスト動作とデバイス動作を切り替え可能なコントローラがアップストリームポート回路１０に接続されてもよい。またホスト動作とデバイス動作を切り替え可能なデバイスがダウンストリームポート回路６０−１〜６０−ｎに接続されてもよい。

２．アップストリームポート回路
２．１．アップストリームポートの構成例
図３にアップストリームポート回路１０の構成例を示す。図３のアップストリームポート回路１０は、第１のインターフェース回路２０、第２のインターフェース回路３０、変換回路１００を含み、トランシーバPHY_HOST、PHY_HUBを介したデータ転送をエミュレーション処理するための回路である。

第１のインターフェース回路２０は、変換回路１００とホストコントローラHCとの間のインターフェース処理を行う。具体的には、ULPIのインターフェース信号data[7:0]、dir、stp、nxtの入出力を行う。すなわち第１のインターフェース回路２０は、ホストコントローラHCからの信号data[7:0]、stpを受けて変換回路１００に出力する。また、変換回路１００からの信号data[7:0]をホストコントローラHCに出力し、後述する制御回路１３０からの制御信号を受けて信号dir、nxtをホストコントローラHCに対して出力する。例えば第１のインターフェース回路２０は、ULPIのバスをドライブして信号data[7:0]、nxt、dirを出力するドライバや、ULPIのバスからの信号data[7:0]、stpを受信するレシーバにより構成できる。

第２のインターフェース回路３０は、変換回路１００とハブロジック回路４０との間のインターフェース処理を行う。具体的には、UTMIのインターフェース信号DataIn[7:0]、DataOut[7:0]、TXValid、TXReady等の入出力を行う。すなわち第２のインターフェース回路３０は、ハブロジック回路４０からの信号DataIn[7:0]、TXValid、XcvrSelect[1:0]、TermSelect、OpMode[1:0]等を受けて変換回路１００に対して出力する。また、変換回路１００からの信号DataOut[7:0]を受けてハブロジック回路４０に対して出力し、後述する制御回路１３０からの制御信号を受けて信号TXReady、RXActive、RXValid、LineState[1:0]等をハブロジック回路４０に対して出力する。例えば第２のインターフェース回路３０は、第１のインターフェース回路２０と同様にデータドライバやデータレシーバにより構成できる。

変換回路１００は、ホストコントローラHCとの間のULPIのインターフェース信号とハブロジック回路４０との間のUTMIのインターフェース信号との変換処理を行う。そして変換回路１００は、受信回路１１０、送信回路１２０、制御回路１３０（バスステートコントローラ）、レジスタ１４０を含む。

受信回路１１０は、ホストコントローラHCからの受信データを変換処理してハブロジック回路４０に対して出力する。具体的には受信回路１１０は、ホストコントローラHCからのULPIの受信データdata[7:0]を受けてハブロジック回路４０に対してUTMIの受信データDataOut[7:0]を出力する。より具体的には、受信回路１１０はホストコントローラHCからの受信データをバッファリングする受信バッファ１１２を有する。そして受信回路１１０は、制御回路１３０からの制御信号に基づいて、受信バッファ１１２への受信データの取り込みやハブロジック回路４０に対する受信データの転送を行う。

送信回路１２０は、ハブロジック回路４０からの送信データを変換処理してホストコントローラHCに対して出力する。具体的には送信回路１２０は、ハブロジック回路４０からのUTMIの送信データDataIn[7:0]を受けてホストコントローラHCに対してULPIの送信データdata[7:0]を出力する。より具体的には送信回路１２０は、ハブロジック回路４０からの送信データをバッファリングする送信バッファ１２２を有する。そして送信回路１２０は、制御回路１３０からの制御信号に基づいて、送信バッファ１２２への送信データの取り込みやホストコントローラHCに対する送信データの転送を行う。

制御回路１３０は、インターフェース信号の変換処理を制御する。具体的には、バスの受信状態や送信状態を検出処理することでバス状態を監視する。あるいは、データ転送を制御するためのインターフェース信号を検出処理することでバス状態を監視する。そして監視結果に基づいて、変換処理を制御する。より具体的には、制御回路１３０には、ULPIの信号stp、data[7:0]とUTMIの信号TXValid、DataIn[7:0]、OpMode[1:0]等が入力される。また制御回路１３０には、受信バッファ１１２のバッファリング状態を示す信号が受信回路１１０から入力される。制御回路１３０には、送信バッファ１２２のバッファリング状態を示す信号が送信回路１２０から入力される。そして制御回路１３０は、これらの信号に基づいて、変換回路１００がデータ受信状態かデータ送信状態かを認識する。制御回路１３０は、その認識結果に基づいて受信回路１１０と送信回路１２０を制御する。また制御回路１３０は、第１のインターフェース回路２０を制御してULPIの信号nxt、dirを出力させ、第２のインターフェース回路３０を制御してUTMIの信号TXReady、RXActive、RXValid等を出力させ、インターフェース信号の変換処理を制御する。

レジスタ１４０は、ホストコントローラHCによるトランシーバ（例えば図１（Ａ）、図１（Ｂ）に示すPHY_HOST）の制御をエミュレーション処理するためのレジスタ値を設定する。具体的にはレジスタ１４０は、ULPI規格のバスの信号数の不足を補うために、例えばUTMIのインターフェース信号をレジスタ値として設定する。例えば、ホストコントローラHCからの制御信号としてOpMode[1:0]、XcrvSelect、TermSelect[1:0]等を設定する。あるいは、トランシーバPHY_HOSTからの信号をエミュレーション処理してLineState[1:0]等を設定する。そしてホストコントローラHCは、ULPIのバスを介してレジスタ１４０にアクセスすることで、あたかもトランシーバPHY_HOSTが存在するかのように認識する。また制御回路１３０は、レジスタ１４０を参照してインターフェース信号の変換処理を制御する。

このように本実施形態によれば、第１のインターフェース回路２０がホストコントローラHCとのインターフェース処理を行い、第２のインターフェース回路３０がハブロジック回路４０とのインターフェース処理を行い、変換回路１００が第１のインターフェース回路２０のインターフェース信号と前記第２のインターフェース回路３０のインターフェース信号の変換処理を行う。

このようにすれば、トランシーバPHY_HOST、PHY_HUBの省略を実現できる。すなわち、変換回路１００の変換処理により、トランシーバPHY_HOST、PHY_HUBを介したホストコントローラHCとハブロジック回路４０とのデータ転送のエミュレーション処理を実現できる。具体的には、ホストコントローラHCと変換回路１００の間ではトランシーバPHY_HOSTが存在する場合と同様のインターフェース処理が実現できる。また、変換回路１００とハブロジック回路４０の間ではトランシーバPHY_HUBが存在する場合と同様のインターフェース処理が実現できる。

また本実施形態によれば、変換回路１００が受信回路１１０と送信回路１２０を有する。そして受信回路１１０が、ホストコントローラHCからの受信データをバッファリングする受信バッファ１１２を有し、送信回路１２０が、ホストコントローラHCへの送信データをバッファリングする送信バッファ１２２を有する。

これにより、転送データの変換処理を実現できる。そして、ハブロジック回路４０とホストコントローラHCのデータ転送を実現できる。具体的には、受信回路１１０により、ホストコントローラHCからハブロジック回路４０への受信データの変換処理を実現できる。また送信回路１２０により、ハブロジック回路４０からホストコントローラHCへの送信データの変換処理を実現できる。

また本実施形態によれば、制御回路１３０が、第１のインターフェース回路２０とホストコントローラHCとを接続するバスの状態及び第２のインターフェース回路３０とハブロジック回路４０とを接続するバスの状態を監視する。そして、ホストコントローラHCからハブロジック回路４０へのデータ転送の制御とハブロジック回路４０からホストコントローラHCへのデータ転送の制御とを行う。

このようにすれば、バスの状態に基づいてデータ転送を制御できる。すなわち、第１のインターフェース回路２０に接続されるバスの状態に基づいて、ホストコントローラHCと変換回路１００のデータ転送を制御できる。また第２のインターフェース回路３０に接続されるバスの状態に基づいて、変換回路１００とハブロジック回路４０のデータ転送を制御できる。

さらに本実施形態によれば、第１のインターフェース回路２０がホストコントローラHCとULPI規格のバスで接続され、ホストコントローラHCのリンクコントローラLK_HOSTとの間のULPIのインターフェース処理を行う。そして変換回路１００が、ホストコントローラHCによるトランシーバPHY_HOSTの制御をエミュレーション処理するためのレジスタを有する。

このようにすれば、ホストコントローラHCがトランシーバPHY_HOSTを制御するための信号をレジスタ値として設定できる。これにより、ホストコントローラHCによるトランシーバPHY_HOSTの制御をエミュレーション処理できる。

２．２．アップストリームポートの信号波形例
２．２．１．受信
図４に変換処理の第１の信号波形例を示す。第１の信号波形例は、ハブロジック回路４０がホストコントローラHCから受信データを受信する場合に、変換回路１００が行う変換処理の信号波形例である。

図４のＡ１に示すように、ホストコントローラHCがバスdata[7:0]に受信データを出力する。制御回路１３０は、それを検出すると、Ａ２に示すように第１のインターフェース回路２０を制御して信号nxtをアクティブにする（アサートする、第１の論理レベルにする）。そして、受信バッファ１１２が受信データのバッファリングを開始する。またＡ３に示すように、制御回路１３０が第２のインターフェース回路３０を制御して信号RXActiveをアクティブにする。

Ａ４に示すように、制御回路１３０は、受信バッファ１１２に受信データがバッファリングされたことを検出すると、第２のインターフェース回路３０を制御して信号RXValidをアクティブにする。そしてＡ５に示すように、RXActiveとRXValidがアクティブである期間において、ハブロジック回路４０に受信データが転送される。

Ａ６に示すように、ホストコントローラHCが受信データの出力を終了すると、Ａ７に示すように、ホストコントローラHCが信号stpをアクティブにし、その後非アクティブにする（ネゲートする。第２の論理レベルにする）。Ａ８に示すように制御回路１３０は、信号stpがアクティブであることを検出すると、第１のインターフェース回路２０を制御して信号nxtを非アクティブにする。

Ａ９に示すように、制御回路１３０が受信データの転送が終了したことを検出すると、Ａ１０、Ａ１１に示すように、第２のインターフェース回路３０を制御して信号RXActive、RXValidを非アクティブにする。

なおＡ１２に示すように、データ転送中は、制御回路１３０が第２のインターフェース回路３０を制御して信号LineState[1:0]をJステートにする。

また、変換回路１００が例えばHSモードでデータ転送を行う場合には、変換回路１００にはハブロジック回路４０からXcvrSelect[1:0]=（0,0）、TermSelect=0（0は、Ｌレベル又は第２の論理レベル）が入力される。変換回路１００が例えばトランシーバPHY_HUBのノーマルオペレーションモードをエミュレーション処理する場合には、変換回路１００にはハブロジック回路４０からOpMode[1:0]=（0,0）が入力される。

２．２．２．送信
図５に変換処理の第２の信号波形例を示す。第２の信号波形例は、ハブロジック回路４０がホストコントローラHCに対して送信データを送信する場合に、変換回路１００が行う変換処理の信号波形例である。

図５のＢ１、Ｂ２に示すように、ハブロジック回路４０が信号TXValidをアクティブにし、変換回路１００に対して送信データを出力する。Ｂ３に示すように、制御回路１３０は、信号TXValidがアクティブになったのを受けて、第２のインターフェース回路３０を制御して信号TXReadyをアクティブにする。そして、送信バッファ１２２が送信データのバッファリングを開始する。

Ｂ４に示すように、制御回路１３０は、信号TXValidがアクティブになったのを受けて、第１のインターフェース回路２０を制御して信号dirをアクティブにする。Ｂ５に示すように、制御回路１３０は、送信バッファ１２２に送信データがバッファリングされたことを検出すると、第１のインターフェース回路２０を制御して信号nxtをアクティブにする。そしてＢ６に示すように送信回路１２０は、ターンアラウンド（turn around）を確保し、RXコマンド（RX CMD）を付加してホストコントローラHCに出力する。Ｂ７に示すように、制御回路１３０は、RXコマンドが出力されている期間においてnxtを非アクティブにする。

なお送信回路１２０は、例えばレジスタ１４０に保持されたレジスタ値VbusState、LineState等を含むデータをRXコマンドとして出力する。送信回路１２０は、信号dirのアクティブ、非アクティブの変化点においてターンアラウンドを確保する。

Ｂ８、Ｂ９に示すようにハブロジック回路４０は、送信データの出力を終了すると信号TXValidを非アクティブにする。Ｂ１０に示すように制御回路１３０は、信号TXValidが非アクティブになったのを受けて、第２のインターフェース回路２０を制御して信号TXReadyを非アクティブにする。

Ｂ１１に示すように制御回路１３０は、送信データの転送が終了したことを検出すると、第１のインターフェース回路２０を制御して信号dirを非アクティブにする。Ｂ１２に示すように制御回路１３０は、送信データの転送が終了したことを検出すると、Ｂ１３に示すように、第１のインターフェース回路２０を制御して信号nxtを非アクティブにする。

なお図４と同様に、信号LineState[1:0]がJステートにされ、変換回路１００には例えばXcvrSelect[1:0]=（0,0）、TermSelect=0、OpMode[1:0]=（0,0）が入力される。

２．２．３．リセット動作
図６に変換処理の第３の信号波形例を示す。第３の信号波形例は、トランシーバのリセット動作をエミュレーション処理する場合に、変換回路１００が行う変換処理の信号波形例である。

図６のＣ１に示すように、ホストコントローラHCが変換回路１００に対してレジスタ書込み用のコマンドTX CMD（RegWr）を送信する。コマンドTX CMDを受けて、リセット用のオペレーションモードに対応するレジスタ値（例えばOpMode[1:0]=(1,0)）がレジスタ１４０に設定される。

Ｃ２に示すように、ハブロジック回路４０は、LineState[1:0]に一定時間SE0（Single Ended Zero）が出力され、SOF（Start-of-Frame）が出力されないことを検出すると、Ｃ３に示すように、FSモードのターミネーションに対応するTermSelect=1（1は、Ｈレベル又は第１の論理レベル）を出力する。

そしてＣ４に示すように、ハブロジック回路４０が変換回路１００に対してOpMode[1:0]=(1,0)を出力する。Ｃ５に示すように、ハブロジック回路４０が変換回路１００に対してデバイスチャープKを送信し、変換回路がLineState[1:0]をデバイスチャープKにする。Ｃ６に示すように、変換回路１００がホストコントローラHCに対して、LineState[1:0]が変化したことを知らせるためのコマンドRX CMDを送信する。

Ｃ７に示すように、変換回路１００は、デバイスチャープKの送信終了後にLineState[1:0]をSE0にする。Ｃ８に示すように、変換回路１００がホストコントローラHCに対して、LineState[1:0]が変化したことを知らせるためのコマンドRX CMDを送信する。

Ｃ９に示すように、ホストコントローラHCが変換回路１００に対してコマンドTX CMD(NOPID)とホストチャープK/Jを送信する。Ｃ１０に示すように、変換回路１００がハブロジック回路４０にホストチャープK/Jを送信する。

Ｃ１１に示すように、ハブロジック回路４０がホストコントローラHCのデータ転送速度を例えばHSモードであると判断し、HSモードのターミネーションに対応するTermSelect=0を出力する。Ｃ１２に示すように変換回路１００が、TermSelect=0を受けてLineState[1:0]をJステートにする。

Ｃ１３に示すように、変換回路１００は、ホストチャープK/Jの送信終了後にLineState[1:0]をSE0にする。

Ｃ１４に示すように、ホストコントローラHCが変換回路１００に対してレジスタ書込み用のコマンドTX CMD（RegWr）を送信する。コマンドTX CMDを受けて、ノーマルオペレーションモードに対応するレジスタ値（例えばOpMode[1:0]=(0,0)）がレジスタ１４０に設定される。

２．３．アップストリームポートの変形例
図７にアップストリームポート回路１０の構成の変形例を示す。この変形例は、第１のインターフェース回路２０がホストコントローラHCとUTMI規格のバスで接続され、ホストコントローラHCのリンクコントローラLK_HOSTとの間のUTMIのインターフェース処理を行う場合の構成例である。

図７のアップストリームポート回路１０は、第１のインターフェース回路２０、第２のインターフェース回路３０、変換回路１００を含む。なお、図３等で説明した第２のインターフェース回路３０等の構成要素には同一の符号を付し、適宜説明を省略する。

第１のインターフェース回路２０は、UTMIのインターフェース信号DataIn1[7:0]、DataOut1[7:0]、TXValid1、TXReady1等の入出力を行う。具体的には第１のインターフェース回路２０は、ホストコントローラHCからの信号DataIn1[7:0]、TXValid1等を受けて、変換回路１００に出力する。また、変換回路１００からの信号DataOut1[7:0]をホストコントローラHCに出力し、制御回路１３０からの制御信号を受けて信号TXReady1等をホストコントローラHCに出力する。例えば第１のインターフェース回路２０は、UTMIのバスをドライブするドライバや、UTMIのバスから信号を受信するレシーバにより構成できる。

変換回路１００は、ホストコントローラHCとの間のUTMIのインターフェース信号とハブロジック回路４０との間のUTMIのインターフェース信号との変換処理を行う。そして変換回路１００は、受信回路１１０、送信回路１２０、制御回路１３０を含む。なお図３のレジスタ１４０は、ULPIのバスの信号数の不足を補う必要がないため、この変形例では省略できる。

図８に、変換処理の第４の信号波形例を示す。第４の信号波形例は、図７に示すアップストリームポート回路１０の変形例において、ハブロジック回路４０がホストコントローラHCから受信データを受信する場合に、変換回路１００が行う変換処理の信号波形例である。

図８のＤ１、Ｄ２に示すように、ホストコントローラHCが変換回路１００に対して受信データを出力し、信号TXValid1をアクティブにする。Ｄ３に示すように、制御回路１３０は、信号TXValid1がアクティブになったことを検出すると信号TXReady1をアクティブにする。そして受信バッファ１１２が受信データのバッファリングを開始する。Ｄ４に示すように、制御回路１３０は信号RXActive2をアクティブにする。

Ｄ５に示すように、制御回路１３０は、受信バッファ１１２に受信データがバッファリングされたことを検出すると、信号RXValid2をアクティブにする。そしてＤ６に示すように、受信回路１１０からハブロジック回路４０に対して受信データが転送される。

Ｄ７に示すように、ホストコントローラHCが受信データの出力を終了すると、Ｄ８に示すように、ホストコントローラHCが信号TXValid1を非アクティブにする。Ｄ９に示すように、制御回路１３０は、信号TXValid1が非アクティブになったことを検出すると信号TXReady1を非アクティブにする。

Ｄ１０に示すように、制御回路１３０が受信データの転送終了を検出すると、Ｄ１１、Ｄ１２に示すように、信号RXActive2、RXValid2を非アクティブにする。

３．ハブロジック回路
図９にハブロジック回路４０の詳細な構成例を示す。ハブロジック回路４０は、トランザクショントランスレータ２００、ハブリピータロジック回路２１０、ハブステートマシン２２０、ハブコントローラ２３０、ルーティングロジック回路２４０、フレームタイマ２５０を含む。なお本発明のハブロジック回路は、図９の構成に限定されず、その構成の一部省略したり、他の構成要素を追加する等の種々の変形実施が可能である。

トランザクショントランスレータ２００は、アップストリームポート回路がホストコントローラとHSモードで接続され、ダウンストリームポート回路がデバイスとFSモードまたはLSモードで接続された場合に、アップストリーム側のHSモードのトランザクションとダウンストリーム側のFSモードまたはLSモードのトランザクションとを変換処理する。

ハブリピータロジック回路２１０は、アップストリームポート回路に接続されたホストコントローラとダウンストリームポート回路に接続されたデバイスのデータ転送速度のモードが同じ場合に、データ転送を行う。

ハブステートマシン２２０は、ハブのステートを制御する。例えば、ポートとデバイスの接続や切断を検出処理する。あるいは、ポートのリセットや停止、復帰を制御する。

ハブコントローラ２３０は、ハブとホストコントローラの通信を制御する。例えばエニュメレーションを行って、ハブのリソース情報や設定等をホストコントローラと交換する。また例えば、ホストコントローラからのリクエストを処理する。

ルーティングロジック回路２４０は、トランザクショントランスレータ２００と各ダウンストリームポート回路とを接続する。あるいはルーティングロジック回路２４０は、ハブリピータロジック回路２１０と各ダウンストリームポート回路とを接続する。

フレームタイマ２５０は、アップストリーム側のフレームとダウンストリーム側のフレームとの同期を取り、フレームインターバルの制御を行う。

４．電子機器
図１０に本実施形態のハブ（データ転送制御装置）が適用される電子機器の構成例を示す。例えば本実施形態のハブは、パソコン（PC:Personal Computer）、家庭用ゲーム機、カーナビゲーションシステム、プリンタ、テレビ、デジタルフォトフレーム、AVレコーダ／プレーヤ等の電子機器に適用できる。

図１０の構成例は、ハブ５００、ＣＰＵ５１０（ホストコントローラ）、デバイス５２０−１〜５２０−３、ＲＯＭ５３０（Read Only Memory）、ＲＡＭ５４０（Random Access Memory）、表示部５５０、操作部５６０を含む。

ハブ５００とＣＰＵ５１０はULPIのバスを介して通信する。ハブ５００とデバイス５２０−１〜５２０−３はUSBを介して通信する。ＣＰＵ５１０とＲＯＭ５３０、ＲＡＭ５４０、表示部５５０、操作部５６０はCPUバスを介して通信する。表示部５５０は、例えば液晶パネル、EL（Electro Luminescence）パネル等で構成される。操作部５６０は、例えばマウス、キーボード、タッチパネル、ゲームコントローラ、赤外線受信部等で構成される。

ハブ５００にはデバイス５２０−１〜５２０−３として、例えばHDD（Hard Disk Drive）、DVDドライブ、CDドライブ等の内蔵デバイスが接続される。あるいは、操作部５６０がUSBを介してハブ５００に接続されてもよい。また、USBメモリ、携帯オーディオプレーヤ、デジタルカメラ等の外付けのデバイスがUSBポートを介してハブ５００に接続されてもよい。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（データ転送制御装置、制御回路、ホストコントローラ、リンク層回路、物理層回路等）と共に記載された用語（ハブ、バスステートコントローラ、ＣＰＵ、リンクコントローラ、トランシーバ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、変換回路、アップストリームポート回路、ハブロジック回路、ダウンストリームポート回路、データ転送制御装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。また本実施形態では、ULPI、UTMI、USB2.0規格への本発明の適用例について説明したが、本発明は、これらの規格と同様の思想に基づく規格や、これらの規格を発展させた規格等にも適用できる。

図１（Ａ）は第１の構成比較例、図１（Ｂ）は第２の構成比較例 本実施形態のデータ転送制御装置の構成例 アップストリームポート回路の構成例 変換処理の第１の信号波形例 変換処理の第２の信号波形例 変換処理の第３の信号波形例 アップストリームポート回路の変形例 変換処理の第４の信号波形例 ハブロジック回路の構成例 電子機器の構成例

符号の説明

１０ アップストリームポート回路、２０ 第１のインターフェース回路、
４０ ハブロジック回路、６０−１〜６０−ｎ ダウンストリームポート回路、
１００ 変換回路、１１０ 受信回路、１１２ 受信バッファ、
１２０ 送信回路、１２２ 送信バッファ、１３０ 制御回路、１４０ レジスタ、
２００ トランザクショントランスレータ、２１０ ハブリピータロジック回路、
２２０ ハブステートマシン、２３０ ハブコントローラ、
２４０ ルーティングロジック回路、２５０ フレームタイマ、
５００ データ転送制御装置、５１０ ＣＰＵ、５２０−１〜５２０−３ デバイス、
５３０ ＲＯＭ、５４０ ＲＡＭ、５５０ 表示部、５６０ 操作部、
ＨＣ ホストコントローラ、ＬＫ＿ＨＯＳＴ リンクコントローラ、
ＰＨＹ＿ＨＯＳＴ、ＰＨＹ＿ＨＵＢ トランシーバ

Claims (12)

1. ホストコントローラに接続されるアップストリームポート回路と、
   各々のダウンストリームポート回路が複数のデバイスのうちの対応するデバイスに接続される複数のダウンストリームポート回路と、
   前記ホストコントローラと前記複数のデバイスとの間のデータ転送制御を行うハブロジック回路と、
   を含み、
   前記アップストリームポート回路は、
   前記ホストコントローラのリンク層回路とのインターフェース処理を行う第１のインターフェース回路を有することを特徴とするデータ転送制御装置。
2. 請求項１において、
   前記第１のインターフェース回路は、
   前記ホストコントローラとULPI規格（UTMI+ Low Pin Interface）のバスで接続され、前記ホストコントローラのリンク層回路との間のULPIのインターフェース処理を行うことを特徴とするデータ転送制御装置。
3. 請求項１において、
   前記第１のインターフェース回路は、
   前記ホストコントローラとUTMI規格（USB2.0 Transceiver Macrocell Interface）のバスで接続され、前記ホストコントローラのリンク層回路との間のUTMIのインターフェース処理を行うことを特徴とするデータ転送制御装置。
4. 請求項１乃至３のいずれかにおいて、
   前記アップストリームポート回路は、
   前記ハブロジック回路とのインターフェース処理を行う第２のインターフェース回路と、
   前記第１のインターフェース回路のインターフェース信号と前記第２のインターフェース回路のインターフェース信号の変換処理を行う変換回路と、
   を含むことを特徴とするデータ転送制御装置。
5. 請求項４において、
   前記第２のインターフェース回路は、
   前記ハブロジック回路とUTMI規格のバスで接続され、前記ハブロジック回路とのUTMIのインターフェース処理を行うことを特徴とするデータ転送制御装置。
6. 請求項４において、
   前記第２のインターフェース回路は、
   前記ハブロジック回路とULPI規格のバスで接続され、前記ハブロジック回路とのULPIのインターフェース処理を行うことを特徴とするデータ転送制御装置。
7. 請求項４乃至６のいずれかにおいて、
   前記変換回路は、
   前記ホストコントローラからの受信データをバッファリングする受信バッファを有する受信回路と、
   前記ホストコントローラへの送信データをバッファリングする送信バッファを有する送信回路と、
   を含むことを特徴とするデータ転送制御装置。
8. 請求項４乃至７のいずれかにおいて、
   前記変換回路は、
   前記第１のインターフェース回路と前記ホストコントローラとを接続するバスの状態及び前記第２のインターフェース回路と前記ハブロジック回路とを接続するバスの状態を監視して、前記ホストコントローラから前記ハブロジック回路へのデータ転送の制御と前記ハブロジック回路から前記ホストコントローラへのデータ転送の制御とを行う制御回路を含むことを特徴とするデータ転送制御装置。
9. 請求項１において、
   前記アップストリームポート回路は、
   前記ハブロジック回路とのインターフェース処理を行う第２のインターフェース回路と、
   前記第１のインターフェース回路のインターフェース信号と前記第２のインターフェース回路のインターフェース信号の変換処理を行う変換回路と、
   を含み、
   前記第１のインターフェース回路は、
   前記ホストコントローラとULPI規格（UTMI+ Low Pin Interface）のバスで接続され、前記ホストコントローラのリンク層回路との間のULPIのインターフェース処理を行い、
   前記変換回路は、
   前記ホストコントローラによる物理層回路の制御をエミュレーション処理するためのレジスタを有することを特徴とするデータ転送制御装置。
10. 請求項９において、
    前記第２のインターフェース回路は、
    前記ハブロジック回路とUTMI規格（USB2.0 Transceiver Macrocell Interface）のバスで接続され、前記ハブロジック回路とのUTMIのインターフェース処理を行い、
    前記変換回路は、
    前記第１のインターフェース回路に対して前記ホストコントローラからデータが入力されたことを検出する検出処理を行い、前記検出処理によりデータの入力を検出した場合に、前記第２のインターフェース回路が前記ハブロジック回路に出力するRXActive信号をアクティブにすることを特徴とするデータ転送制御装置。
11. 請求項９において、
    前記第２のインターフェース回路は、
    前記ハブロジック回路とUTMI規格のバスで接続され、前記ハブロジック回路とのUTMIのインターフェース処理を行い、
    前記変換回路は、
    前記ハブロジック回路から前記第２のインターフェース回路に入力されるTXValid信号がアクティブ又は非アクティブであることを検出する検出処理を行い、前記検出処理により前記TXValid信号がアクティブであることを検出した場合に、前記第１のインターフェース回路がホストコントローラに出力するdir信号をアクティブにし、前記検出処理により前記TXValid信号が非アクティブであることを検出した場合に、前記dir信号を非アクティブにすることを特徴とするデータ転送制御装置。
12. 請求項１乃至１１のいずれかに記載のデータ転送制御装置を含むことを特徴とする電子機器。

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