JP4404023B2 - データ転送制御装置及び電子機器 - Google Patents
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Description
図1(A)(B)に本実施形態の比較例を示す。図1(A)の第1の比較例では、データ転送制御装置550が、ATA(AT Attachment)のホスト側I/F(インターフェース)570とUSBI/F580を含む。この図1(A)の第1の比較例によれば、USB(Universal serial Bus)を介して転送されてきたデータをHDD540に書き込んだり、HDD540に書き込まれたデータをUSBを介してPC(Personal Computer)等に転送でき、ATAバスとUSBの変換ブリッジ機能を実現できる。
図2に、以上のような問題を解決できる本実施形態のデータ転送制御装置50及びこれを含む電子機器20の構成例を示す。本実施形態では、メインCPU30(ATAホスト)が有するATAのホスト側I/F32の存在に着目し、このホスト側I/F32に対応するATAのデバイス側I/F60をデータ転送制御装置50に設けている。即ち図1(A)の第1の比較例では設けられていなかったデバイス側I/F60を設けている。またHDD40を接続するためのATAのホスト側I/F70もデータ転送制御装置50に設けている。即ち、通常はどちらか一方しか設けられていないデバイス側I/F60とホスト側I/F70の両方を、データ転送制御装置50に内蔵させている。こうすることで、メインCPU30からのデータを、デバイス側I/F60、ホスト側I/F70を介してHDD40に書き込むことが可能になる。また本実施形態では、HDD40に書き込まれたデータをPC10に転送するためのUSBI/F80(第1のインターフェース)を設けている。こうすることで、図1(A)の第1の比較例と同様に、ATAバスとUSBの間のバスブリッジ機能も実現できる。
図3(A)(B)に本実施形態のデータ転送制御装置50の変形例を示す。例えば図3(A)では、データ転送制御装置50が、ATABUS3(第3のATAバス)を介してHDD41(ATAデバイス)との間でデータ転送を行うATAの第2のホスト側I/F71を含む。そして転送コントローラ100は、デバイス側I/F60、ホスト側I/F70、第2のホスト側I/F71、USBI/F80の間でのデータ転送を制御する。
次に本実施形態の動作について図4(A)(B)(C)を用いて説明する。本実施形態ではスイッチング回路110を設けることで、ハードワイヤードモードを実現している。このハードワイヤードモードでは図4(A)に示すように、スイッチング回路110が含むスイッチング素子がオンになり、ATABUS1の信号線(第1〜第Nの信号線)とATABUS2の信号線(第1〜第Nの信号線)が接続される。この結果、メインCPU30のホスト側I/F32とHDD40(HDD40が含むデバイス側I/F)とが直結されるようになる。従ってメインCPU30は、HDD40にデータを直接ライトしたり、HDD40からデータを直接リードすることが可能になる。またATABUS1とATABUS2が直結されるため、高速なデータのライト、リードが可能になる。
次に本実施形態のエミュレーション処理について説明する。図1(A)に示すようにUSBとATAのバスブリッジ機能を有する従来のデータ転送制御装置550では、ATAのホスト側I/F570だけが設けられており、このホスト側I/F570にHDD540が接続される。
図9(A)に本実施形態のスイッチング回路110の構成例を示す。図9(A)に示すようにスイッチング回路110は、ATABUS1の信号線とATABUS2の信号線との間の接続(導通)、非接続(非導通)を行うスイッチング素子112-1、112-2、112-3・・・(第1〜第Nのスイッチング素子)を含む。そしてレジスタ62にハードワイヤードモードの設定コマンドが書き込まれ、処理部120(スイッチング信号生成部)からのスイッチング信号がアクティブになると、スイッチング素子112-1、112-2、112-3・・・はオンになる。これにより、ATABUS1の信号線とATABUS2の信号線との間が接続される。こうすることで、メインCPU30から見て、ホスト側I/F32にHDD40があたかも直接接続されているかのように見えるハードワイヤードモードを実現できる。
図11(A)にATAのデバイス側I/F60の構成例を示す。図11(A)に示すようにデバイス側I/F60は、タスクレジスタ200、MDMA/PIO制御部202、UltraDMA制御部204、データバッファ206、転送制御部208を含む。
USBでは、図14(A)に示すようなエンドポイント(EP0〜15)がUSBデバイス側に用意される。またUSBでは、転送(transfer)のタイプとして、コントロール転送、アイソクロナス転送、インタラプト転送、バルク転送などが定義されており、各転送は一連のトランザクションにより構成される。そしてトランザクションは図14(B)に示すように、トークンパケットと、オプショナルなデータパケットと、オプショナルなハンドシェークパケットにより構成される。
次に、本実施形態の詳細な処理について図17、図18のフローチャートを用いて説明する。図17は、ハードワイヤードモード時の詳細な処理を示すフローチャートである。
ATABUS2 第3のATAバス、
10 PC(USBホスト)、20 電子機器、30 メインCPU(ATAホスト)、
32 ATAのホスト側I/F、40、41 HDD(ATAデバイス)、
50 データ転送制御装置、58 デバイス側パッド、59 デバイス側I/Oセル、
60 ATAのデバイス側I/F、62 レジスタ、68 ホスト側パッド、
69 ホスト側I/Oセル、70、71 ATAのホスト側I/F、
80 USBI/F、90 SDI/F、100 転送コントローラ、
102 データバッファ、104 ポートセレクタ、110 スイッチング回路、
112 スイッチング素子、120 処理部(CPU等)、130 イベント通知部、
Claims (13)
- 第1のATAバスを介してATAホストとの間でデータ転送を行うATAのデバイス側インターフェースと、
第2のATAバスを介してATAデバイスとの間でデータ転送を行うATAのホスト側インターフェースと、
前記デバイス側インターフェース、前記ホスト側インターフェースの間でのデータ転送を制御する転送コントローラと、
前記第1、第2のATAバスを介して前記ATAホスト、前記ATAデバイスの間でデータ転送を行うためのエミュレーション処理を行う処理部と、
各スイッチング素子が、前記第1のATAバスの第1〜第Nの信号線のうちの対応する信号線と、前記第2のATAバスの第1〜第Nの信号線のうちの対応する信号線との間の接続、非接続を行う第1〜第Nのスイッチング素子を有するスイッチング回路とを含み、
前記処理部は、
前記第1のATAバスを介して前記デバイス側インターフェースが前記ATAホストからコマンドを受信した場合に、受信したコマンドに対応するコマンドを、前記ホスト側インターフェース、前記第2のATAバスを介して前記ATAデバイスに対して発行し、
コマンド発行後に、前記第1のATAバス、前記デバイス側インターフェース、前記ホスト側インターフェース、前記第2のATAバスを介したデータ転送を開始し、
データ転送完了後に、前記第2のATAバスを介して前記ホスト側インターフェースが前記ATAデバイスからステータスをリードした場合に、リードしたステータスに対応するステータスを、前記デバイス側インターフェース、前記第1のATAバスを介して前記ATAホストに対して返信するエミュレーション処理を行うと共に、
ハードワイヤードモードに設定されたと判断した場合に、前記第1〜第Nのスイッチング素子をオンにして、前記第1のATAバスの第1〜第Nの信号線と前記第2のATAバスの第1〜第Nの信号線との間を接続することを特徴とするデータ転送制御装置。 - 請求項1において、
前記第1のATAバスを介して前記ATAホストが発行したコマンドが書き込まれるレジスタを含み、
前記処理部は、
前記レジスタに書き込まれたコマンドに対応するコマンドを、前記ホスト側インターフェース、前記第2のATAバスを介して前記ATAデバイスに対して発行して、前記エミュレーション処理を行うことを特徴とするデータ転送制御装置。 - 請求項2において、
前記レジスタは、前記デバイス側インターフェースが含むタスクレジスタであることを特徴とするデータ転送制御装置。 - 請求項2又は3において、
前記処理部は、
ベンダ定義コマンドとして割り当てられたコマンドが前記レジスタに書き込まれた場合に、書き込まれたベンダ定義の前記コマンドに対応するコマンドを、前記ホスト側インターフェース、前記第2のATAバスを介して前記ATAデバイスに対して発行して、前記エミュレーション処理を行うことを特徴とするデータ転送制御装置。 - 請求項1乃至4のいずれかにおいて、
前記ATAホストに対してイベントの発生を通知するためのイベント通知部を含むことを特徴とするデータ転送制御装置。 - 請求項1乃至5のいずれかにおいて、
第1のバスを介してデータ転送を行う第1のインターフェースを含み、
前記転送コントローラは、
前記デバイス側インターフェース、前記ホスト側インターフェース、前記第1のインターフェースの間でのデータ転送を制御することを特徴とするデータ転送制御装置。 - 請求項6において、
前記処理部は、
前記第1のバスを介したデータ転送のプロトコル制御処理を行うことを特徴とするデータ転送制御装置。 - 請求項6又は7において、
前記転送コントローラは、
前記ATAデバイスから前記ホスト側インターフェースを介してリードされたデータを、前記第1のインターフェースに転送し、
前記第1のインターフェースは、
転送されたデータを前記第1のバスを介して前記第1のバスに接続されるホスト又はデバイスに送信することを特徴とするデータ転送制御装置。 - 請求項6乃至8のいずれかにおいて、
第3のATAバスを介してATAデバイスとの間でデータ転送を行うATAの第2のホスト側インターフェースを含み、
前記転送コントローラは、
前記デバイス側インターフェース、前記ホスト側インターフェース、前記第2のホスト側インターフェース、前記第1のインターフェースの間でのデータ転送を制御することを特徴とするデータ転送制御装置。 - 請求項6乃至9のいずれかにおいて、
前記第1のインターフェースは、
シリアルバスを介してデータの送信及び受信の少なくとも一方を行う物理層回路を含むことを特徴とするデータ転送制御装置。 - 請求項6乃至10のいずれかにおいて、
前記第1のバスはUSBであり、前記第1のインターフェースはUSBインターフェースであることを特徴とするデータ転送制御装置。 - 請求項6乃至11のいずれかにおいて、
第1〜第K(K≧2)のバスを介してデータ転送を行う第1〜第Kのインターフェースを含み、
前記転送コントローラは、
前記デバイス側インターフェース、前記ホスト側インターフェース、前記第1〜第Kのインターフェースの間でのデータ転送を制御することを特徴とするデータ転送制御装置。 - 請求項1乃至12のいずれかに記載のデータ転送制御装置と、
前記第1のATAバスを介して前記データ転送制御装置に接続される前記ATAホストと、
前記第2のATAバスを介して前記データ転送制御装置に接続される前記ATAデバイスと、
を含むことを特徴とする電子機器。
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