JP2010087502A - メモリデバイスを実現する積層チップパッケージ - Google Patents

Abstract

【課題】メモリデバイスを実現する積層チップパッケージにおいて、チップ間の電気的接続を行う配線を容易に形成でき、且つ配線の信頼性を高めることができるようにする。
【解決手段】積層チップパッケージ１は、本体２と、本体２の側面に配置された配線３Ａ，３Ｂとを備えている。本体２は、それぞれ第１の種類の半導体チップを含む複数の第１の種類の階層部分１２〜１８と、第２の種類の半導体チップを含む第２の種類の階層部分１１とを含んでいる。第１の種類の半導体チップは、複数のメモリセルを含んでいる。第２の種類の半導体チップは、複数の第１の種類の階層部分に含まれる複数のメモリセルに対する書き込みと読み出しを制御する回路を含んでいる。各階層部分は、半導体チップの少なくとも１つの側面を覆う絶縁部と、半導体チップに接続された複数の電極とを含んでいる。各電極の端面は、本体２の側面に配置され、配線３Ａ，３Ｂに接続されている。
【選択図】図１

Description

本発明は、積層された複数のチップを含み、メモリデバイスを実現する積層チップパッケージ、ならびに、積層された複数のチップを含む積層チップパッケージを備え、メモリデバイスを実現する電子部品に関する。

近年、携帯電話やノート型パーソナルコンピュータに代表される携帯機器では、軽量化と高性能化が求められている。それに伴い、携帯機器に用いられる電子部品の高集積化が求められている。また、半導体メモリの大容量化のためにも、電子部品の高集積化が求められている。

近年、高集積化された電子部品として、システム・イン・パッケージ（System in Package；以下、ＳｉＰと記す。）、特に複数のチップを積層する３次元実装技術を用いたＳｉＰが注目されている。本出願において、積層された複数のチップを含むパッケージを、積層チップパッケージと呼ぶ。この積層チップパッケージには、高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるという利点がある。

積層チップパッケージを製造するための３次元実装技術の主なものには、基板上に複数のチップを積層し、各チップに形成された複数の電極と、基板に形成された外部接続端子とを、ワイヤボンディングによって接続するワイヤボンディング方式と、積層される各チップにそれぞれ複数の貫通電極を形成し、この貫通電極によってチップ間の配線を行う貫通電極方式とがある。

ワイヤボンディング方式では、ワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点がある。

貫通電極方式では、上記のワイヤボンディング方式における問題点は解消される。しかし、貫通電極方式では、チップに貫通電極を形成するために多くの工程が必要であることから、積層チップパッケージのコストが高くなるという問題点がある。すなわち、貫通電極方式では、チップに貫通電極を形成するために、後に切断されることによって複数のチップとなるウェハに、複数の貫通電極用の複数の穴を形成し、次に、この複数の穴内およびウェハの上面上に絶縁層とシード層を形成し、次に、めっき法によって複数の穴内にＣｕ等の金属を充填して複数の貫通電極を形成し、次に、余分なシード層を除去するという一連の工程が必要である。

また、貫通電極方式では、比較的大きなアスペクト比の穴に金属を充填して貫通電極を形成する。そのため、貫通電極方式では、穴への金属の充填の不良によって貫通電極にボイドやキーホールが発生しやすく、そのため、貫通電極による配線の信頼性が低下しやすいという問題点がある。

また、貫通電極方式では、上下のチップの貫通電極同士を例えば半田により接続することによって、上下のチップを物理的に接合する。そのため、貫通電極方式では、上下のチップを正確に位置合わせした上で、高温下で上下のチップを接合する必要がある。しかし、高温下で上下のチップを接合する際には、チップの伸縮によって、上下のチップ間の位置ずれが生じて、上下のチップ間の電気的接続の不良が発生しやすい。

また、貫通電極方式では、積層された複数のチップに１つ以上の不良チップが含まれていた場合に、その不良チップを良品のチップと交換することが難しいという問題点がある。すなわち、貫通電極方式によって製造された積層チップパッケージでは、上下のチップの貫通電極同士が例えば半田によって接続されている。そのため、この積層チップパッケージから不良チップを取り外す際には、不良チップと他のチップとの間の半田を加熱により溶融させる必要がある。しかし、これにより、良品チップ間の半田も溶融するため、良品チップ間の半田が酸化したり、流れ出したりして、良品チップ間の電気的接続の不良が発生するおそれがある。そのため、貫通電極方式では、積層された複数のチップに１つ以上の不良チップが含まれていた場合に、その不良チップを良品のチップと交換することが難しく、その結果、積層チップパッケージの歩留まりが低くなると共に、コストが高くなる。

特許文献１には、以下のような積層チップパッケージの製造方法が記載されている。この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成して、Neo-Wafer（ネオ・ウェハ）と呼ばれる構造物を作製する。次に、このNeo-Waferを切断して、それぞれ、１つ以上のチップとこのチップの周囲を囲む樹脂と複数のリードとを含むNeo-chip（ネオ・チップ）と呼ばれる複数の構造物を作製する。チップに接続された複数のリードの端面は、Neo-chipの側面において露出する。次に、複数種類のNeo-chipを積層して積層体を作製する。この積層体において、各層毎のチップに接続された複数のリードの端面は、積層体の同じ側面において露出している。

非特許文献１には、特許文献１に記載された製造方法と同様の方法で積層体を製造すると共に、この積層体の２つ側面に配線を形成することが記載されている。

特許文献２には、それぞれフレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。

特許文献３には、メモリセルブロックとメモリ周辺回路ブロックとを、異なる半導体チップ上に形成することと、２つのチップを積層し、これらを半田バンプで接続することが記載されている。

特許文献４には、複数のＬＳＩメモリチップと１つのＬＳＩロジックチップとを積層し、これらを貫通電極によって接続した半導体装置が記載されている。

米国特許第５，９５３，５８８号明細書 米国特許第７，１２７，８０７ Ｂ２号明細書 米国特許第５，８３８，６０３号明細書 米国特許出願公開第ＵＳ２００７／００２３８８７Ａ１号明細書

Keith D. Gann，"Neo-Stacking Technology"，HDI Magazine，１９９９年１２月

特許文献１に記載された製造方法では、工程数が多く、積層チップパッケージのコストが高くなるという問題点がある。また、この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成してNeo-Waferを作製するため、Neo-Waferを作製する際に複数のチップの正確な位置合わせが必要になる。この点からも、積層チップパッケージのコストが高くなる。

特許文献２に記載された多層モジュールでは、１つの能動層において電子的要素が占める領域の割合を大きくすることができず、その結果、集積度を大きくすることが困難である。

以下、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ等のメモリデバイスを構成するメモリチップについて考える。一般的なメモリチップは、１つの半導体チップに、複数のメモリセルとその周囲に配置された制御回路とが形成されたものである。制御回路は、複数のメモリセルに対する書き込みと読み出しを制御する回路であり、周辺回路とも呼ばれる。

従来、１つのメモリチップで大容量のメモリデバイスを構成する場合には、それぞれ複数のメモリセルを含む複数のメモリセルブロックを平面的に配置し、これら複数のメモリセルブロックの周囲に制御回路を配置していた。この場合、複数のメモリセルブロック間が、細くて長い配線によって接続される。そのため、この場合には、配線の抵抗値が高くなると共に、配線によって浮遊容量が発生する。この配線の高い抵抗値や浮遊容量は、メモリデバイスの動作の高速化の妨げとなる。

そこで、３次元実装技術を利用してメモリデバイスを構成することが考えられる。３次元実装技術を利用してメモリデバイスを構成する技術としては、以下のような技術が知られている。前述のように、特許文献３には、メモリセルブロックとメモリ周辺回路ブロックとを、異なる半導体チップ上に形成することと、２つのチップを積層し、これらを半田バンプで接続することが記載されている。また、特許文献４には、複数のＬＳＩメモリチップと１つのＬＳＩロジックチップとを積層し、これらを貫通電極によって接続した半導体装置が記載されている。

しかしながら、複数のチップを積層し、貫通電極によってチップ間の配線を行ってメモリデバイスを構成する場合には、前述のように、貫通電極による配線を容易に形成することができないと共に、貫通電極による配線の信頼性が低下しやすいという問題点がある。特に、大容量のメモリデバイスを構成する場合には、配線が複雑になるため、上記の問題点が顕著になる。

本発明はかかる問題点に鑑みてなされたもので、その第１の目的は、積層された複数のチップを含み、メモリデバイスを実現する積層チップパッケージであって、チップ間の電気的接続を行う配線を容易に形成でき、且つ配線の信頼性を高めることができるようにした積層チップパッケージを提供することにある。

本発明の第２の目的は、積層された複数のチップを含む積層チップパッケージを備え、メモリデバイスを実現する電子部品であって、チップ間の電気的接続を行う配線を容易に形成でき、且つ配線の信頼性を高めることができるようにした電子部品を提供することにある。

本発明の積層チップパッケージは、上面、下面および４つの側面を有する本体と、本体の少なくとも１つの側面に配置された配線とを備えている。本体は、積層された複数の階層部分を含んでいる。複数の階層部分は、それぞれ第１の種類の半導体チップを含む複数の第１の種類の階層部分と、第２の種類の半導体チップを含む第２の種類の階層部分とを含んでいる。第１の種類の半導体チップは、複数のメモリセルを含んでいる。第２の種類の半導体チップは、複数の第１の種類の階層部分に含まれる複数のメモリセルに対する書き込みと読み出しを制御する回路を含んでいる。第１の種類の半導体チップと第２の種類の半導体チップは、いずれも、上面、下面および４つの側面を有している。複数の階層部分の各々は、第１の種類または第２の種類の半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部と、第１の種類または第２の種類の半導体チップに接続された複数の電極とを含んでいる。絶縁部は、配線が配置された本体の少なくとも１つの側面に配置された少なくとも１つの端面を有している。複数の電極の各々は、配線が配置された本体の少なくとも１つの側面に配置され且つ絶縁部によって囲まれた端面を有している。配線は、複数の階層部分における複数の電極の端面に接続されている。

本発明の積層チップパッケージにおいて、第１の種類の半導体チップは、更に、そこに含まれる複数のメモリセルのみに関係する回路を含んでいてもよい。

また、本発明の積層チップパッケージは、更に、本体の上面と下面の少なくとも一方に配置され、配線に接続された複数の端子を備えていてもよい。

また、本発明の積層チップパッケージにおいて、本体の４つの側面は、配線が配置された少なくとも１つの第１の種類の側面と、配線が配置されていない少なくとも１つの第２の種類の側面とを含んでいてもよい。この場合、第１の種類または第２の種類の半導体チップの４つの側面は、本体の少なくとも１つの第１の種類の側面との間に絶縁部が配置された少なくとも１つの第１の種類の側面と、本体の少なくとも１つの第２の種類の側面に配置された少なくとも１つの第２の種類の側面とを含んでいてもよい。

本発明の第１の電子部品は、積層チップパッケージと、積層チップパッケージに接合された回路層とを備えている。積層チップパッケージは、上面、下面および４つの側面を有する本体と、本体の少なくとも１つの側面に配置された配線とを備えている。本体は、積層された複数の階層部分を含んでいる。複数の階層部分の各々は、上面、下面および４つの側面を有すると共に複数のメモリセルを含む半導体チップと、半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部と、半導体チップに接続された複数の電極とを含んでいる。絶縁部は、配線が配置された本体の少なくとも１つの側面に配置された少なくとも１つの端面を有している。複数の電極の各々は、配線が配置された本体の少なくとも１つの側面に配置され且つ絶縁部によって囲まれた端面を有している。配線は、複数の階層部分における複数の電極の端面に接続されている。回路層は、積層チップパッケージの配線に接続されて、複数の階層部分に含まれる複数のメモリセルに対する書き込みと読み出しを制御する回路を含んでいる。

本発明の第１の電子部品において、半導体チップは、更に、そこに含まれる複数のメモリセルのみに関係する回路を含んでいてもよい。

また、本発明の第１の電子部品において、積層チップパッケージは、更に、本体の上面と下面の少なくとも一方に配置され、配線に接続された複数の端子を備えていてもよい。この場合、回路層は、複数の端子に接続されていてもよい。

また、本発明の第１の電子部品において、本体の４つの側面は、配線が配置された少なくとも１つの第１の種類の側面と、配線が配置されていない少なくとも１つの第２の種類の側面とを含んでいてもよい。この場合、半導体チップの４つの側面は、本体の少なくとも１つの第１の種類の側面との間に絶縁部が配置された少なくとも１つの第１の種類の側面と、本体の少なくとも１つの第２の種類の側面に配置された少なくとも１つの第２の種類の側面とを含んでいてもよい。

本発明の第２の電子部品は、積層された複数の積層チップパッケージと、複数の積層チップパッケージのうちの１つに接合され且つ電気的に接続された回路層とを備えている。上下に隣接する２つの積層チップパッケージは、互いに電気的に接続されている。複数の積層チップパッケージの各々は、上面、下面および４つの側面を有する本体と、本体の少なくとも１つの側面に配置された配線とを備えている。本体は、積層された複数の階層部分を含んでいる。複数の階層部分の各々は、上面、下面および４つの側面を有すると共に複数のメモリセルを含む半導体チップと、半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部と、半導体チップに接続された複数の電極とを含んでいる。絶縁部は、配線が配置された本体の少なくとも１つの側面に配置された少なくとも１つの端面を有している。複数の電極の各々は、配線が配置された本体の少なくとも１つの側面に配置され且つ絶縁部によって囲まれた端面を有している。配線は、複数の階層部分における複数の電極の端面に接続されている。回路層は、複数の積層チップパッケージに含まれる複数のメモリセルに対する書き込みと読み出しを制御する回路を含んでいる。

本発明の第２の電子部品において、半導体チップは、更に、そこに含まれる複数のメモリセルのみに関係する回路を含んでいてもよい。

また、本発明の第２の電子部品において、複数の積層チップパッケージの各々は、更に、本体の上面に配置され、配線に接続された複数の第１の端子と、本体の下面に配置され、配線に接続された複数の第２の端子とを備えていてもよい。この場合、上下に隣接する２つの積層チップパッケージにおいて、下側の積層チップパッケージの複数の第１の端子と上側の積層チップパッケージの複数の第２の端子とが電気的に接続されていてもよい。

また、本発明の第２の電子部品において、本体の４つの側面は、配線が配置された少なくとも１つの第１の種類の側面と、配線が配置されていない少なくとも１つの第２の種類の側面とを含んでいてもよい。この場合、半導体チップの４つの側面は、本体の少なくとも１つの第１の種類の側面との間に絶縁部が配置された少なくとも１つの第１の種類の側面と、本体の少なくとも１つの第２の種類の側面に配置された少なくとも１つの第２の種類の側面とを含んでいてもよい。

本発明の積層チップパッケージもしくは本発明の第１または第２の電子部品によれば、本体の少なくとも１つの側面に配置された配線によって、積層された複数のチップを電気的に接続することができることから、チップ間の電気的接続を行う配線を容易に形成でき、且つ配線の信頼性を高めることが可能になるという効果を奏する。

本発明の第１の実施の形態に係る積層チップパッケージの斜視図である。 図１に示した積層チップパッケージに含まれる１つの階層部分を示す斜視図である。 図１に示した積層チップパッケージを構成する複数の階層部分の一例を示す分解斜視図である。 図１に示した積層チップパッケージを構成する複数の階層部分の他の例を示す分解斜視図である。 本発明の第１の実施の形態に係る積層チップパッケージの製造方法における一工程で作製される基礎構造物前ウェハの一部を示す断面図である。 図５に示した工程に続く工程で作製される研磨前基礎構造物本体の一部を示す断面図である。 図６に示した工程に続く工程で作製される構造物の一部を示す断面図である。 図７に示した工程に続く工程で作製される研磨前基礎構造物の一部を示す断面図である。 図８に示した工程に続く工程で作製される構造物の一部を示す断面図である。 図９に示した工程に続く工程で作製される基礎構造物の一部を示す断面図である。 図１０に示した工程に続く工程で作製される積層体の一部を示す断面図である。 図１１に示した工程に続く工程で作製される積層体の一部を示す断面図である。 図１２に示した工程に続く工程で作製される積層体の一部を示す断面図である。 図５に示した工程で作製される基礎構造物前ウェハを示す斜視図である。 図１４に示した基礎構造物前ウェハにおける半導体チップ予定部の内部の構造の一例を示す断面図である。 図６に示した工程で作製される研磨前基礎構造物本体の一部を示す斜視図である。 図８に示した工程で作製される研磨前基礎構造物の一部を示す斜視図である。 図１０に示した工程で作製される基礎構造物の一部を示す斜視図である。 図１３に示した工程に続く工程を示す説明図である。 図１９に示した工程に続く工程で作製される積層基礎構造物の一部を示す断面図である。 図１９に示した工程に続く工程で作製される積層基礎構造物を示す斜視図である。 図２０に示した工程に続く工程で作製される本体集合体の一部を示す断面図である。 図２２に示した工程で作製される本体集合体の一例を示す斜視図である。 図２２に示した工程で作製される本体集合体の他の例を示す斜視図である。 図２２に示した工程で作製される本体集合体の一部を示す斜視図である。 本発明の第１の実施の形態に係る積層チップパッケージの製造方法において、複数の本体集合体を並べる方法の一例を示す説明図である。 それぞれ治具が張り付けられた複数の本体集合体が並べられた状態を示す斜視図である。 それぞれ治具が張り付けられていない複数の本体集合体が並べられた状態を示す斜視図である。 配線が形成された後の本体集合体の一部を示す斜視図である。 本体集合体を切断して作製された複数の積層チップパッケージを示す斜視図である。 本発明の第１の実施の形態に係る積層チップパッケージの使用例を示す斜視図である。 本発明の第１の実施の形態に係る積層チップパッケージの他の使用例を示す斜視図である。 本発明の第１の実施の形態に係る積層チップパッケージの更に他の使用例を示す斜視図である。 本発明の第２の実施の形態に係る積層チップパッケージに含まれる１つの階層部分を示す斜視図である。 本発明の第２の実施の形態における研磨前基礎構造物本体の一部を示す斜視図である。 本発明の第３の実施の形態に係る電子部品の斜視図である。 図３６に示した電子部品の分解斜視図である。 本発明の第３の実施の形態に係る電子部品の製造過程を示す斜視図である。 図３６に示した電子部品の使用例を示す斜視図である。 本発明の第４の実施の形態に係る積層チップパッケージの斜視図である。 下面側から見た図４０の積層チップパッケージを示す斜視図である。 本発明の第５の実施の形態に係る電子部品の一態様を示す斜視図である。 本発明の第５の実施の形態に係る電子部品の他の態様を示す斜視図である。

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本発明の第１の実施の形態に係る積層チップパッケージの構成について説明する。図１は、本実施の形態に係る積層チップパッケージの斜視図である。図１に示したように、本実施の形態に係る積層チップパッケージ１は、直方体形状の本体２を備えている。本体２は、上面２ａ、下面２ｂ、互いに反対側を向いた第１の側面２ｃおよび第２の側面２ｄ、ならびに互いに反対側を向いた第３の側面２ｅおよび第４の側面２ｆを有している。

積層チップパッケージ１は、更に、本体２の少なくとも１つの側面に配置された配線を備えている。図１に示した例では、積層チップパッケージ１は、本体２の第１の側面２ｃに配置された第１の配線３Ａと、本体２の第２の側面２ｄに配置された第２の配線３Ｂとを備えている。以下、任意の配線に関しては符号３を付して表す。

本体２は、積層された複数の階層部分を含んでいる。図１には、一例として、本体２が、下から順に配置された８つの階層部分１１，１２，１３，１４，１５，１６，１７，１８を含んでいる例を示している。しかし、本体２に含まれる階層部分の数は８つに限らず、複数であればよい。以下の説明では、任意の階層部分に関しては、符号１０を付して表す。

本体２は、更に、最も上に配置された階層部分１８の上に積層された端子層２０を含んでいる。上下に隣接する２つの階層部分の間、および階層部分１８と端子層２０の間は、それぞれ、接着剤によって接合されている。階層部分１１〜１８と端子層２０は、いずれも、上面と、下面と、４つの側面とを有している。端子層２０は、上面と下面を有する端子層本体２１と、この端子層本体２１の上面に配置された複数のパッド状端子２２とを含んでいる。複数のパッド状端子２２は、積層チップパッケージ１における外部接続端子として機能する。複数のパッド状端子２２のうちのいくつかは、本体２の側面２ｃに配置された端面を有し、この端面に第１の配線３Ａが接続されている。複数のパッド状端子２２のうちの他のいくつかは、本体２の側面２ｄに配置された端面を有し、この端面に第２の配線３Ｂが接続されている。

積層チップパッケージ１は、更に、樹脂等の絶縁性の材料によって形成され、本体２の上面２ａおよび複数のパッド状端子２２を覆うオーバーコート層を備えていてもよい。この場合、オーバーコート層には、複数のパッド状端子２２の各々の一部を露出させる複数の開口部を形成する。

図２は、１つの階層部分１０を示す斜視図である。図２に示したように、階層部分１０は、半導体チップ３０を含んでいる。半導体チップ３０は、上面３０ａ、下面３０ｂ、互いに反対側を向いた第１の側面３０ｃおよび第２の側面３０ｄ、ならびに互いに反対側を向いた第３の側面３０ｅおよび第４の側面３０ｆを有している。側面３０ｃ，３０ｄ，３０ｅ，３０ｆは、それぞれ、本体２の側面２ｃ，２ｄ，２ｅ，２ｆに向いている。

階層部分１０は、更に、半導体チップ３０の４つの側面のうちの少なくとも１つの側面を覆う絶縁部３１と、半導体チップ３０に接続された複数の電極３２とを含んでいる。絶縁部３１は、配線が配置された本体２の少なくとも１つの側面に配置された少なくとも１つの端面３１ａを有している。図２に示した例では、絶縁部３１は、半導体チップ３０の４つの側面の全てを覆い、絶縁部３１は、本体２の４つの側面に配置された４つの端面３１ａを有している。また、この例では、絶縁部３１は、半導体チップ３０の上面３０ａも覆っている。

また、図２に示した例では、複数の電極３２は、複数の第１の電極３２Ａと、複数の第２の電極３２Ｂとを含んでいる。複数の第１の電極３２Ａの各々は、本体２の第１の側面２ｃに配置され且つ絶縁部３１によって囲まれた端面３２Ａａを有している。複数の第２の電極３２Ｂの各々は、本体２の第２の側面２ｄに配置され且つ絶縁部３１によって囲まれた端面３２Ｂａを有している。本体２の第１の側面２ｃに配置された第１の配線３Ａは、複数の階層部分１０における複数の第１の電極３２Ａの端面３２Ａａに接続されている。本体２の第２の側面２ｄに配置された第２の配線３Ｂは、複数の階層部分１０における複数の第２の電極３２Ｂの端面３２Ｂａに接続されている。以下、任意の電極に関しては符号３２を付して表し、任意の電極３２の端面に関しては符号３２ａを付して表す。

積層チップパッケージ１は、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＰＲＯＭ、ＦｅＲＡＭ等のメモリデバイスを実現するものである。複数の階層部分１０は、それぞれ第１の種類の半導体チップ３０を含む複数の第１の種類の階層部分と、第２の種類の半導体チップ３０を含む１つ以上の第２の種類の階層部分とを含んでいる。第１の種類の半導体チップ３０は、複数のメモリセルを含んでいる。第２の種類の半導体チップ３０は、複数の第１の種類の階層部分に含まれる複数のメモリセルに対する書き込みと読み出しを制御する制御回路を含んでいる。ここでは、一例として、階層部分１１が第２の種類の階層部分で、他の階層部分１２〜１８が第１の種類の階層部分であるものとする。

第２の種類の半導体チップ３０に含まれる制御回路は、具体的には、コラムアドレスバッファ、ローアドレスバッファ、コラムデコーダ、ローデコーダ、センスアンプ、ベリファイ回路、冗長回路、クロック発生回路等を含んでいる。

第１の種類の半導体チップ３０は、複数のメモリセルの他に、そこに含まれる複数のメモリセルのみに関係する回路を含んでいてもよい。例えば、第１の種類の半導体チップ３０は、そこに含まれる複数のメモリセルのみに関係するコラムデコーダ、ローデコーダ、センスアンプ、ベリファイ回路、冗長回路等を含んでいてもよい。ただし、複数の第１の種類の半導体チップ３０に含まれる複数組のメモリセルに関係する回路は、第２の種類の半導体チップ３０に含まれる。

図３は、図１に示した積層チップパッケージを構成する複数の階層部分の一例を示す分解斜視図である。なお、図３では、階層部分１２〜１８の一部を省略している。図３に示した例では、第１の種類の階層部分である階層部分１２〜１８に含まれる第１の種類の半導体チップ３０は、複数のメモリセルからなるメモリセル部３０１Ａを含んでいるが、その他の回路を含んでいない。第２の種類の階層部分である階層部分１１に含まれる第２の種類の半導体チップ３０は、制御回路３０２を含んでいる。

図４は、図１に示した積層チップパッケージを構成する複数の階層部分の他の例を示す分解斜視図である。なお、図４では、階層部分１２〜１８の一部を省略している。図４に示した例では、第１の種類の階層部分である階層部分１２〜１８に含まれる第１の種類の半導体チップ３０は、複数のメモリセルからなるメモリセル部３０１Ａと、このメモリセル部３０１Ａに含まれる複数のメモリセルのみに関係する回路３０１Ｂとを含んでいる。第２の種類の階層部分である階層部分１１に含まれる第２の種類の半導体チップ３０は、制御回路３０２を含んでいる。

本実施の形態に係る積層チップパッケージ１では、複数の階層部分１０に含まれる複数の半導体チップ３０が配線３によって電気的に接続されることによって、メモリデバイスが実現される。

本実施の形態に係る積層チップパッケージ１によれば、積層チップパッケージ１が、それぞれ複数のメモリセルを含む複数の第１の種類の半導体チップ３０を含むことから、大容量のメモリデバイスを実現することができる。また、この積層チップパッケージ１によれば、積層チップパッケージ１に含まれる第１の種類の半導体チップ３０の数を変えることにより、６４ＧＢ（ギガバイト）、１２８ＧＢ、２５６ＧＢ等の種々の容量のメモリデバイスを容易に実現することができる。

次に、本実施の形態に係る積層チップパッケージ１の製造方法について説明する。本実施の形態に係る積層チップパッケージ１の製造方法は、積層基礎構造物を作製する工程と、この積層基礎構造物を用いて、複数の積層チップパッケージ１を作製する工程とを備えている。積層基礎構造物を作製する工程では、積層チップパッケージ１の複数の階層部分１０にそれぞれ対応する複数の基礎構造物であって、各々が対応する階層部分１０を複数含み、後にそれら対応する階層部分１０のうちの隣接するもの同士の境界位置で切断される複数の基礎構造物を、積層チップパッケージ１の複数の階層部分１０の積層の順序に対応させて積層して、積層基礎構造物を作製する。複数の基礎構造物の各々は、同種の階層部分１０を複数含んでいてもよい。

以下、図５ないし図２１を参照して、本実施の形態に係る積層チップパッケージ１の製造方法における積層基礎構造物を作製する工程について詳しく説明する。積層基礎構造物を作製する工程では、まず、積層チップパッケージ１の複数の階層部分１０にそれぞれ対応する複数の基礎構造物前ウェハを作製する。

図５は、１つの基礎構造物前ウェハを作製する工程を示している。この工程では、互いに反対側を向いた第１の面１００ａおよび第２の面１００ｂを有する１つの半導体ウェハ１００における第１の面１００ａに処理、例えばウェハプロセスを施すことによって、それぞれデバイスを含み、後に複数の半導体チップ３０となる複数の半導体チップ予定部３０Ｐが配列された基礎構造物前ウェハ１０１を作製する。基礎構造物前ウェハ１０１における複数の半導体チップ予定部３０Ｐは、後に同種の複数の半導体チップ３０となるものであってもよい。基礎構造物前ウェハ１０１は、半導体ウェハ１００の第１の面１００ａに対応する第１の面１０１ａと、半導体ウェハ１００の第２の面１００ｂに対応する第２の面１０１ｂとを有している。基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは一列に配列されていてもよいし、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されていてもよい。以下の説明では、基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されているものとする。

半導体ウェハ１００としては、例えばシリコンウェハが用いられる。ウェハプロセスとは、ウェハを加工して、複数のチップに分割される前の複数のデバイスを作製するプロセスである。基礎構造物前ウェハ１０１において、第１の面１０１ａは、デバイスが形成されているデバイス形成面である。複数の半導体チップ予定部３０Ｐの各々は、基礎構造物前ウェハ１０１の第１の面１０１ａに配置された複数のパッド状電極３４を有している。

図１４は、基礎構造物前ウェハ１０１を示す斜視図である。図１４に示したように、基礎構造物前ウェハ１０１には、縦方向に隣接する２つの半導体チップ予定部３０Ｐの境界を通るように横方向に延びる複数のスクライブライン１０２Ａと、横方向に隣接する２つの半導体チップ予定部３０Ｐの境界を通るように縦方向に延びる複数のスクライブライン１０２Ｂとが形成されている。

図１５は、図１４に示した基礎構造物前ウェハ１０１における半導体チップ予定部３０Ｐの内部の構造の一例を示す断面図である。ここでは、半導体チップ予定部３０Ｐに、デバイスとして、フラッシュメモリにおける複数のメモルセルが形成されている例を示す。図１５は、半導体チップ予定部３０Ｐに形成されたデバイスとしての複数のメモルセルのうちの１つを示している。このメモリセル４０は、半導体ウェハ１００よりなるＰ型シリコン基板４１の表面（半導体ウェハ１００の第１の面１００ａ）の近傍に形成されたソース４２およびドレイン４３を備えている。ソース４２およびドレイン４３は、共にＮ型の領域である。ソース４２とドレイン４３は、これらの間にＰ型シリコン基板４１の一部よりなるチャネルが形成されるように、所定の間隔を開けて配置されている。メモリセル４０は、更に、ソース４２とドレイン４３の間において基板４１の表面上に順に積層された絶縁膜４４、浮遊ゲート４５、絶縁膜４６および制御ゲート４７を備えている。メモリセル４０は、更に、ソース４２、ドレイン４３、絶縁膜４４、浮遊ゲート４５、絶縁膜４６および制御ゲート４７を覆う絶縁層４８を備えている。この絶縁層４８には、ソース４２、ドレイン４３、制御ゲート４７のそれぞれの上で開口するコンタクトホールが形成されている。メモリセル４０は、それぞれ、ソース４２、ドレイン４３、制御ゲート４７の上方の位置で絶縁層４８上に形成されたソース電極５２、ドレイン電極５３、制御ゲート電極５７を備えている。ソース電極５２、ドレイン電極５３、制御ゲート電極５７は、それぞれ、対応するコンタクトホールを通して、ソース４２、ドレイン４３、制御ゲート４７に接続されている。

積層チップパッケージ１の複数の階層部分１０にそれぞれ対応する複数の基礎構造物前ウェハ１０１は、いずれも、図５を参照して説明した工程によって作製される。

図６は、図５に示した工程に続く工程を示している。この工程では、まず、基礎構造物前ウェハ１０１の第１の面１０１ａの全体を覆うように、フォトレジスト等よりなる保護膜１０３を形成する。次に、基礎構造物前ウェハ１０１に対して、少なくとも１つの半導体チップ予定部３０Ｐに隣接するように延び、且つ基礎構造物前ウェハ１０１の第１の面１０１ａにおいて開口する１以上の溝１０４を形成する。ここでは、図６に示したように、複数の溝１０４を形成するものとする。隣接する２つの半導体チップ予定部３０Ｐの境界の位置では、隣接する２つの半導体チップ予定部３０Ｐの境界を通るように溝１０４が形成される。このようにして、複数の溝１０４が形成された後の基礎構造物前ウェハ１０１よりなる研磨前基礎構造物本体１０５が作製される。研磨前基礎構造物本体１０５は、複数の半導体チップ予定部３０Ｐを含んでいる。また、研磨前基礎構造物本体１０５は、半導体ウェハ１００の第１の面１００ａおよび基礎構造物前ウェハ１０１の第１の面１０１ａに対応する第１の面１０５ａと、半導体ウェハ１００の第２の面１００ｂおよび基礎構造物前ウェハ１０１の第２の面１０１ｂに対応する第２の面１０５ｂと、第１の面１０５ａにおいて開口する複数の溝１０４とを有している。研磨前基礎構造物本体１０５において、第１の面１０５ａは、デバイスが形成されているデバイス形成面である。

複数の溝１０４は、図１４に示したスクライブライン１０２Ａ，１０２Ｂに沿って形成される。また、溝１０４は、その底部が基礎構造物前ウェハ１０１の第２の面１０１ｂに達しないように形成される。溝１０４の幅は、例えば１０〜１５０μｍの範囲内である。溝１０４の深さは、例えば３０〜１５０μｍの範囲内である。溝１０４は、例えば、ダイシングソーによって形成してもよいし、反応性イオンエッチング等のエッチングによって形成してもよい。

図１６は、図６に示した工程で作製される研磨前基礎構造物本体１０５の一部を示している。本実施の形態では、複数の溝１０４は、複数の第１の溝１０４Ａと複数の第２の溝１０４Ｂとを含んでいる。複数の第１の溝１０４Ａと複数の第２の溝１０４Ｂは、互いに直交する方向に延びている。なお、図１６には、１つの第１の溝１０４Ａと１つの第２の溝１０４Ｂのみを示している。第１の溝１０４Ａは、図１４に示したスクライブライン１０２Ａに沿って形成され、第２の溝１０４Ｂは、図１４に示したスクライブライン１０２Ｂに沿って形成されている。

図７は、図６に示した工程に続く工程を示している。この工程では、まず、研磨前基礎構造物本体１０５の複数の溝１０４を埋め、且つ複数のパッド状電極３４を覆うように、絶縁層１０６を形成する。この絶縁層１０６は、後に絶縁部３１の一部となるものである。次に、絶縁層１０６に、複数のパッド状電極３４を露出させるための複数の開口部１０６ａを形成する。

絶縁層１０６は、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成されてもよい。また、絶縁層１０６は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成されてもよい。絶縁層１０６が感光性を有する材料によって形成されている場合には、フォトリソグラフィによって絶縁層１０６に開口部１０６ａを形成することができる。絶縁層１０６が感光性を有しない材料によって形成されている場合には、絶縁層１０６を選択的にエッチングすることによって、絶縁層１０６に開口部１０６ａを形成することができる。

また、絶縁層１０６は、複数の溝１０４を埋める第１層と、この第１層および複数のパッド状電極３４を覆う第２層とを含んでいてもよい。この場合には、開口部１０６ａは、第２層に形成される。第１層と第２層は、共に、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成されてもよい。また、第２層は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成されてもよい。第２層が感光性を有する材料によって形成されている場合には、フォトリソグラフィによって第２層に開口部１０６ａを形成することができる。第２層が感光性を有しない材料によって形成されている場合には、第２層を選択的にエッチングすることによって、第２層に開口部１０６ａを形成することができる。

また、絶縁層１０６は、熱膨張係数の小さな樹脂によって形成することが好ましい。熱膨張係数の小さな樹脂によって絶縁層１０６を形成することにより、後にダイシングソーによって絶縁層１０６を切断する場合に、絶縁層１０６の切断が容易になる。

また、絶縁層１０６は、透明であることが好ましい。絶縁層１０６が透明であることにより、後に絶縁層１０６の上に形成されるアライメントマークを、絶縁層１０６を通して容易に認識することが可能になる。

図８は、図７に示した工程に続く工程を示している。この工程では、一部が絶縁層１０６の上に配置されるように、複数の電極３２を形成する。各電極３２は、開口部１０６ａを通してパッド状電極３４に接続される。図１７は、図８に示した工程で作製される構造物の一部を示している。なお、図８および図１７には、隣接する２つの半導体チップ予定部３０Ｐの各々から延びる電極３２同士が連結されている例を示している。しかし、隣接する２つの半導体チップ予定部３０Ｐの各々から延びる電極３２は連結されていなくてもよい。

電極３２は、Ｃｕ等の導電性材料によって形成される。また、電極３２は、例えばフレームめっき法によって形成される。この場合には、まず、絶縁層１０６の上に、めっき用のシード層を形成する。次に、シード層の上に、溝部を有するフレームを形成する。このフレームは、例えば、フォトリソグラフィによりフォトレジスト層をパターニングすることによって形成される。次に、めっき法によって、フレームの溝部内であってシード層の上に、電極３２の一部となるめっき層を形成する。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって電極３２が形成される。

図１７に示したように、複数の電極３２を形成する工程では、複数の電極３２の形成と同時に、絶縁層１０６の上に複数のアライメントマーク１０７を形成する。アライメントマーク１０７は、溝１０４の上方の位置に配置される。アライメントマーク１０７の材料および形成方法は、電極３２と同様である。

このようにして、図８および図１７に示す研磨前基礎構造物１０９が作製される。研磨前基礎構造物１０９は、研磨前基礎構造物本体１０５と、研磨前基礎構造物本体１０５の複数の溝１０４を埋め、後に絶縁部３１の一部となる絶縁層１０６と、一部が絶縁層１０６の上に配置された複数の電極３２と、絶縁層１０６の上に配置された複数のアライメントマーク１０７とを備えている。また、研磨前基礎構造物１０９は、半導体ウェハ１００の第１の面１００ａおよび基礎構造物前ウェハ１０１の第１の面１０１ａに対応する第１の面１０９ａと、半導体ウェハ１００の第２の面１００ｂおよび基礎構造物前ウェハ１０１の第２の面１０１ｂに対応する第２の面１０９ｂとを有している。

積層チップパッケージ１の複数の階層部分１０にそれぞれ対応する複数の研磨前基礎構造物１０９は、いずれも、図６ないし図８を参照して説明した工程によって作製される。

図９は、図８に示した工程に続く工程を示している。この工程では、１つの研磨前基礎構造物１０９の第１の面１０９ａが、図９に示した板状の治具１１２の一方の面に対向するように、絶縁性の接着剤によって、研磨前基礎構造物１０９を治具１１２に張り付ける。以下、この治具１１２に貼り付けられた研磨前基礎構造物１０９を、第１の研磨前基礎構造物１０９と呼ぶ。また、第１の研磨前基礎構造物１０９を作製する基となる基礎構造物前ウェハ１０１を第１の基礎構造物前ウェハ１０１と呼ぶ。接着剤によって形成される絶縁層１１３は、電極３２を覆い、絶縁部３１の一部となる。絶縁層１１３は、透明であることが好ましい。

次に、第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。図９において、破線は、研磨後の面１０９ｂの位置を示している。第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、第１の研磨前基礎構造物１０９が研磨により薄くされることによって、基礎構造物１１０が、治具１１２に張り付けられた状態で形成される。この基礎構造物１１０の厚みは、例えば３０〜１００μｍである。

図１０は、治具１１２に張り付けられた基礎構造物１１０を示している。以下、この治具１１２に張り付けられた基礎構造物１１０を、第１の基礎構造物１１０と呼ぶ。第１の基礎構造物１１０は、第１の研磨前基礎構造物１０９の第１の面１０９ａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の面１１０ｂは、研磨された面である。

図１８は、図１０に示した工程で作製される第１の基礎構造物１１０の一部を示している。前述のように、複数の溝１０４が露出するまで、第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、複数の半導体チップ予定部３０Ｐは、互いに分離されて、それぞれ半導体チップ３０となる。

図１１は、図１０に示した工程に続く工程を示している。この工程では、治具１１２に張り付けられた第１の基礎構造物１１０に、絶縁性の接着剤によって、研磨前基礎構造物１０９を張り付ける。この研磨前基礎構造物１０９は、第１の面１０９ａが、第１の基礎構造物１１０の研磨された面すなわち第２の面１１０ｂに対向するように、第１の基礎構造物１１０に張り付けられる。以下、第１の基礎構造物１１０に張り付けられる研磨前基礎構造物１０９を、第２の研磨前基礎構造物１０９と呼ぶ。また、第２の研磨前基礎構造物１０９を作製する基となる基礎構造物前ウェハ１０１を第２の基礎構造物前ウェハ１０１と呼ぶ。接着剤によって形成される絶縁層１１３は、電極３２を覆い、絶縁部３１の一部となる。絶縁層１１３は、透明であることが好ましい。

次に、第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。図１１において、破線は、研磨後の面１０９ｂの位置を示している。第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、第２の研磨前基礎構造物１０９が研磨により薄くされることによって、基礎構造物１１０が、第１の基礎構造物１１０上に積層された状態で形成される。以下、この第１の基礎構造物１１０上に積層された基礎構造物１１０を第２の基礎構造物１１０と呼ぶ。

図１２は、第２の研磨前基礎構造物１０９における第２の面１０９ｂが研磨されて、治具１１２上に第１の基礎構造物１１０と第２の基礎構造物１１０とが積層された状態を示している。第２の基礎構造物１１０は、第２の研磨前基礎構造物１０９の第１の面１０９ａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の面１１０ｂは、研磨された面である。第２の基礎構造物１１０の厚みは、第１の基礎構造物１１０と同様に、例えば３０〜１００μｍである。

ここで、絶縁層１０６，１１３が透明である場合には、治具１１２としてアクリル板、ガラス板等の透明なものを用いることにより、第１の基礎構造物１１０に第２の研磨前基礎構造物１０９を張り付ける際に、治具１１２の外側より、第１の基礎構造物１１０と第２の研磨前基礎構造物１０９におけるアライメントマーク１０７を見ることが可能になる。これにより、アライメントマーク１０７を利用して、第１の基礎構造物１１０と第２の研磨前基礎構造物１０９の位置合わせを行うことが可能になる。

以下、図１１および図１２に示した工程と同様の工程を繰り返し行って、第２の基礎構造物１１０の上に更に１つ以上の基礎構造物１１０を積層して、治具１１２上に３つ以上の基礎構造物１１０を積層してもよい。ここでは、一例として、図１３に示したように、治具１１２上に４つの基礎構造物１１０を積層するものとする。なお、本実施の形態において、治具１１２上に積層する基礎構造物１１０の数は２つ以上であればよい。

図１９は、図１３に示した工程に続く工程を示している。この工程では、それぞれ４つの基礎構造物１１０を含む２つの積層体を用意し、この２つの積層体を張り合わせて、８つの基礎構造物１１０を含む新たな積層体を作製する。４つの基礎構造物１１０を含む２つの積層体は、いずれも図９ないし図１３に示した工程によって作製される。なお、図１９において上側に配置された４つの基礎構造物１１０を含む積層体と治具１１２の組み合わせは、図１３に示した積層体と治具１１２とを分離した後、治具１１２を、積層体において当初張り付けられていた面とは反対側の面に張り付けることによって作製されている。このように、張り合わせる２つの積層体の一方について、治具１１２を張り直すことにより、図１９に示したように、８つの基礎構造物１１０における第１および第２の面の上下の位置関係が同じになるように、８つの基礎構造物１１０を積層することが可能になる。

図２０および図２１は、図１９に示した工程に続く工程を示す。この工程では、図１９に示した工程で作製された８つの基礎構造物１１０を含む積層体における最も上に配置された基礎構造物１１０の上に、更に端子用ウェハ１２０を積層して、積層基礎構造物１１５を作製する。端子用ウェハ１２０は、樹脂、セラミック等の絶縁材料によって形成された板状のウェハ本体１２１を有している。ウェハ本体１２１は、後に互いに分離されてそれぞれ端子層本体２１となる複数の端子層本体予定部２１Ｐを含んでいる。端子用ウェハ１２０は、更に、ウェハ本体１２１の上面に配置された複数組のパッド状端子２２を有している。１組のパッド状端子２２は、１つの端子層本体予定部２１Ｐに配置されている。なお、図２０および図２１には、隣接する２つの端子層本体予定部２１Ｐの境界において、２つの端子層本体予定部２１Ｐの各々に配置された複数のパッド状端子２２同士が連結されている例を示している。しかし、隣接する２つの端子層本体予定部２１Ｐの各々に配置された複数のパッド状端子２２は連結されていなくてもよい。ウェハ本体１２１は透明であってもよい。この場合、ウェハ本体１２１の上面において、隣接する２つの端子層本体予定部２１Ｐの境界の位置にアライメントマークを設けてもよい。

本実施の形態において、積層基礎構造物１１５を作製する工程は、第１の基礎構造物前ウェハ１０１を作製する工程と、第２の基礎構造物前ウェハ１０１を作製する工程と、第１の基礎構造物前ウェハ１０１を用いて第１の研磨前基礎構造物１０９を作製する工程と、第２の基礎構造物前ウェハ１０１を用いて第２の研磨前基礎構造物１０９を作製する工程と、第１の研磨前基礎構造物１０９を治具１１２に張り付ける工程と、第１の基礎構造物１１０が形成されるように第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する第１の研磨工程と、第１の基礎構造物１１０に第２の研磨前基礎構造物１０９を張り付ける工程と、第２の基礎構造物１１０が形成されるように第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する第２の研磨工程とを含んでいる。

第１および第２の基礎構造物前ウェハ１０１は、いずれも、図５を参照して説明した工程によって作製される。第１および第２の研磨前基礎構造物１０９は、いずれも、図６ないし図８を参照して説明した工程によって作製される。第１の研磨前基礎構造物１０９を治具１１２に張り付ける工程では、図９に示したように、第１の研磨前基礎構造物１０９の第１の面１０９ａが治具１１２に対向するように、第１の研磨前基礎構造物１０９を治具１１２に張り付ける。第１の研磨工程では、図９および図１０に示したように、第１の研磨前基礎構造物１０９が研磨により薄くされることによって、第１の基礎構造物１１０が、治具１１２に張り付けられた状態で形成されるように、第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。第１の基礎構造物１１０に第２の研磨前基礎構造物１０９を張り付ける工程では、図１１に示したように、第２の研磨前基礎構造物１０９の第１の面１０９ａが、第１の基礎構造物１１０の研磨された面すなわち第２の面１１０ｂに対向するように、第１の基礎構造物１１０に第２の研磨前基礎構造物１０９を張り付ける。第２の研磨工程では、第２の研磨前基礎構造物１０９が研磨により薄くされることによって、第２の基礎構造物１１０が、第１の基礎構造物１１０上に積層された状態で形成されるように、第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。

単独の状態の研磨前基礎構造物１０９に対して研磨を行って基礎構造物１１０を作製すると、基礎構造物１１０が例えば３０〜１００μｍのように薄くなるために、基礎構造物１１０の取り扱いが難しくなると共に、基礎構造物１１０が損傷を受け易くなる。また、基礎構造物１１０において半導体チップ３０と絶縁層１０６の熱膨張係数が異なることから、基礎構造物１１０が薄くなると、基礎構造物１１０が丸まってしまい、この点からも、基礎構造物１１０の取り扱いが難しくなると共に、基礎構造物１１０が損傷を受け易くなる。

本実施の形態では、第１の研磨前基礎構造物１０９については、治具１１２に張り付けられた状態で研磨を行うため、第１の研磨前基礎構造物１０９が研磨により薄くされることによって形成された第１の基礎構造物１１０の取り扱いが容易になると共に、第１の基礎構造物１１０が損傷を受け難くなる。また、第２の研磨前基礎構造物１０９については、治具１１２に張り付けられた第１の基礎構造物１１０に対して張り付けられた状態で研磨を行うため、第２の研磨前基礎構造物１０９が研磨により薄くされることによって形成された第２の基礎構造物１１０の取り扱いが容易になると共に、第２の基礎構造物１１０が損傷を受け難くなる。第２の基礎構造物１１０の上に積層される１つ以上の基礎構造物１１０についても同様である。

なお、本実施の形態において、積層基礎構造物１１５を作製する方法は、図５ないし図２１を参照して説明した方法に限らない。例えば、第１の面１０９ａ同士が対向するように２つの研磨前基礎構造物１０９を張り合わせ、この２つの研磨前基礎構造物１０９における２つの第２の面１０９ｂを研磨して、２つの基礎構造物１１０を含む積層体を作製し、この積層体を複数積層して積層基礎構造物１１５を作製してもよい。あるいは、第２の面１１０ｂ同士が対向するように２つの基礎構造物１１０を張り合わせて、２つの基礎構造物１１０を含む積層体を作製し、この積層体を複数積層して積層基礎構造物１１５を作製してもよい。

以下、積層基礎構造物１１５を用いて、複数の積層チップパッケージ１を作製する工程について説明する。この工程では、まず、図２２に示したように、ダイシングソーによって、図１８における第１の溝１０４Ａに沿って、積層基礎構造物１１５を切断して、複数の本体集合体１３０を作製する。図２３は本体集合体１３０の一例を示し、図２４は本体集合体１３０の他の例を示している。図２３および図２４に示したように、本体集合体１３０は、積層チップパッケージ１の複数の階層部分１０の積層方向と直交する一方向に配列され、それぞれ後に本体２となる複数の本体予定部２Ｐを含んでいる。図２３に示した本体集合体１３０は、端子用ウェハ１２０のウェハ本体１２１が透明で、ウェハ本体１２１の上面において、隣接する２つの端子層本体予定部２１Ｐの境界の位置に、アライメントマーク１２３が設けられた積層基礎構造物１１５を切断して得られたものである。図２４に示した本体集合体１３０は、ウェハ本体１２１の上面にアライメントマーク１２３が設けられていない積層基礎構造物１１５を切断して得られたものである。なお、図２３および図２４には、本体集合体１３０が５つの本体予定部２Ｐを含む例を示したが、本体集合体１３０に含まれる本体予定部２Ｐの数は複数であればよい。

積層基礎構造物１１５の切断は、積層基礎構造物１１５を板状の治具または一般的にウェハのダイシングの際に使用されるウェハシートに張り付けた状態で行ってもよい。図２２は、積層基礎構造物１１５を板状の治具１２５に張り付けた状態で、積層基礎構造物１１５の切断を行った例を示している。また、図２２では、治具１２５は切断されていないが、積層基礎構造物１１５と共に治具１２５も切断してもよい。

図２３および図２４に示したように、本体集合体１３０は、上面と、下面と、４つの側面を有している。本体集合体１３０の下面には、治具１２６を張り付けてもよい。この治具１２６は、積層基礎構造物１１５を切断する際に積層基礎構造物１１５に張り付けた治具１２５が切断されて形成されたものであってもよい。

積層基礎構造物１１５を切断する工程では、図１８における第１の溝１０４Ａが延びる方向に沿って切断面が形成されるように絶縁層１０６が切断される。図２５は、積層基礎構造物１１５を切断することによって作製された本体集合体１３０の一部を示している。図２５に示したように、絶縁層１０６は、切断されることにより、絶縁部３１の一部である絶縁層３１Ａとなる。また、絶縁層１０６の切断面、すなわち絶縁層３１Ａの切断面３１Ａａによって、絶縁部３１の端面３１ａの一部が形成される。

積層基礎構造物１１５を切断する工程では、絶縁層１０６が切断される際に、電極３２を覆う絶縁層１１３も切断される。絶縁層１１３は、切断されることにより、絶縁部３１の他の一部である絶縁層３１Ｂとなる。また、絶縁層１１３の切断面、すなわち絶縁層３１Ｂの切断面３１Ｂａによって、絶縁部３１の端面３１ａの他の一部が形成される。

また、積層基礎構造物１１５を切断する工程では、絶縁層１０６が切断されることによって、絶縁部３１の端面３１ａから複数の電極３２の端面３２ａが露出する。端面３２ａは、絶縁部３１によって囲まれている。

積層基礎構造物１１５を切断することにより、本体集合体１３０の４つの側面のうち、複数の本体予定部２Ｐが並ぶ方向に平行な２つの側面に、それぞれ、複数の電極３２の端面３２ａが現れる。より詳しく説明すると、本体集合体１３０の１つの側面には、本体集合体１３０に含まれる全ての階層部分１０における複数の電極３２Ａの端面３２Ａａが現れ、この側面とは反対側の本体集合体１３０の側面には、本体集合体１３０に含まれる全ての階層部分１０における複数の電極３２Ｂの端面３２Ｂａが現れる。

複数の積層チップパッケージ１を作製する工程では、積層基礎構造物１１５を切断した後、複数の電極３２の端面３２ａが現れる本体集合体１３０の２つの側面を研磨する。次に、本体集合体１３０における各本体予定部２Ｐに対してそれぞれ配線３Ａ，３Ｂを形成する。この配線３Ａ，３Ｂを形成する工程では、複数の本体集合体１３０を、複数の階層部分１０の積層方向に並べた後、この複数の本体集合体１３０における各本体予定部２Ｐに対して同時に配線３Ａ，３Ｂを形成してもよい。これにより、短時間で、多数の本体予定部２Ｐに対して配線３Ａ，３Ｂを形成することが可能になる。

図２６は、複数の本体集合体１３０を並べる方法の一例を示している。この例では、チップの位置の認識および制御が可能なチップボンディング装置を利用して、テーブル１４２上において、それぞれ治具１２６が張り付けられた複数の本体集合体１３０を、位置合わせを行いながら複数の階層部分１０の積層方向に並べている。図２６において、符号１４１は、チップを保持するためのヘッドを示している。この例では、治具１２６が張り付けられた状態の本体集合体１３０をヘッド１４１によって保持し、本体集合体１３０の位置の認識および制御を行いながら、本体集合体１３０をテーブル１４２上の所望の位置に配置している。図２７は、それぞれ治具１２６が張り付けられた複数の本体集合体１３０が、複数の階層部分１０の積層方向に並べられた状態を表している。なお、並べられた複数の本体集合体１３０を、容易に分離可能に接着して固定してもよい。

複数の本体集合体１３０を並べる際には、チップボンディング装置が備えている画像認識装置によって、本体集合体１３０の外縁の位置や、本体集合体１３０の側面に現れている電極３２の端面３２ａの位置を認識することにより、本体集合体１３０の位置の認識および制御を行うことが可能になる。

また、それぞれ治具１２６が張り付けられていない複数の本体集合体１３０を、位置合わせを行いながら、複数の階層部分１０の積層方向に並べてもよい。図２８は、このようにして並べられた複数の本体集合体１３０を表している。この場合も、並べられた複数の本体集合体１３０を、容易に分離可能に接着して固定してもよい。

それぞれ治具１２６が張り付けられていない複数の本体集合体１３０を並べる場合において、絶縁部３１および端子層本体２１となる部分が透明で、アライメントマーク１０７，１２３の少なくとも一方を観察可能な場合には、チップボンディング装置が備えている画像認識装置によって、アライメントマーク１０７，１２３の少なくとも一方を認識することにより、本体集合体１３０の位置の認識および制御を行ってもよい。この場合には、画像認識装置によって、図２６において符号１４３で示す矢印方向からアライメントマークを観察する。

次に、図２９を参照して、配線３Ａ，３Ｂを形成する工程について説明する。この工程では、本体集合体１３０における各本体予定部２Ｐに対してそれぞれ配線３Ａ，３Ｂを形成する。配線３Ａ，３Ｂは、例えばフレームめっき法によって形成される。この場合には、まず、配線３Ａを形成すべき本体集合体１３０の側面上に、めっき用のシード層を形成する。次に、シード層の上に、溝部を有するフレームを形成する。このフレームは、例えば、フォトレジストフィルムをフォトリソグラフィによりパターニングすることによって形成される。次に、めっき法によって、フレームの溝部内であってシード層の上に、配線３Ａの一部となるめっき層を形成する。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって配線３Ａが形成される。次に、配線３Ｂを形成すべき本体集合体１３０の側面上に、配線３Ａの形成方法と同様の方法によって配線３Ｂを形成する。図２９は、配線３Ａ，３Ｂが形成された後の本体集合体１３０の一部を示している。

次に、図３０を参照して、本体集合体１３０を切断する工程について説明する。この工程では、本体集合体１３０に含まれる複数の本体予定部２Ｐが互いに分離されてそれぞれ本体２となることによって複数の積層チップパッケージ１が形成されるように、本体集合体１３０を切断する。このようにして、図３０に示したように、積層チップパッケージ１が複数個同時に製造される。

本実施の形態に係る積層チップパッケージ１は、そのままの状態で、１つの電子部品（メモリデバイス）として使用することが可能である。例えば、積層チップパッケージ１は、複数のパッド状端子２２が下を向くように配線基板上に配置することにより、フリップチップ法によって配線基板に実装することができる。

また、例えば、積層チップパッケージ１を使用する装置に、積層チップパッケージ１を収容する凹部が設けられている場合には、複数のパッド状端子２２が上を向くようにして、凹部内に積層チップパッケージ１を挿入し、複数のパッド状端子２２を装置内の回路に接続することができる。

図３１は、積層チップパッケージ１の使用例を示している。この例では、積層チップパッケージ１の複数のパッド状端子２２にそれぞれボンディングワイヤ１６０の一端を接続している。ボンディングワイヤ１６０の他端は、積層チップパッケージ１を使用する装置における端子に接続される。

図３２および図３３は、積層チップパッケージ１の他の使用例を示している。この例では、複数のピン１６１を有するリードフレームに積層チップパッケージ１を取り付け、積層チップパッケージ１をモールド樹脂によって封止している。積層チップパッケージ１の複数のパッド状端子２２は、複数のピン１６１に接続されている。モールド樹脂は、積層チップパッケージ１を保護する保護層１６２となる。図３２は、複数のピン１６１が水平方向に延びている例を示している。図３３は、複数のピン１６１が下方に向けて折り曲げられた例を示している。

以上説明したように、本実施の形態によれば、メモリデバイスを実現する積層チップパッケージ１であって、積層された複数のチップ３０を含み、高集積化の可能な積層チップパッケージ１を実現することができる。本実施の形態に係る積層チップパッケージ１は、上面、下面および４つの側面を有する本体２と、この本体２の少なくとも１つの側面に配置された配線３とを備えている。本体２は、積層された複数の階層部分１０を含んでいる。複数の階層部分１０の各々は、上面、下面および４つの側面を有する半導体チップ３０と、半導体チップ３０の４つの側面のうちの少なくとも１つの側面を覆う絶縁部３１と、半導体チップ３０に接続された複数の電極３２とを含んでいる。絶縁部３１は、配線３が配置された本体２の少なくとも１つの側面に配置された少なくとも１つの端面３１ａを有している。複数の電極３２の各々は、配線３が配置された本体２の少なくとも１つの側面に配置され且つ絶縁部３１によって囲まれた端面３２ａを有している。配線３は、複数の階層部分１０における複数の電極３２の端面３２ａに接続されている。

本実施の形態では、積層された複数の半導体チップ３０は、本体２の少なくとも１つの側面に配置された配線３によって電気的に接続される。そのため、本実施の形態では、ワイヤボンディング方式における問題点、すなわちワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点は生じない。

また、本実施の形態では、貫通電極方式に比べて以下の利点がある。まず、本実施の形態では、チップに貫通電極を形成する必要がないので、チップに貫通電極を形成するための多くの工程は不要である。

また、本実施の形態では、複数の半導体チップ３０間の電気的接続を、本体２の少なくとも１つの側面に配置された配線３によって行う。そのため、本実施の形態によれば、複数のチップ間の電気的接続を貫通電極によって行う場合に比べて、複数の半導体チップ３０間の電気的接続を行う配線を容易に形成でき、且つ配線の信頼性を向上させることができる。

また、本実施の形態では、配線３の線幅や厚みを容易に変更することができる。そのため、本実施の形態によれば、将来における配線３の微細化の要望にも容易に対応することができる。

また、貫通電極方式では、上下のチップの貫通電極同士を、例えば、高温下で半田によって接続する必要がある。これに対し、本実施の形態では、配線３は例えばめっき法によって形成することができるため、より低温下で、配線３を形成することが可能である。また、本実施の形態では、複数の階層部分１０の接合も低温下で行うことができる。そのため、チップ３０が熱によって損傷を受けることを防止することができる。

また、貫通電極方式では、上下のチップの貫通電極同士を接続するため、上下のチップを正確に位置合わせする必要がある。これに対し、本実施の形態では、複数の半導体チップ３０間の電気的接続を、上下に隣接する２つの階層部分１０の界面では行わず、本体２の少なくとも１つの側面に配置された配線３によって行うため、複数の階層部分１０の位置合わせの精度は、貫通電極方式における複数のチップ間の位置合わせの精度に比べて緩やかでよい。

また、貫通電極方式では、上下のチップの貫通電極同士が例えば半田によって接続されているため、積層された複数のチップに１つ以上の不良チップが含まれていた場合に、その不良チップを良品のチップと交換することが難しい。これに対し、本実施の形態では、積層チップパッケージ１に１つ以上の不良の半導体チップ３０が含まれていた場合に、その不良チップを良品のチップと容易に交換することが可能である。すなわち、不良チップを良品のチップと交換する場合には、まず、例えば研磨によって配線３を除去する。次に、少なくとも不良の半導体チップ３０を含む階層部分１０と他の階層部分１０とが分離するように、本体２を分解して、不良の半導体チップ３０を取り出す。本実施の形態では、上下に隣接する２つの階層部分１０は接着剤によって接合されているので、これらの分離は容易である。次に、不良の半導体チップ３０の代りに良品の半導体チップ３０を用いて、本体２を再構築する。次に、再構築された本体２において配線３を形成すべき側面を研磨した後、この側面に配線３を形成する。

また、本実施の形態に係る積層チップパッケージの製造方法では、特許文献１に記載された積層チップパッケージの製造方法に比べて、工程数を少なくすることができ、その結果、積層チップパッケージのコストを低減することができる。

以上のことから、本実施の形態によれば、積層チップパッケージ１を低コストで短時間に大量生産することが可能になる。

また、本実施の形態に係る積層チップパッケージの製造方法によれば、積層基礎構造物１１５を構成する複数の基礎構造物１１０を、それらが損傷を受けることを防止しながら、容易に薄くすることができる。そのため、本実施の形態によれば、小型で集積度の高い積層チップパッケージ１を、高い歩留まりで製造することが可能になる。

［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。本実施の形態に係る積層チップパッケージ１では、本体２の４つの側面２ｃ〜２ｆは、配線３が配置された少なくとも１つの第１の種類の側面と、配線３が配置されていない少なくとも１つの第２の種類の側面とを含んでいる。本実施の形態に係る積層チップパッケージ１の外観は、例えば、第１の実施の形態と同様に、図１に示したようになる。この例では、本体２の４つの側面２ｃ〜２ｆのうち、側面２ｃ，２ｄが第１の種類の側面であり、側面２ｅ，２ｆが第２の種類の側面である。

また、本実施の形態では、第１の種類または第２の種類の半導体チップ３０の４つの側面３０ｃ〜３０ｆは、本体２の少なくとも１つの第１の種類の側面との間に絶縁部３１が配置された少なくとも１つの第１の種類の側面と、本体２の少なくとも１つの第２の種類の側面に配置された少なくとも１つの第２の種類の側面とを含んでいる。

図３４は、本実施の形態における１つの階層部分１０を示す斜視図である。本実施の形態では、半導体チップ３０の側面３０ｅ，３０ｆは、それぞれ、本体２の側面２ｅ，２ｆに配置されている。半導体チップ３０の側面３０ｃ，３０ｄは、それぞれ、本体の側面２ｃ，２ｄに向いている。また、本実施の形態では、絶縁部３１は、半導体チップ３０の４つの側面のうち、側面３０ｃ，３０ｄを覆っているが、側面３０ｅ，３０ｆは覆っていない。従って、半導体チップ３０の４つの側面３０ｃ〜３０ｆのうち、側面３０ｃ，３０ｄが第１の種類の側面であり、側面３０ｅ，３０ｆが第２の種類の側面である。

次に、図３５を参照して、本実施の形態に係る積層チップパッケージ１の製造方法が第１の実施の形態とは異なる点について説明する。図３５は、本実施の形態において、図６に示した工程で作製される研磨前基礎構造物本体１０５の一部を示している。本実施の形態では、図６に示した工程において、複数の溝１０４として、図１４に示した複数のスクライブライン１０２Ａに沿った複数の第１の溝１０４Ａのみを形成する。すなわち、本実施の形態では、第１の実施の形態では形成していた、複数のスクライブライン１０２Ｂに沿った複数の第２の溝１０４Ｂ（図１６参照）を形成しない。本実施の形態では、図３０に示した工程において、スクライブライン１０２Ｂに沿って本体集合体１３０が切断され、これにより、複数の半導体チップ予定部３０Ｐは、互いに分離されて、それぞれ半導体チップ３０となる。また、スクライブライン１０２Ｂに沿って本体集合体１３０が切断されることにより、半導体チップ３０の第３の側面３０ｅと第４の側面３０ｆが形成される。

本実施の形態によれば、第１の実施の形態に比べて、１つの階層部分１０において半導体チップ３０が占める領域の割合を大きくすることができ、その結果、積層チップパッケージ１における集積度を大きくすることが可能になる。本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。

［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。始めに、図３６を参照して、本実施の形態に係る電子部品の構成について説明する。図３６は、本実施の形態に係る電子部品の斜視図である。図３７は、図３６に示した電子部品の分解斜視図である。本実施の形態に係る電子部品は、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＰＲＯＭ、ＦｅＲＡＭ等のメモリデバイスを実現するものである。

図３６および図３７に示したように、本実施の形態に係る電子部品２００は、積層チップパッケージ２０１と、積層チップパッケージ２０１に接合された回路層２１０とを備えている。本実施の形態における積層チップパッケージ２０１では、本体２に含まれる全ての階層部分１０が第１の種類の階層部分になっている。すなわち、本実施の形態では、全ての階層部分１０は、それぞれ第１の種類の半導体チップ３０を含んでいる。第１の種類の半導体チップ３０は、複数のメモリセルを含んでいる。積層チップパッケージ２０１のその他の構成は、第１または第２の実施の形態に係る積層チップパッケージ１と同様である。

回路層２１０は、複数のメモリセルからなるメモリセル部２１１と、このメモリセル部２１１と積層チップパッケージ２０１の複数の階層部分１０とに含まれる複数のメモリセルに対する書き込みと読み出しを制御する制御回路２１２とを含んでいる。また、回路層２１０は、積層チップパッケージ２０１の複数のパッド状端子２２に接続される複数のパッド状端子２１３と、複数の外部接続端子２１４とを備えている。複数のパッド状端子２１３と複数の外部接続端子２１４は、いずれも制御回路２１２に接続されている。回路層２１０の平面形状は、積層チップパッケージ２０１の階層部分１０の平面形状よりも大きい。回路層２１０は、半導体ウェハにウェハプロセスを施すことによって形成されている。

積層チップパッケージ２０１は、複数のパッド状端子２２が下を向くように回路層２１０上に配置され、複数のパッド状端子２２と複数のパッド状端子２１３が例えば半田によって接続されている。回路層２１０は、複数のパッド状端子２１３および複数のパッド状端子２２を介して、積層チップパッケージ２０１の配線３に接続されている。このようにして、回路層２１０内の制御回路２１２と、回路層２１０内のメモリセル部２１１および積層チップパッケージ２０１の複数の階層部分１０に含まれる複数のメモリセルとが電気的に接続され、これらによってメモリデバイスが実現される。なお、回路層２１０は、メモリセル部２１１を含まずに、積層チップパッケージ２０１の複数の階層部分１０に含まれる複数のメモリセルに対する書き込みと読み出しを制御する制御回路を含んでいてもよい。

次に、図３８を参照して、本実施の形態に係る電子部品２００の製造方法について説明する。この製造方法では、図３８に示したように、半導体ウェハにウェハプロセスを施すことによって、それぞれ後に回路層２１０となる複数の回路層予定部２１０Ｐが配列された回路層用ウェハ２２０を作製する。また、この製造方法では、複数の積層チップパッケージ２０１を作製する。積層チップパッケージ２０１の製造方法は、第１または第２の実施の形態における積層チップパッケージ１の製造方法と同じである。次に、複数の積層チップパッケージ２０１の各々を、複数の回路層予定部２１０Ｐの各々の上に配置し、複数のパッド状端子２２と複数のパッド状端子２１３を例えば半田によって接続することによって、複数の積層チップパッケージ２０１の各々と複数の回路層予定部２１０Ｐの各々とを、電気的に接続すると共に物理的に接合する。次に、複数の回路層予定部２１０Ｐが互いに分離されて複数の回路層２１０となるように、例えばダイシングソーによって回路層用ウェハ２２０を切断する。これにより、それぞれ回路層２１０と積層チップパッケージ２０１とを備えた複数の電子部品２００が完成する。

なお、回路層用ウェハ２２０を切断して複数の回路層２１０を作製した後、各回路層２１０に対して積層チップパッケージ２０１を電気的に接続すると共に物理的に接合して、電子部品２００を完成させてもよい。

次に、図３９を参照して、電子部品２００の使用例について説明する。図３９に示した例では、回路層２１０の複数の外部接続端子２１４にそれぞれボンディングワイヤ２３１の一端を接続している。ボンディングワイヤ２３１の他端は、電子部品２００を使用する装置における端子２３０に接続される。

以上説明したように、本実施の形態では、回路層２１０と積層チップパッケージ２０１とによってメモリデバイスが実現される。本実施の形態によれば、積層チップパッケージ２０１に含まれる複数の半導体チップ３０間の電気的接続を、本体２の少なくとも１つの側面に配置された配線３によって行うため、複数の半導体チップ３０間の電気的接続を行う配線を容易に形成でき、且つ配線の信頼性を向上させることができる。

本実施の形態におけるその他の構成、作用および効果は、第１または第２の実施の形態と同様である。

［第４の実施の形態］
次に、図４０および図４１を参照して、本発明の第４の実施の形態について説明する。図４０は、本実施の形態に係る積層チップパッケージの斜視図である。図４１は、下面側から見た図４０の積層チップパッケージを示す斜視図である。

図４０および図４１に示したように、本実施の形態に係る積層チップパッケージ１では、本体２は、最も上に配置された階層部分１８の上に配置された端子層２０Ａと、最も下に配置された階層部分１１の下に配置された端子層２０Ｂとを含んでいる。上下に隣接する２つの階層部分の間、階層部分１８と端子層２０Ａの間、および階層部分１１と端子層２０Ｂの間は、それぞれ、接着剤によって接合されている。

端子層２０Ａは、本体２の上面２ａに配置された複数のパッド状の第１の端子２２Ａを含んでいる。端子層２０Ｂは、本体２の下面２ｂに配置された複数のパッド状の第２の端子２２Ｂを含んでいる。これら端子２２Ａ，２２Ｂは、積層チップパッケージ１における外部接続端子として機能する。

複数の第１の端子２２Ａのうちのいくつかは、本体２の側面２ｃに対応する位置に配置された端面を有し、この端面に第１の配線３Ａが接続されている。複数の第１の端子２２Ａのうちの他のいくつかは、本体２の側面２ｄに対応する位置に配置された端面を有し、この端面に第２の配線３Ｂが接続されている。

同様に、複数の第２の端子２２Ｂのうちのいくつかは、本体２の側面２ｃに対応する位置に配置された端面を有し、この端面に第１の配線３Ａが接続されている。複数の第２の端子２２Ｂのうちの他のいくつかは、本体２の側面２ｄに対応する位置に配置された端面を有し、この端面に第２の配線３Ｂが接続されている。

積層チップパッケージ１は、更に、樹脂等の絶縁性の材料によって形成され、本体２の上面２ａおよび複数の第１の端子２２Ａを覆う第１のオーバーコート層と、樹脂等の絶縁性の材料によって形成され、本体２の下面２ｂおよび複数の第２の端子２２Ｂを覆う第２のオーバーコート層とを備えていてもよい。この場合、第１のオーバーコート層には、複数の第１の端子２２Ａの各々の一部を露出させる複数の開口部を形成し、第２のオーバーコート層には、複数の第２の端子２２Ｂの各々の一部を露出させる複数の開口部を形成する。

本実施の形態に係る積層チップパッケージ１によれば、本体２の少なくとも１つの側面に配置された配線３と、本体２の上面２ａに配置された複数の第１の端子２２Ａと、本体２の下面２ｂに配置された複数の第２の端子２２Ｂとを備えたことにより、複数の積層チップパッケージ１間の電気的な接続の多様化が可能になる。本実施の形態によれば、例えば、複数の積層チップパッケージ１を積層し、上下に隣接する２つの積層チップパッケージ１を、第１の端子２２Ａと第２の端子２２Ｂとを用いて電気的に接続することができる。また、本実施の形態によれば、例えば、１つの配線基板に複数の積層チップパッケージ１を実装し、複数の第２の端子２２Ｂを用いて積層チップパッケージ１と配線基板とを電気的に接続し、更に、複数の積層チップパッケージ１の第１の端子２２Ａ同士を電気的に接続する配線を設けて、モジュールを構成することができる。このように、本実施の形態によれば、複数の積層チップパッケージ１間の電気的な接続の多様化が可能になることから、複数の積層チップパッケージ１を含むシステムの小型化が可能になる。

本実施の形態におけるその他の構成、作用および効果は、第１または第２の実施の形態と同様である。

［第５の実施の形態］
次に、図４２および図４３を参照して、本発明の第５の実施の形態について説明する。図４２は、本実施の形態に係る電子部品の一態様を示す斜視図である。図４３は、本実施の形態に係る電子部品の他の態様を示す斜視図である。本実施の形態に係る電子部品は、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＰＲＯＭ、ＦｅＲＡＭ等のメモリデバイスを実現するものである。

図４２および図４３に示したように、本実施の形態に係る電子部品４００は、積層された複数の積層チップパッケージ４０１と、この複数の積層チップパッケージ４０１のうちの１つに接合され且つ電気的に接続された回路層とを備えている。図４２には、４つの積層チップパッケージ４０１を積層し、最も下に配置された積層チップパッケージ４０１の下面に回路層４１０を接合した例を示している。図４３には、４つの積層チップパッケージ４０１を積層し、最も上に配置された積層チップパッケージ４０１の上面に回路層４２０を接合した例を示している。

本実施の形態における積層チップパッケージ４０１では、本体２に含まれる全ての階層部分１０が第１の種類の階層部分になっている。すなわち、本実施の形態では、全ての階層部分１０は、それぞれ第１の種類の半導体チップ３０を含んでいる。第１の種類の半導体チップ３０は、複数のメモリセルを含んでいる。積層チップパッケージ４０１のその他の構成は、第４の実施の形態に係る積層チップパッケージ１と同様である。従って、積層チップパッケージ４０１は、本体２の上面２ａに配置された複数のパッド状の第１の端子２２Ａと、本体２の下面２ｂに配置された複数のパッド状の第２の端子２２Ｂとを備えている。

上下に隣接する２つの積層チップパッケージ４０１において、下側の積層チップパッケージ４０１の複数の第１の端子２２Ａと上側の積層チップパッケージ４０１の複数の第２の端子２２Ｂとが、例えば半田によって電気的に接続されている。これにより、上下に隣接する２つの積層チップパッケージ４０１は、互いに電気的に接続されている。

図４２に示した回路層４１０の構成は、第３の実施の形態における回路層２１０と同様である。すなわち、回路層４１０は、複数のメモリセルからなるメモリセル部４１１と、このメモリセル部４１１と複数の積層チップパッケージ４０１に含まれる複数のメモリセルとに対する書き込みと読み出しを制御する制御回路４１２とを含んでいる。また、回路層４１０は、積層チップパッケージ４０１の複数の第２の端子２２Ｂに接続される複数のパッド状端子（図示せず）と、複数の外部接続端子４１４とを備えている。複数のパッド状端子と複数の外部接続端子４１４は、いずれも制御回路４１２に接続されている。回路層４１０の平面形状は、積層チップパッケージ４０１の階層部分１０の平面形状よりも大きい。回路層４１０は、半導体ウェハにウェハプロセスを施すことによって形成されている。

図４２に示した例では、最も下に配置された積層チップパッケージ４０１の複数の第２の端子２２Ｂと、回路層４１０の複数のパッド状端子とが例えば半田によって接続されている。回路層４１０は、複数のパッド状端子および複数の第２の端子２２Ｂを介して、最も下に配置された積層チップパッケージ４０１の配線３に接続されている。このようにして、回路層４１０内の制御回路４１２と、回路層４１０内のメモリセル部４１１および複数の積層チップパッケージ４０１に含まれる複数のメモリセルとが電気的に接続され、これらによってメモリデバイスが実現される。なお、回路層４１０は、メモリセル部４１１を含まずに、複数の積層チップパッケージ４０１に含まれる複数のメモリセルに対する書き込みと読み出しを制御する制御回路を含んでいてもよい。

図４３に示した回路層４２０は、複数のメモリセルからなるメモリセル部４２１と、このメモリセル部４２１と複数の積層チップパッケージ４０１に含まれる複数のメモリセルとに対する書き込みと読み出しを制御する制御回路４２２とを含んでいる。また、回路層４２０は、積層チップパッケージ４０１の複数の第１の端子２２Ａに接続される複数のパッド状端子（図示せず）を備えている。この複数のパッド状端子は、制御回路４２２に接続され、且つ回路層４２０の下面において露出している。回路層４２０の平面形状は、積層チップパッケージ４０１の階層部分１０の平面形状と同じである。回路層４２０は、半導体ウェハにウェハプロセスを施すことによって形成されている。

図４３に示した例では、最も上に配置された積層チップパッケージ４０１の複数の第１の端子２２Ａと、回路層４２０の複数のパッド状端子とが例えば半田によって接続されている。回路層４２０は、複数のパッド状端子および複数の第１の端子２２Ａを介して、最も上に配置された積層チップパッケージ４０１の配線３に接続されている。このようにして、回路層４２０内の制御回路４２２と、回路層４２０内のメモリセル部４２１および複数の積層チップパッケージ４０１に含まれる複数のメモリセルとが電気的に接続され、これらによってメモリデバイスが実現される。なお、回路層４２０は、メモリセル部４２１を含まずに、複数の積層チップパッケージ４０１に含まれる複数のメモリセルに対する書き込みと読み出しを制御する制御回路を含んでいてもよい。

本実施の形態によれば、積層する積層チップパッケージ４０１の数を変えることによって、種々の容量のメモリデバイスを容易に実現することができる。

本実施の形態におけるその他の構成、作用および効果は、第３または第４の実施の形態と同様である。

なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、第１の実施の形態では、複数の本体集合体１３０を並べて、この複数の本体集合体１３０における各本体予定部２Ｐに対して同時に配線３を形成したが、複数の本体集合体１３０を並べずに、１つの本体集合体１３０における各本体予定部２Ｐに対して配線３を形成してもよい。

また、配線３が形成された後の本体集合体１３０を切断して本体２を形成した後、本体集合体１３０を切断することによって本体２に形成された面に、更に他の配線を形成してもよい。

また、積層チップパッケージの本体２は、端子層を含まずに、配線３の一部が外部接続端子を兼ねていてもよい。

１…積層チップパッケージ、２…本体、３Ａ，３Ｂ…配線、１１〜１８…階層部分、２０…端子層、３０…半導体チップ。

Claims (12)

1. 上面、下面および４つの側面を有する本体と、
   前記本体の少なくとも１つの側面に配置された配線とを備え、
   前記本体は、積層された複数の階層部分を含み、
   前記複数の階層部分は、それぞれ第１の種類の半導体チップを含む複数の第１の種類の階層部分と、第２の種類の半導体チップを含む第２の種類の階層部分とを含み、
   前記第１の種類の半導体チップは、複数のメモリセルを含み、
   前記第２の種類の半導体チップは、前記複数の第１の種類の階層部分に含まれる複数のメモリセルに対する書き込みと読み出しを制御する回路を含み、
   前記第１の種類の半導体チップと前記第２の種類の半導体チップは、いずれも、上面、下面および４つの側面を有し、
   前記複数の階層部分の各々は、前記第１の種類または第２の種類の半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部と、前記第１の種類または第２の種類の半導体チップに接続された複数の電極とを含み、
   前記絶縁部は、前記配線が配置された前記本体の前記少なくとも１つの側面に配置された少なくとも１つの端面を有し、
   前記複数の電極の各々は、前記配線が配置された前記本体の前記少なくとも１つの側面に配置され且つ前記絶縁部によって囲まれた端面を有し、
   前記配線は、前記複数の階層部分における複数の電極の端面に接続されていることを特徴とする積層チップパッケージ。
2. 前記第１の種類の半導体チップは、更に、そこに含まれる複数のメモリセルのみに関係する回路を含むことを特徴とする請求項１記載の積層チップパッケージ。
3. 更に、前記本体の上面と下面の少なくとも一方に配置され、前記配線に接続された複数の端子を備えたことを特徴とする請求項１記載の積層チップパッケージ。
4. 前記本体の４つの側面は、前記配線が配置された少なくとも１つの第１の種類の側面と、前記配線が配置されていない少なくとも１つの第２の種類の側面とを含み、
   前記第１の種類または第２の種類の半導体チップの４つの側面は、前記本体の前記少なくとも１つの第１の種類の側面との間に前記絶縁部が配置された少なくとも１つの第１の種類の側面と、前記本体の前記少なくとも１つの第２の種類の側面に配置された少なくとも１つの第２の種類の側面とを含むことを特徴とする請求項１記載の積層チップパッケージ。
5. 積層チップパッケージと、前記積層チップパッケージに接合された回路層とを備えた電子部品であって、
   前記積層チップパッケージは、上面、下面および４つの側面を有する本体と、前記本体の少なくとも１つの側面に配置された配線とを備え、
   前記本体は、積層された複数の階層部分を含み、
   前記複数の階層部分の各々は、上面、下面および４つの側面を有すると共に複数のメモリセルを含む半導体チップと、前記半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部と、前記半導体チップに接続された複数の電極とを含み、
   前記絶縁部は、前記配線が配置された前記本体の前記少なくとも１つの側面に配置された少なくとも１つの端面を有し、
   前記複数の電極の各々は、前記配線が配置された前記本体の前記少なくとも１つの側面に配置され且つ前記絶縁部によって囲まれた端面を有し、
   前記配線は、前記複数の階層部分における複数の電極の端面に接続され、
   前記回路層は、前記積層チップパッケージの前記配線に接続されて、前記複数の階層部分に含まれる複数のメモリセルに対する書き込みと読み出しを制御する回路を含むことを特徴とする電子部品。
6. 前記半導体チップは、更に、そこに含まれる複数のメモリセルのみに関係する回路を含むことを特徴とする請求項５記載の電子部品。
7. 前記積層チップパッケージは、更に、前記本体の上面と下面の少なくとも一方に配置され、前記配線に接続された複数の端子を備え、前記回路層は、前記複数の端子に接続されていることを特徴とする請求項５記載の電子部品。
8. 前記本体の４つの側面は、前記配線が配置された少なくとも１つの第１の種類の側面と、前記配線が配置されていない少なくとも１つの第２の種類の側面とを含み、
   前記半導体チップの４つの側面は、前記本体の前記少なくとも１つの第１の種類の側面との間に前記絶縁部が配置された少なくとも１つの第１の種類の側面と、前記本体の前記少なくとも１つの第２の種類の側面に配置された少なくとも１つの第２の種類の側面とを含むことを特徴とする請求項５記載の電子部品。
9. 積層された複数の積層チップパッケージと、前記複数の積層チップパッケージのうちの１つに接合され且つ電気的に接続された回路層とを備えた電子部品であって、
   上下に隣接する２つの積層チップパッケージは、互いに電気的に接続され、
   前記複数の積層チップパッケージの各々は、上面、下面および４つの側面を有する本体と、前記本体の少なくとも１つの側面に配置された配線とを備え、
   前記本体は、積層された複数の階層部分を含み、
   前記複数の階層部分の各々は、上面、下面および４つの側面を有すると共に複数のメモリセルを含む半導体チップと、前記半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部と、前記半導体チップに接続された複数の電極とを含み、
   前記絶縁部は、前記配線が配置された前記本体の前記少なくとも１つの側面に配置された少なくとも１つの端面を有し、
   前記複数の電極の各々は、前記配線が配置された前記本体の前記少なくとも１つの側面に配置され且つ前記絶縁部によって囲まれた端面を有し、
   前記配線は、前記複数の階層部分における複数の電極の端面に接続され、
   前記回路層は、複数の前記積層チップパッケージに含まれる複数のメモリセルに対する書き込みと読み出しを制御する回路を含むことを特徴とする電子部品。
10. 前記半導体チップは、更に、そこに含まれる複数のメモリセルのみに関係する回路を含むことを特徴とする請求項９記載の電子部品。
11. 前記複数の積層チップパッケージの各々は、更に、前記本体の上面に配置され、前記配線に接続された複数の第１の端子と、前記本体の下面に配置され、前記配線に接続された複数の第２の端子とを備え、
    前記上下に隣接する２つの積層チップパッケージにおいて、下側の積層チップパッケージの複数の第１の端子と上側の積層チップパッケージの複数の第２の端子とが電気的に接続されていることを特徴とする請求項９記載の電子部品。
12. 前記本体の４つの側面は、前記配線が配置された少なくとも１つの第１の種類の側面と、前記配線が配置されていない少なくとも１つの第２の種類の側面とを含み、
    前記半導体チップの４つの側面は、前記本体の前記少なくとも１つの第１の種類の側面との間に前記絶縁部が配置された少なくとも１つの第１の種類の側面と、前記本体の前記少なくとも１つの第２の種類の側面に配置された少なくとも１つの第２の種類の側面とを含むことを特徴とする請求項９記載の電子部品。

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