JP2010074077A - 半導体装置 - Google Patents

Abstract

【課題】ノーマリオフ特性が実現され、飽和電流値低下が生じず、ゲート電圧に対するドレイン・ソース間電流特性が良好なＨＥＭＴを実現する半導体装置を提供する。
【解決手段】第１半導体層１３１と、第１半導体層１３１の主面１３５上に積層され、第１半導体層１３１の主面１３５側に２ＤＥＧ層１３７を生じさせる第２半導体層１３３と、第１半導体層１３１及び第２半導体層１３３と比して電子親和力χが大きい半導体材料からなり、２ＤＥＧ層１３７と電気的に接続された第３半導体層１３９と、第２半導体層１３３及び第３半導体層１３９上に設けられた絶縁膜１５７と、第３半導体層１３９にオーミック接続される第１電極１５１と、第２半導体層１３３及び第３半導体層１３９上に絶縁膜１５７を介して設けられた第２電極１５３と、第１電極１５１との間に第２電極１５３を介在させ、２ＤＥＧ層１３７と電気的に接続された第３電極１５５とを備える。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、２次元キャリアガス層をキャリアの伝導路としつつノーマリオフ特性を有する半導体装置に関する。

キャリアの伝導路となる２次元キャリアガス層を生じさせるためのヘテロ接合を有する従来の半導体装置においては、いくつかの問題点があった。

図６（ａ）に、ヘテロ接合を有する半導体装置として、ＨＥＭＴ（High Electron Mobility Transistor）として機能する、従来の一般的な構成の半導体装置６１１を示す。

半導体装置６１１は、図示するように、第１半導体層１３１と、第２半導体層１３３と、ソース電極１５１と、ゲート電極１５３と、ドレイン電極１５５と、ゲート絶縁膜１５７と、を備える。

第１半導体層１３１は、例えばＧａＮから構成されている。第２半導体層１３３は、第１半導体層１３１よりも大きいバンドギャップを有しかつ第１半導体層１３１より小さい格子定数を有する、例えばＡｌＧａＮから構成されている。よって、第１半導体層１３１と第２半導体層１３３の界面は、ヘテロ界面１３５をなす。そして、ヘテロ界面１３５の第１半導体層１３１側には、第１半導体層１３１と第２半導体層１３３との自発分極とピエゾ分極とに基づき、２次元キャリア（電子）ガス層（２ＤＥＧ層）１３７が生じる。第２半導体層１３３は、電子供給層として、第１半導体層１３１は電子走行層として、それぞれ機能する。

ソース電極１５１、ゲート電極１５３、ドレイン電極１５５は、それぞれ第２半導体層１３３の上面に形成される。その内、ソース電極１５１とドレイン電極１５５は、いずれも、第２半導体層１３３とオーミック接続（低抵抗接続）している。一方、ゲート電極１５３は、第２半導体層１３３との間に、ゲート絶縁膜１５７を備えている。

半導体装置６１１をＨＥＭＴとして動作させる場合、典型的には、ドレイン電極１５５の電位をソース電極１５１の電位よりも高くする。

この状態でゲート電極１５３に電圧を与えないときに、ドレイン電極１５５とソース電極１５１との間に流れる電流ＩＤＳが０となることが、切望されている。

そして、ゲート電極１５３に正の電圧ＶＧＳを与えるときに、ＩＤＳが増加し、ＶＧＳを変化させればＩＤＳを変化させることができることが、さらに切望されている。このようにできれば、半導体装置６１１は、電圧制御型トランジスタとして理想的に動作するからである。

しかし実際には、ゲート電極１５３に電圧を印加しないと、ソース電極１５１とドレイン電極１５５との間に電流ＩＤＳが流れてしまう。これは、いわゆるノーマリオン特性として知られている現象である。すなわち、半導体装置６１１の動作は、図７の実線７２１で示されるように、ＶＧＳ＝０であってもＩＤＳは０にならず、所定の正の値ＩＤＳＯＮになってしまう。ＩＤＳ＝０とするためには、ゲート電極１５３に所定の負の電圧ＶＧＳＯＦＦを与える必要がある。

そこで、トランジスタとして理想の動作をさせるために、まず考えられることが、あらかじめゲート電極１５３に上述の所定の負の電圧ＶＧＳＯＦＦを与えることにより空乏層を発生させてソース電極１５１とドレイン電極１５５との間の電流通路を遮断し、該電圧を基準にしてゲート電圧ＶＧＳによるドレイン・ソース間電流ＩＤＳの制御を行うことである。

しかしながら、ＨＥＭＴをオフにするためにゲート電極１５３に負電位を与え続けることは、半導体装置の周りの電気回路が全体として複雑なものとなり、ノイズ源の出現やコストアップをもたらしてしまうという欠点がある。

ノーマリオフを実現するための別の手法として、電子供給層を薄くすることが挙げられる（例えば、特許文献１参照。）。具体的には、図６（ｂ）に示す半導体装置６１３のように、電子供給層である第２半導体層１３３の上面のゲート形成部付近をリセス（凹部）にして、ゲート電極１５３の下部の電子供給層を薄くする、いわゆるリセスゲートが知られている。

なお、半導体装置６１３は、リセス６９１が設けられている他は、前述の図６（ａ）に示した半導体装置６１１と、同じ構成をしている。

半導体装置６１３の電気特性は、図７の一点鎖線７２３のようになる。半導体装置６１３においては、ゲート電極１５３の直下にリセス６９１が設けられ、電子供給層である第２半導体層１３３が部分的に薄くされている。これにより、電子供給層と電子走行層との間のヘテロ結合に基づくピエゾ分極と自発分極とによる電界が弱くなり、２次元電子ガス層の濃度が減少する。そして、ゲート電極１５３の直下のピンチオフ電圧が上昇する。そのため、ゲート電極１５３に電圧を加えなくてもゲート電極１５３の直下の２次元電子ガス層が消失し空乏化する。このため、ＶＧＳ＝０のときＩＤＳ＝０となる、ノーマリオフ特性が得られる。

しかしながら、半導体装置６１３においては、電子供給層を薄くしたために、電子供給層である第２半導体層１３３と電子走行層である第１半導体層１３１とによるピエゾ分極と自発分極とで生じる電界が弱くなり、２ＤＥＧ層１３７の濃度又は厚さが低下する。よって、キャリアである電子にとっては、チャネルが狭くなる。このことは、ＨＥＭＴとしての性能に悪影響を及ぼす。例えば、チャネルが狭くなったことにより、ドレイン・ソース間に流すことのできる電流ＩＤＳの最大値すなわち飽和電流値が低下する。

一般に、ヘテロ界面の２ＤＥＧ層をキャリアの伝導路とするＨＥＭＴにおいては、ドレインとソースの間に流すことのできる電流ＩＤＳの最大値は、伝導路の広さで決定されてしまう。つまり、図７の実線７２１で示すように、ある値以上のゲート電圧ＶＧＳを印加しても、電流ＩＤＳはある値ＩＤＳＳ以上は増加しない。

リセスゲートにしてチャネルを狭くした半導体装置６１３においては、一般的な半導体装置６１１の飽和電流値ＩＤＳＳに比べ、図７にＩＤＳＳ１として示すとおり、飽和電流値が低下してしまう。これは、ＨＥＭＴとしての性能が低いことを意味する。

結局、一般的な半導体装置６１１には、ノーマリオン特性を有するという欠点があり、一方、半導体装置６１３は、リセスゲートを設けたことによりノーマリオフ特性の獲得には成功したものの、飽和電流値の低下という代償を払ったといえる。

また、ＨＥＭＴとしては、小さなゲート印加電圧ＶＧＳによって大きなドレイン・ソース間電流ＩＤＳが流れるのが望ましい。つまり、ドレイン・ソース間抵抗は小さい方がよい。ところが、リセスゲートを採用してチャネルを狭くした半導体装置６１３では、ゲート電極１５３の直下の２次元電子ガス層が消失しているため、ドレイン・ソース間抵抗（チャネル層抵抗）は増加してしまう。
特開２００５−１８３７３３号公報

図７の点線７２５で示される電気特性を有するような、ノーマリオフ特性の容易な獲得と飽和電流値の低下防止とを両立させたＨＥＭＴの開発が待たれている。

さらには、ゲート電圧増加に対するドレイン・ソース間電流増加の割合が大きいことが好ましい。つまり、図７において、点線７２５の傾き７３５が、実線７２１の傾き７３１よりも大きいことが望ましい。

本発明は上記実情に鑑みてなされたものであって、ノーマリオフ特性が実現され、飽和電流値低下が生じず、ゲート電圧に対するドレイン・ソース間電流特性が良好なＨＥＭＴを実現する半導体装置を提供することを目的とする。

本願発明の一態様によれば、第１半導体層と、第１半導体層の主面上に積層され、第１半導体層の主面側に２次元キャリアガス層を生じさせる第２半導体層と、第１半導体層及び第２半導体層と比して電子親和力が大きい半導体材料からなり、２次元キャリアガス層と電気的に接続された第３半導体層と、第２半導体層及び第３半導体層上に設けられた絶縁膜と、第３半導体層にオーミック接続される第１電極と、第２半導体層及び第３半導体層上に絶縁膜を介して設けられた第２電極と、第１電極との間に第２電極を介在させ、２次元キャリアガス層と電気的に接続された第３電極とを備える半導体装置であることを要旨とする。

本発明によれば、ノーマリオフ特性が実現され、飽和電流値低下が生じず、ゲート電圧に対するドレイン・ソース間電流特性が良好なＨＥＭＴを実現する半導体装置を提供することができる。

以下に図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。したがって、具体的な厚みや寸法は以下の説明を照らし合わせて判断するべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置は、図１（ａ）に示すように、第１半導体層１３１と、第１半導体層１３１の主面１３５上に積層され、第１半導体層１３１の主面１３５側に２次元キャリア（電子）ガス層（２ＤＥＧ層）１３７を生じさせる第２半導体層１３３と、第１半導体層１３１及び第２半導体層１３３と比して電子親和力χが大きい半導体材料からなり、２ＤＥＧ層１３７と電気的に接続された第３半導体層１３９と、第２半導体層１３３及び第３半導体層１３９上に設けられた絶縁膜１５７と、第３半導体層１３９にオーミック接続される第１電極（ソース電極）１５１と、第２半導体層１３３及び第３半導体層１３９上に絶縁膜１５７を介して設けられた第２電極（ゲート電極）１５３と、第１電極１５１との間に第２電極１５３を介在させ、２ＤＥＧ層１３７と電気的に接続された第３電極（ドレイン電極）１５５とを備える。図１（ａ）に示した第１の実施の形態に係る半導体装置は、ＨＥＭＴである。

第１半導体層１３１は、例えば１〜３μｍの厚さのＧａＮ等の窒化物系化合物半導体により構成されて、電子走行層として機能する。第２半導体層１３３は、第１半導体層１３１よりも薄い、例えば５〜５０ｎｍ（さらに好ましくは５〜３０ｎｍ）の厚さのＡｌＧａＮ等の窒化物系化合物半導体により構成されて、電子供給層として機能する。

第１半導体層１３１と第２半導体層１３３とは、異種の窒化物系化合物半導体であって、第２半導体層１３３のバンドギャップエネルギーが第１半導体層１３１のそれよりも大きくなるように構成されている。このため、両層間の界面は、ヘテロ界面１３５をなすとともに、第１半導体層１３１と第２半導体層１３３とのピエゾ分極又は第２半導体層１３３の自発分極による電界によって、該界面の近傍の第１半導体層１３１側には２ＤＥＧ層１３７が生じる。

第３半導体層１３９は、第１半導体層１３１及び第２半導体層１３３と比して電子親和力χが大きい半導体材料が用いられる。第３半導体層１３９には、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、炭化ケイ素（ＳｉＣ）、窒化インジウム（ＩｎＮ）、ガリウムヒ素（ＧａＡｓ）、アルミニウムヒ素（ＡｌＡｓ）、インジウムリン（ＩｎＰ）、及びガリウムリン（ＧａＰ）等の半導体材料、更にこれらの混晶半導体を用いることができる。また、第３半導体層１３９には、例えば、第１半導体層１３１及び第２半導体層１３３と比して電子親和力χが小さい窒化アルミニウム（ＡｌＮ）等と上述した電子親和力χが大きい半導体材料との混晶半導体であって、混晶半導体の電子親和力χが第１半導体層１３１及び第２半導体層１３３より大きければ用いることができる。

第３半導体層１３９は、第２半導体層１３３の上面に設けられてもよいが、ヘテロ界面１３５に達するまで、さらに望ましくは図１（ａ）に示すように２ＤＥＧ層１３７に達するまで彫り込まれた凹部に埋め込まれるように設けられることが好ましい。そのように設けられると、第３半導体層１３９は、２ＤＥＧ層１３７と、図中１７１の丸印で示されるように、接触するので、オン抵抗を低減できる。

第３半導体層１３９は、第１半導体層１３１及び第２半導体層１３３とヘテロ接合をなす。さらに、第３半導体層１３９は、２ＤＥＧ層１３７ともヘテロ接合をなす。

ソース電極１５１は、第３半導体層１３９がＳｉの場合は、例えばＡｌ等で構成され、第３半導体層１３９が窒化物を含む場合は、例えば、Ｔｉ／Ａｌ等で構成される。ソース電極１５１に用いられるＴｉ／Ａｌ等は仕事関数が小さいので、アニール処理が施されることにより、ソース電極１５１と第３半導体層１３９とが、オーミック接続（低抵抗接続）をなすようになっている。

ゲート電極１５３は、Ａｌから構成されて、第２半導体層１３３の上面に、ゲート絶縁膜１５７を挟んで、主に第２半導体層１３３の上面に設けられる。但しその際、ゲート電極１５３及びゲート絶縁膜１５７は、その直下に、第３半導体層１３９と２ＤＥＧ層１３７（第１半導体層１３１）との接触部１７１が位置するように設けられる。

すなわち図１（ａ）に示すとおり、ゲート電極１５３及びゲート絶縁膜１５７は、概ね第２半導体層１３３の上面に設けられるが、それらの一部は第２半導体層１３３と第３半導体層１３９との境界を超えて（通って）、第３半導体層１３９の上面にまで延伸して設けられる。ここで、かかる延伸における下部の末端を表す図中の点線１６１よりもゲート電極１５３側に、接触部１７１が位置していることが望ましい。

ドレイン電極１５５は、第１電極１５１との間に第２電極１５３を介在させ、２ＤＥＧ層１３７と電気的に接続されている。ドレイン電極１５５は、例えば、Ｔｉ／Ａｌ等で構成される。ドレイン電極１５５に用いられるＴｉ／Ａｌ等は仕事関数が小さいので、アニール処理が施されることにより、ドレイン電極１５５と第２半導体層１３３とが、オーミック接続（低抵抗接続）をなすようになっている。

以下に、この半導体装置１１１がＨＥＭＴとして動作する様子を説明する。

２ＤＥＧ層１３７を有する半導体装置１１１をＨＥＭＴとして動作させる通常の手順に従い、ドレイン電極１５５の電位をソース電極１５１の電位よりも高くする。

本実施の形態に係る半導体装置１１１においては、ドレイン電極１５５の電位をソース電極１５１の電位よりも高くしても、第３半導体層１３９が第２半導体層１３３と２ＤＥＧ層１３７の両方とヘテロ接合をなしており、かつ、かかる電圧は該ヘテロ接合に対する逆方向電圧となるので、第３半導体層１３９とそれに接触する２ＤＥＧ層１３７（又は第２半導体層１３３）との界面には空乏層が生じており、第３半導体層と２ＤＥＧ層１３７とは電気的に遮断され、電流は流れない。

このように、本実施の形態に係る半導体装置１１１においては、従来の半導体装置と異なり、容易にノーマリオフ特性が得られる。

図３（ａ）に、本実施の形態に係る半導体装置１１１においてゲート電極１５３に電圧を印加していない場合の電子のエネルギーの様子を示す。なお、理解を容易にするために、第１半導体層１３１のバンド構造を２次元電子ガス層のバンド構造に置き換えて説明する。第３半導体層１３９（フェルミエネルギーＥｆ）と２次元電子ガス層１３７（伝導電子エネルギーＥｃ）との界面（接触部１７１）には十分に厚いヘテロ障壁が存在する。よって、第３半導体層１３９側の電子はかかるヘテロ障壁に跳ね返されて（あるいは、障壁を乗り越えられないために）、２次元電子ガス層１３７に到達できない。よって、結果的にドレイン電極１５５とソース電極１５１との間には電流が流れない。

次に、ゲート電極１５３に正の電位を与える。図１（ａ）に示したとおり、ゲート電極１５３の直下に第３半導体層１３９と２ＤＥＧ層１３７との接触部１７１が存在するから、かかる接触部１７１に存在するヘテロ障壁は、ゲート電極１５３からの電界の影響を顕著に受ける。すると、図３（ｂ）に示すように、かかる電界によって接触部１７１におけるヘテロ障壁が薄くなることにより、トンネル効果が顕著になって、第３半導体層１３９から２ＤＥＧ層１３７へと電子が流れ、さらにドレイン電極１５５に取り込まれる。つまり、ゲート電圧の印加により、ＨＥＭＴをオン状態にすることができる。

ここで、上述の効果が十分に発現されるためには、２ＤＥＧ層１３７に対して垂直な方向に電界を生じさせることが望ましい。そこで、ゲート電極１５３の下面の高さを一定にすることが好適であり、そのようにするためには第２半導体層１３３の上面と第３半導体層１３９の上面とを同一平面にすることが望ましい。つまり、第２半導体層１３３の上面と第３半導体層１３９の上面とが段差なく平坦につながっていることが望ましい。なお、ここでいう平坦とは、必ずしも厳密な平坦さばかりでなく、半導体装置の製造に際して不可避なバラツキの範囲内での平坦さをも含むものとする。

また、本実施例において、ゲート電極１５３に与える正の電位を高くするほど、ヘテロ障壁は薄くなるので、ドレイン・ソース間の電流ＩＤＳは大きくなる（図７の点線７２５）。

また、本実施例においては、図６（ｂ）に示した従来の半導体装置６１３と異なり第２半導体層１３３のうちゲート電極１５３の直下の部分を薄くしていないこと、及び第３半導体層１３９が電子の伝導チャネルである２ＤＥＧ層１３７と接触部１７１において直接に接していることによって、ソース抵抗がほぼゼロになる。よって、ドレイン・ソース間の抵抗値（オン抵抗）は、図６（ａ）に示す従来の半導体装置６１１及び図６（ｂ）に示す６１３よりも小さい。よって、図７に示すとおり、ゲート電圧ＶＧＳの変化量に対するドレイン・ソース間の電流ＩＤＳの変化量（図７中の傾き７３５）が、従来の半導体装置（図７中の傾き７３１）に比べて大きい。つまり、ゲート電圧に対するドレイン・ソース間電流特性が良好なＨＥＭＴとなる。

また、本実施の形態に係る半導体装置１１１においては、従来の半導体装置６１３の場合と異なり、電子供給層である第２半導体層１３３のうちのゲート電極１５３の直下の部分を格別薄くしてはいない。接触部１７１の右側すなわちドレイン電極１５５側においては、従来の半導体装置６１１と同様に、ヘテロ界面１３５の上に十分な厚さの第２半導体層１３３すなわち電子供給層がある。よって、従来の半導体装置６１３に比べて、飽和電流の低下という問題は生じにくい。

ゆえに、本実施の形態に係る半導体装置１１１は、ノーマリオフ特性を獲得し、飽和電流値の低下が生じず、ドレインとソースの間の抵抗が低いため電気特性が良いという点で、従来の半導体装置に比べて優れたＨＥＭＴである。

なお、ＨＥＭＴが実際に使用される環境では、しばしば、スパイク状の突発的な電気的ノイズが発生する。その際、従来のショットキー接合によるノーマリオフ特性を有するＨＥＭＴは、かかるノイズの発生の度に、誤ってオン／オフしてしまうおそれがある。それを防止するために、本実施の形態に係る半導体装置１１１では、ゲート絶縁膜１５７の厚みを増加させ、ゲート電圧ＶＧＳがある正の値以上になったときにはじめてオン状態になるようにすればよい。すなわち、図７の白抜き矢印で示すように、本実施例に係るＨＥＭＴの電気特性を表す線は、ゲート絶縁膜１５７を厚くすることにより、容易に＋Ｘ軸方向に平行移動が可能である。しかも、かかる平行移動の程度は、ゲート絶縁膜１５７が厚いほど大きい。そこで、上述の突発的な電気的ノイズの大きさを検討した上で、それよりも高いゲート電圧ＶＧＳではじめてオン状態になるように、ゲート絶縁膜１５７の厚みを調整すればよい。このように、本実施の形態に係るＨＥＭＴは、ノーマリオフ特性を獲得しつつも、ノイズの存在する状況にも柔軟に対応することができるものである。

また、本実施の形態に係る半導体装置１１１は、第３半導体層１３９が半導体材料であるので、半導体材料で構成された第１半導体層１３１及び第２半導体層１３３と第３半導体層１３９との界面は、半導体同士によって形成される。半導体同士によって形成される界面は、高温にした場合でも反応を引き起こすことはないが、半導体材料と金属によって形成される界面では、高温にした場合に半導体と金属が反応を引き起こすことがある。つまり、半導体同士によって形成される界面は、半導体材料と金属によって形成される界面と比べて相性がよく、安定している。

（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置１１３は、図１（ｂ）に示すように、第１の実施の形態に係る半導体装置１１１を、３つの点において、改良したものである。その他に関しては、実質的に同様であるので、重複する記載を省略する。

１つめの改良点は、半導体装置１１３を真上から見たときの、ゲート電極１５３と第３半導体層１３９との重なりを大きくした点である。これにより、第３半導体層１３９と２ＤＥＧ層１３７とは、ゲート電極１５３の下方で確実に接触部１７１を有することになるため、ノーマリオフ特性を有するＨＥＭＴとしての動作が確実になる。

２つめの改良点は、第３半導体層１３９を第１半導体層１３１及び第２半導体層１３３に埋め込む際に、第３半導体層１３９が２ＤＥＧ層１３７を貫いて第１半導体層１３１の十分に深い部分にまで達するようにしたことである。これにより、第３半導体層１３９と２ＤＥＧ層１３７とは、接触部１７１にて面接触することになるため、ノーマリオフ特性を有するＨＥＭＴとしての動作が確実になるとともに、ゲート電圧に対するドレイン・ソース間の電流特性をさらに良好にすることができるようになる。

３つめの改良点は、ドレイン電極１５５を、２ＤＥＧ層１３７を貫いて第１半導体層１３１の十分に深い部分にまで達するように掘った溝に埋め込んだことである。これにより、ドレイン電極１５５は、２ＤＥＧ層１３７と直接に接触することになるため、オン抵抗を減少させることができる。よって、ゲート電圧の変化に対するドレイン・ソース間の電流の特性をさらに良好にすることができるようになる。

なお、これら３つの改良点のうち、１つだけを適用してもよいし、又は、任意の２つを組み合わせて適用してもよい。

このように構成された第２の実施の形態に係る半導体装置１１３でも、第１の実施の形態に係る半導体装置１１１と同様の効果を得ることができる。

（第３の実施の形態）
本発明の第３の実施の形態に係る半導体装置２１１は、図２（ａ）に示すように、第１の実施の形態に係る半導体装置１１１を、製造の容易さという観点から変形したものである。その他に関しては、実質的に同様であるので、重複する記載を省略する。

本実施の形態に係る半導体装置２１１においては、第３半導体層１３９を成長させるために第１半導体層１３１及び第２半導体層１３３に掘られる溝が、深さの向きに溝幅が狭くなるテーパーをなしている。該溝を、第１の実施の形態に係る半導体装置１１１のように、第２半導体層の上面に対して垂直に、エッチング等によって形成しなくてもよいから、製造が容易になる。

本実施の形態に係る半導体装置２１１がその効果を十分に奏するためには、第１の実施の形態に係る半導体装置１１１の場合と同様に、ゲート電極１５３が第２半導体層１３３と第３半導体層１３９との境界を含むように、第２半導体層１３３と第３半導体層１３９の上面に延伸して設けられることが望ましい。そうすることで、ゲート電極１５３の直下に、第３半導体層１３９と２ＤＥＧ層１３７との接触部１７１が位置することになる。

このように構成された第３の実施の形態に係る半導体装置２１１でも、第１の実施の形態に係る半導体装置１１１と同様の効果を得ることができる。

（第４の実施の形態）
本発明の第４の実施の形態に係る半導体装置２１３は、図２（ｂ）に示すように、第２の実施の形態に係る半導体装置１１３を、製造の容易さという観点から変形したものである。その他に関しては、実質的に同様であるので、重複する記載を省略する。

本実施の形態に係る半導体装置２１３においては、第３半導体層１３９を成長させるために第１半導体層１３１及び第２半導体層１３３に掘られる溝が、深さの向きに溝幅が狭くなるテーパーをなしている。該溝を、第２の実施の形態に係る半導体装置１１３のように、第２半導体層の上面に対して垂直に、エッチング等によって形成しなくてもよいから、製造が容易になる。

このように構成された第４の実施の形態に係る半導体装置２１３でも、第１の実施の形態に係る半導体装置１１１と同様の効果を得ることができる。

（第５の実施の形態）
本発明の第５の実施の形態に係る半導体装置４１１は、図４（ａ）に示すように、第１〜第４の実施の形態に係る半導体装置１１１，１１３，２１１，２１３と比して、第２半導体層１３３と第３半導体層１３９との厚み方向の界面に着目するのではなく、第２半導体層１３３と第３半導体層１３９との幅方向（横方向）の界面に着目した点が異なる。すなわち、第５の実施の形態に係る半導体装置４１１の第３半導体層１３９は、第１半導体層１３１にも第２半導体層１３３にも埋め込まずに、第２半導体層１３３の上面に設ける。その他に関しては、実質的に同様であるので、重複する記載を省略する。

第３半導体層１３９を第２半導体層１３３の上面に設けることは、第３半導体層１３９を第１半導体層１３１や第２半導体層１３３に埋め込む場合（第１〜第４の実施の形態）に比べて、第３半導体層１３９と第１半導体層１３１及び第２半導体層１３３との密着性を向上させることができる等の利点がある。

第３半導体層１３９は、第２半導体層１３３の第１の部分（段差部）１３３Ａの上面に設けられる。第２半導体層１３３の第１の部分１３３Ａは、第２半導体層１３３の第２の部分１３３Ｂの一部に設けられている。図４（ａ）の横方向の一点鎖線の上側が第１の部分１３３Ａであり、下側が第２の部分１３３Ｂである。なお、第１の部分１３３Ａは、ｎ型不純物をドープしてコンタクト層としてもよい。

なお、このように第２半導体層１３３を部分的に厚く形成することは、相対的観点からすれば、第２半導体層１３３の上面のうち、第３半導体層１３９が形成されていない領域をリセスして（凹部として）ノーマリオフ特性を得ようとする前述の従来の手法（図６（ｂ））と同じである。

しかしながら、本実施の形態においては、電子供給層たる第２半導体層１３３は、厚さがまず全範囲に渡って通常通り確保された上で、第３半導体層１３９の形成される範囲だけ特に厚くなるように形成され、また、厚み方向に段差をなして第２半導体層１３３の側面が露出するように形成されている。このため、ドライエッチングによってゲート電極の直下の電子供給層を数原子層程度の厚み以下としなければならない従来のリセスゲート構造とは異なり、より確実にノーマリオフ特性が得られ、また、製造が容易なために歩留まりの向上が見込まれる。また、前述の、図７のＩＤＳＳ１で表される、リセスによる飽和電流値の低下は、本実施の形態に係る半導体装置４１１には、生じない。

第２半導体層１３３と第３半導体層１３９とでは、第２半導体層１３３が厚くなっている上に、第３半導体層１３９自体の厚さも加わって、第２半導体層１３３の上面において段差が生じている。ゲート電極１５３は、ゲート絶縁膜１５７を伴いつつ、第２半導体層１３３の上面に形成された第３半導体層１３９の少なくとも側壁面から、第２半導体層１３３と第３半導体層１３９との境界を含み、段差によって露出した第２半導体層１３３の一部にかけての範囲を、覆うように形成される。ゲート電極１５３及びゲート絶縁膜１５７の断面は、図示するように、ソース電極１５１の上面にまで延伸し、結果的に階段状になることが望ましい。

図４（ａ）において、横の点線４６１及び４６３、縦の点線４６５及び４６７、は、以下の説明のためのものである。

ゲート電極１５３の上部は、第３半導体層１３９と第２半導体層１３３の第１の部分１３３Ａとの界面よりも高い位置、例えば図中の点線４６１で示される面より上に位置する必要がある。ゲート電極１５３の下部は、第３半導体層１３９と第２半導体層１３３の第１の部分１３３Ａとの界面よりも低い位置、例えば、図中の点線４６３で示される面より下に位置する必要がある。ゲート電極１５３は、第２半導体層１３３の第１の部分１３３Ａとゲート絶縁膜１５７とが接している部分の、第３半導体層１３９側の側壁端にあたる点線４６５から、ドレイン電極１５５側の側壁端となる点線４６７まで、延伸していることが望ましい。

本実施の形態に係る半導体装置４１１が動作するにあたって、２箇所の領域が重要である。ひとつは、第２半導体層１３３と第３半導体層１３９との境界を含む、点線４６１と点線４６３に挟まれた、楕円４７１で示される領域である。この領域における、本発明に特徴的な電気特性の発現のメカニズムは、第１の実〜４の実施の形態の場合と同様である。もうひとつ重要であるのは、２ＤＥＧ層１３７のうち、点線４６５と点線４６７とに挟まれた、楕円４７３で示される領域である。この領域における、本発明に特徴的な電気特性の発現のメカニズムについては、後述する。

本実施の形態に係る半導体装置４１１は、第３半導体層１３９としてヘテロ電極を採用し、ノーマリオフ特性を獲得する。そして、本実施の形態における第２半導体層１３３の第１の部分１３３Ａと第２の部分１３３Ｂとが、第１の実施の形態の２ＤＥＧ層１３７（図１（ａ））までの電流通路の役割を担うので、原理的には、本実施の形態における作用・効果は、第１の実施の形態における作用・効果と同様である。

ゲート電極１５３は、第３半導体層１３９と第２半導体層１３３の第１の部分１３３Ａとの境界をまたぐようにして、第３半導体層１３９の側面と第２半導体層１３３の第１の部分１３３Ａの側面とに、ゲート絶縁膜１５７を介して形成されている。

本実施の形態に係る半導体装置４１１のＨＥＭＴとしての動作を、図５に示す電子エネルギーの模式図を参照しつつ説明する。まず、ドレイン電極１５５の電位をソース電極１５１の電位よりも高くすると、第２半導体層１３３と第３半導体層１３９との間には逆バイアスが印加された状態になる。

ゲート電極１５３に電圧を加えないとき、上述のように、第２半導体層１３３と第３半導体層１３９との間には逆バイアスが印加された状態になり、ドレイン・ソース間には電流が流れない。図４（ａ）において楕円４７１及び楕円４７３により示される２つの領域を考慮に入れて、かかる状態を電子エネルギーの模式図として表すと、図５（ａ）のようになる。

領域４７１、すなわち第３半導体層１３９と電子供給層（第２半導体層１３３）との界面には、厚いヘテロ障壁が存在する。

したがって、図５（ａ）に示すように、第３半導体層１３９の内部の電子は２ＤＥＧ層１３７に到達することができない。よって、半導体装置４１１の内部には、電流が流れない。すなわち、半導体装置４１１は、ノーマリオフ特性を有する。

ここで、ゲート電極１５３に正の電圧を印加すると、領域４７１と領域４７３はいずれもゲート電極１５３からの電界の影響を受ける。特に、ゲート電極１５３に印加された電圧による電界は、領域４７１に含まれる界面と領域４７３に含まれる界面とに垂直方向に生じるため、ゲート電極１５３に印加された電圧の影響は大きい。

なお、領域４７１に含まれる界面に垂直方向に電界を生じさせるためには、第２半導体層１３３（段差部１３３Ａ）の側面と第３半導体層１３９の側面とを同一平面にすることが望ましい。つまり、第２半導体層１３３の側面と第３半導体層１３９の側面とが段差なく平坦につながっていることが望ましい。本実施の形態では、第３半導体層１３９をマスクとして第２半導体層１３３の側面を露出させるようにエッチングし、その後、ゲート絶縁膜１５７及びゲート電極１５３を積層し、所定のパターニングを施すことにより、容易に上記の構造を形成することができる。

ゲート電極１５３に正の電圧を印加した場合の電子のエネルギーの状態は、図５（ｂ）のようになる。まず、領域４７１、すなわち第３半導体層１３９と電子供給層（第２半導体層１３３）との界面におけるヘテロ障壁は、ゲート電極１５３の主に点線４６１と点線４６３とにより囲まれた部分からの電界により、図中の上向きの白抜き矢印（１）で示すように、薄くなる。さらに、２ＤＥＧ層１３７は、ゲート電極１５３の主に点線４６５と点線４６７とにより囲まれた部分からの電界により、図中の左向きの白抜き矢印（２）で示すように、低くなる。

このように、ヘテロ障壁が薄くなることと、低くなることが相まって、トンネル効果が生じやすくなる。すなわち、電子は、第３半導体層１３９から２ＤＥＧ層１３７に到達するようになる。こうして本実施の形態に係る半導体装置４１１においてソース電極１５１とドレイン電極１５５との間に電流が流れ、オン状態となる。

ゲート電極１５３に加えた電圧を高くすれば、ヘテロ障壁はさらに薄くかつ低くなるので、トンネル効果がより生じやすくなり、その結果、半導体装置４１１を流れる電流が増加する。このように、ゲート電圧ＶＧＳを制御することにより、ドレイン・ソース間電流ＩＤＳを制御することができる。

このように構成された第５の実施の形態に係る半導体装置４１１でも、第１の実施の形態に係る半導体装置１１１と同様の効果を得ることができる。

（第６の実施の形態）
本発明の第６の実施の形態に係る半導体装置４１３は、図４（ｂ）に示すように、第５の実施の形態に係る半導体装置４１１では、第２半導体層１３３の第２の部分１３３Ｂの上面の第３半導体層１３９を設ける領域に第１の部分１３３Ａを形成して第２半導体層１３３に段差を設けたのに対して、本実施の形態においては、くぼみ又は溝を設け、ゲート絶縁膜１５７を介して、ゲート電極１５３を、かかるくぼみ又は溝に埋め込むようにしている点が異なる。その他に関しては、実質的に同様であるので、重複する記載を省略する。

第２半導体層１３３の厚みは、全面に渡り、第５の実施の形態に係る半導体装置４１１の第２半導体層１３３のうち段差をなして厚くなっている部分の厚みに合わせてある。すなわち、従来の一般的な半導体装置６１１（図６（ａ））に比べると、第２半導体層１３３が厚い。

よって、仮に第２半導体層１３３の上面にそのままゲート電極１５３を形成してしまうと、従来の半導体装置に比べて、ゲート電極１５３の下面と２ＤＥＧ層１３７との距離が長すぎるために、ゲート電圧印加による２ＤＥＧ層上面（図中の界面４７３）におけるヘテロ障壁の厚さの制御が難しくなる。

そこで、本実施の形態においては、第２半導体層１３３の上面に十分な深さのくぼみ又は溝を掘り、ゲート電極１５３の一部分を、その下部にゲート絶縁膜１５７を沿わせつつ、第２半導体層１３３の内部に埋め込む。これにより、ゲート電極１５３下面と２ＤＥＧ層１３７上面との距離を縮め、界面４７３に存在するヘテロ障壁の制御が可能になる。

よって、本実施の形態に係る半導体装置４１３も、第５の実施の形態と同様の界面４７１及び４７３を有することになる。したがって、第５の実施の形態と同様に動作させることができる。

（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす記述及び図面はこの発明を限定するものであると理解するべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかになるはずである。

例えば第１〜第６の実施の形態において、第１半導体層１３１の下に、半導体層をエピタキシャル成長させるための周知の基板を設けたり、さらには、該基板と第１半導体層１３１との間にバッファ層を設けたりしてもよい。

上述の半導体装置の構成は例示であって、限定されるものではない。第１半導体層１３１及び第２半導体層１３３の例として窒化物系化合物半導体を挙げたが、ＧａＡｓ等、他のＩＩＩ−Ｖ族化合物半導体であってもよい。また、第２半導体層１３３とドレイン電極１５５との間や、第２半導体層１３３と第３半導体層１３９との間に、ｎ型不純物を添加したコンタクト層を挿入してもよい。あるいはまた、第１半導体層１３１と第２半導体層１３３との間に、ＡｌＮ層を挟んでもよい。これらを含んだものを半導体基体と呼ぶことにする。本発明に係る半導体装置には、この半導体基体全体も含まれる。

また、第１〜第４の実施の形態において、第３半導体層１３９は凹部を完全に埋めるまで厚く形成しなくてもよい。同様に、第５及び第６の実施の形態において、ゲート絶縁膜１５７の段差に合わせるようにしてゲート電極１５３に段差が設けられていてもよい。

また、第１〜第６の実施の形態において、２次元キャリアガス層を伝導路とするキャリアを電子として記載したが、正孔であっても構わない。

このように、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。

本発明の第１及び第２の実施の形態に係る半導体装置の断面模式図である。 本発明の第３及び第４の実施の形態に係る半導体装置の断面模式図である。 本発明の第１〜第４の実施の形態における、電子エネルギーとヘテロ障壁の関係を示す模式図である。 本発明の第５及び第６の実施の形態に係る半導体装置の断面模式図である。 本発明の第５及び第６の実施の形態における、電子エネルギーとヘテロ障壁の関係を示す模式図である。 従来のＨＥＭＴとして機能する半導体装置の断面模式図である。 ＨＥＭＴの電気特性を示す図である。

符号の説明

１１１，１１３，２１１，２１３，４１１，４１３，６１１，６１３…半導体装置
１３１…第１半導体層
１３３…第２半導体層
１３３Ａ…第１の部分
１３３Ｂ…第２の部分
１３５…ヘテロ界面（主面）
１３７…２ＤＥＧ層
１３９…第３半導体層
１５１…第１電極
１５３…第２電極
１５５…ドレイン電極
１５７…ゲート絶縁膜
１７１…接触部
６９１…リセス

Claims (6)

1. 第１半導体層と、
   前記第１半導体層の主面上に積層され、前記第１半導体層の主面側に２次元キャリアガス層を生じさせる第２半導体層と、
   前記第１半導体層及び前記第２半導体層と比して電子親和力が大きい半導体材料からなり、前記２次元キャリアガス層と電気的に接続された第３半導体層と、
   前記第２半導体層及び前記第３半導体層上に設けられた絶縁膜と、
   前記第３半導体層にオーミック接続される第１電極と、
   前記第２半導体層及び前記第３半導体層上に前記絶縁膜を介して設けられた第２電極と、
   前記第１電極との間に前記第２電極を介在させ、前記２次元キャリアガス層と電気的に接続された第３電極
   とを備えることを特徴とする半導体装置。
2. 前記第３半導体層の上方に前記絶縁膜及び前記第２電極が設けられており、
   前記第３半導体層の下方への高さが、前記第１半導体層と前記第２半導体層との界面の高さ以下であり、
   前記絶縁膜及び前記第２電極は、前記第１半導体層と前記第３半導体層との接触部の直上にも形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第２半導体層は段差部を有し、
   前記段差部の上面には、側面を前記段差部の側面と同一平面とする前記第３半導体層が設けられ、
   前記絶縁膜が、前記第２半導体層及び前記第３半導体層の同一平面である側面上に連続して設けられていることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第２半導体層の上面と前記第３半導体層の上面は、同一平面であることを特徴とする請求項１又は２に記載の半導体装置。
5. 前記第１半導体層と前記第２半導体層とは、互いに異なる窒化物系化合物半導体から構成されることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
6. 前記第３半導体層は、混晶半導体であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。

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