JP2010072242A - Display controller - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a display control technique for controlling the timing of input of a data signal to a display device in a smaller space on a substrate using a more inexpensive component. <P>SOLUTION: A CPU 102 outputs a power supply signal to a display 103 through a power supply signal line 106, and also outputs the data signal to a data signal control circuit 104 through a data signal line 107 with a predetermined time lag. The data signal control circuit 104 temporarily holds the data signal once inputting it from a graphic processor 101, and outputs the data signal through a data signal line 108 in response to input of the power supply signal as a control signal from a capacitor 105 on a power supply signal line 109 branching off from the power supply signal line 106. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、表示装置におけるデータの表示を制御する表示制御装置及び表示装置に関する。   The present invention relates to a display control device and a display device that control display of data on a display device.

ディスプレイにデータを表示させるためには、ディスプレイ固有の規定を満たす必要がある。その規定とは、電源から供給される電源信号の入力する順番や、電圧の値、傾きなど様々である。その一つに、電源信号とグラフィックプロセッサから供給されるデータ信号とを入力するタイミングの規定がある。電源信号が入力されてから、数ms（例えば40ms）後にデータ信号が入力されなければならないというものである。このようなタイミングを規定するのは以下の理由からである。仮に、ディスプレイにデータ信号が入力されてから電源信号が入力された場合、ディスプレイを構成する液晶などに直流電圧が印加されてしまい、データを正しく表示できない恐れがあるからである。このタイミングの制御は一般的にはグラフィックプロセッサが行なう。このようなグラフィックプロセッサは例えば特許文献１に記載されている。しかし、グラフィックプロセッサだけで制御しきれないことがあったりグラフィックプロセッサの不具合があったりする。このため、グラフィックプロセッサとディスプレイとの間にＩＣ(Integrated Circuit)などの電子部品を別に設けて、このＩＣにより入力のタイミングを調整することがある。ＩＣによるタイミングの調整は従来、以下の方法により行われていた。第１のＩＣで、グラフィックプロセッサから出力されたデータ信号であるＬＶＤＳ(Low voltage differential signaling)の信号をＴＴＬ(transistor-transistor logic)の信号に変換し、第２のＩＣで、ＴＴＬの信号を逆変換してＬＶＤＳの信号に再度戻すという方法である。この方法により、データ信号の入力を遅延させて、電源信号の入力とのタイミングを調整していた。   In order to display data on the display, it is necessary to satisfy the display-specific regulations. The regulation is various such as the input order of the power signal supplied from the power source, the voltage value, and the slope. One of them is the definition of the timing for inputting the power signal and the data signal supplied from the graphic processor. The data signal must be input several ms (for example, 40 ms) after the power supply signal is input. The reason for defining such timing is as follows. This is because if a power signal is input after a data signal is input to the display, a DC voltage is applied to the liquid crystal or the like that constitutes the display, and data may not be displayed correctly. This timing control is generally performed by a graphic processor. Such a graphic processor is described in Patent Document 1, for example. However, the graphic processor alone may not be able to be controlled, or there may be a malfunction of the graphic processor. For this reason, an electronic component such as an IC (Integrated Circuit) is separately provided between the graphic processor and the display, and the input timing may be adjusted by the IC. Conventionally, the timing adjustment by the IC has been performed by the following method. The first IC converts a low voltage differential signaling (LVDS) signal, which is a data signal output from the graphic processor, into a TTL (transistor-transistor logic) signal, and the second IC reverses the TTL signal. In this method, the signal is converted and returned to the LVDS signal. By this method, the input of the data signal is delayed to adjust the timing with the input of the power supply signal.

特開２００２−１０８２９３号公報JP 2002-108293 A

しかしながら、変換及び逆変換により信号の入力のタイミングを調整する方法だと、以下の問題がある。信号を変換するためのＩＣの大きさが大きく、また、変換を行うＩＣと逆変換を行うＩＣとの両方が必要であるため、基板上のスペースをとってしまう。製品の小型化やコストのことを考えると、できるだけ少ないスペースでより安価な部品を使うことが望まれる。   However, the method of adjusting the timing of signal input by conversion and inverse conversion has the following problems. Since the size of the IC for converting the signal is large and both the IC for performing the conversion and the IC for performing the reverse conversion are necessary, a space on the substrate is taken up. Considering the miniaturization and cost of products, it is desirable to use cheaper parts in as little space as possible.

本発明は、上記に鑑みてなされたものであって、基板上のより少ないスペースでより安価な部品を使って、データ信号の表示装置への入力のタイミングを調整可能な表示制御装置を提供することを目的とする。   The present invention has been made in view of the above, and provides a display control device that can adjust the timing of input of a data signal to a display device using less expensive components in a smaller space on a substrate. For the purpose.

上述した課題を解決し、本発明は、表示制御装置であって、表示装置におけるデータの表示を制御する手段であって、前記表示装置に対して供給する電源信号又は前記表示装置に対して前記電源信号を供給するための電源供給制御信号と、前記データを前記表示装置に表示させるためのデータ信号とを出力する描画制御手段と、前記電源信号又は前記電源供給制御信号を遅延させた信号を制御信号として用いて、前記データ信号の前記表示装置への入力のタイミングを制御するタイミング制御手段とを備えることを特徴とする。   The present invention solves the above-described problems, and the present invention is a display control device that controls display of data in a display device, and is a power signal supplied to the display device or the display device. A drawing control means for outputting a power supply control signal for supplying a power signal and a data signal for displaying the data on the display device; and a signal obtained by delaying the power signal or the power supply control signal. Timing control means for controlling the input timing of the data signal to the display device as a control signal.

また、本発明は、表示装置であって、データを表示する表示手段と、上記の表示制御装置とを備えることを特徴とする。   In addition, the present invention is a display device including a display unit that displays data and the display control device described above.

本発明によれば、基板上のより少ないスペースでより安価な部品を使って、データ信号の表示装置への入力のタイミングを調整可能になる。   According to the present invention, it is possible to adjust the timing of input of a data signal to a display device using less expensive components in a smaller space on the substrate.

以下に添付図面を参照して、この発明にかかる表示制御装置及び表示装置の最良な実施の形態を詳細に説明する。   Exemplary embodiments of a display control device and a display device according to the present invention will be explained below in detail with reference to the accompanying drawings.

[実施の形態]
図１は、表示制御装置について、本実施の形態にかかる主要部の構成を例示する図である。基板１００には、グラフィックプロセッサ１０１と、データ信号制御回路１０４とが配設される。グラフィックプロセッサ１０１と、ディスプレイ１０３とは電源信号線１０６を介して接続される。電源信号線１０６からは電源信号線１０９が分岐している。電源信号線１０９にはコンデンサ１０５が設けられている。コンデンサ１０５を介してグラフィックプロセッサ１０１とデータ信号制御回路１０４とが接続される。また、グラフィックプロセッサ１０１とデータ信号制御回路１０４とはデータ信号線１０７を介して接続される。データ信号制御回路１０４とディスプレイ１０３とはデータ信号線１０８を介して接続される。尚、本実施の形態においては、ディスプレイ１０３には、例えば液晶を使用し、その電源信号の電圧は3.3Vであるとする。また、その電源信号の電圧は、データ信号制御回路１０４の電源電圧Vcc以下であるとする。 [Embodiment]
FIG. 1 is a diagram illustrating a configuration of a main part according to the present embodiment in the display control apparatus. A graphic processor 101 and a data signal control circuit 104 are disposed on the substrate 100. The graphic processor 101 and the display 103 are connected via a power signal line 106. A power supply signal line 109 branches from the power supply signal line 106. A capacitor 105 is provided on the power signal line 109. The graphic processor 101 and the data signal control circuit 104 are connected via the capacitor 105. The graphic processor 101 and the data signal control circuit 104 are connected via a data signal line 107. The data signal control circuit 104 and the display 103 are connected via a data signal line 108. In the present embodiment, for example, liquid crystal is used for the display 103, and the voltage of the power signal is 3.3V. Further, the voltage of the power signal is assumed to be equal to or lower than the power voltage Vcc of the data signal control circuit 104.

グラフィックプロセッサ１０１は、ＣＰＵ１０２を有し、ディスプレイ１０３におけるデータの表示を制御する。ＣＰＵ１０２は、図示しない電源ユニットから電源が入力されると、電源信号線１０６を介して電源信号をディスプレイ１０３に出力すると共に、ディスプレイ１０３にデータを表示させるためのデータ信号を生成し、これを所定の時間遅延させてデータ信号線１０７を介してデータ信号制御回路１０４に出力する。所定の時間としては、ＣＰＵ１０２において設定可能な時間が数種類（16ms,256ms,512msなど）あるが、本実施の形態においては16msとする。ＣＰＵ１０２から出力された電源信号は、ディスプレイ１０３に入力されると共に、電源信号線１０６から分岐した電源信号線１０９を介してコンデンサ１０５に入力され、所定の容量の電荷の蓄積後に、データ信号制御回路１０４へと入力される。所定の容量は例えば0.01uFとする。データ信号制御回路１０４は、グラフィックプロセッサ１０１からデータ信号が入力されるとこれを一時的に保持し、コンデンサ１０５から電源信号が制御信号として入力されると、これを契機に、データ信号線１０８を介してデータ信号を出力する。尚、データ信号は、例えば、５つのＬＶＤＳの信号であり、各信号に対応してデータ信号線１０７，１０８各々は実際には５本あるが、同図においては図の簡略化のため１本で表している。   The graphic processor 101 has a CPU 102 and controls display of data on the display 103. When power is input from a power supply unit (not shown), the CPU 102 outputs a power signal to the display 103 via the power signal line 106 and generates a data signal for causing the display 103 to display data. Output to the data signal control circuit 104 via the data signal line 107. As the predetermined time, there are several types of time (16 ms, 256 ms, 512 ms, etc.) that can be set in the CPU 102, but in this embodiment it is 16 ms. The power signal output from the CPU 102 is input to the display 103 and also input to the capacitor 105 via the power signal line 109 branched from the power signal line 106. After the charge of a predetermined capacity is accumulated, the data signal control circuit 104 is input. The predetermined capacity is, for example, 0.01 uF. When the data signal is input from the graphic processor 101, the data signal control circuit 104 temporarily holds the data signal. When the power signal is input as the control signal from the capacitor 105, the data signal control circuit 104 triggers the data signal line 108. The data signal is output via Note that the data signal is, for example, five LVDS signals, and there are actually five data signal lines 107 and 108 corresponding to each signal, but in FIG. It is represented by

図２は、データ信号制御回路１０４の構成を例示する図である。３つのデータ信号制御ＩＣ１１０ａ〜１１０ｃと、コネクタ１１４と有する。データ信号制御ＩＣ１１０ａ〜１１０ｃは、データ信号を操作するＩＣであり、例えば、データ信号を２つに分岐したり、２つのデータ信号を選択的に取り出したり、データ信号をバッファしたりするＭＡＸ９１５２（商標）を用いて構成される。尚、以降、データ信号制御ＩＣ１１０ａ〜１１０ｃについて各々区別する必要がない場合には、単にデータ信号制御ＩＣ１１０と記載する。データ信号制御ＩＣ１１０は、入力ピン１１１と、出力ピン１１２と、イネーブルピン１１３とを有する。入力ピン１１１には、グラフィックプロセッサ１０１から出力されたデータ信号が入力される。イネーブルピン１１３には、グラフィックプロセッサ１０１から出力された電源信号がコンデンサ１０５及び電源信号線１０９を介して制御信号として入力される。出力ピン１１２は、イネーブルピン１１３に制御信号が入力されたときに、入力ピン１１１に入力されたデータ信号を出力する。尚、同図に示されるように、データ信号制御ＩＣ１１０ａは、入力ピン１１１及び出力ピン１１２を各々１つ有するが、データ信号制御ＩＣ１１０ｂ，１１０ｃは各々、入力ピン１１１及び出力ピン１１２を各々２つ有する。即ち、各入力ピン１１１には、５つのＬＶＤＳの各信号が入力され、出力ピン１１３は各信号を出力する。コネクタ１１４は、３つのデータ信号制御ＩＣ１１０ａ〜１１０ｃの各出力ピン１１２から出力されたデータ信号を出力する。   FIG. 2 is a diagram illustrating a configuration of the data signal control circuit 104. Three data signal control ICs 110 a to 110 c and a connector 114 are provided. The data signal control ICs 110a to 110c are ICs for manipulating the data signal. For example, the MAX 9152 (trademark) that branches the data signal into two, selectively extracts the two data signals, and buffers the data signals. ). Hereinafter, when there is no need to distinguish the data signal control ICs 110a to 110c, they are simply referred to as the data signal control IC 110. The data signal control IC 110 has an input pin 111, an output pin 112, and an enable pin 113. A data signal output from the graphic processor 101 is input to the input pin 111. The power signal output from the graphic processor 101 is input to the enable pin 113 as a control signal via the capacitor 105 and the power signal line 109. The output pin 112 outputs a data signal input to the input pin 111 when a control signal is input to the enable pin 113. As shown in the figure, the data signal control IC 110a has one input pin 111 and one output pin 112, but each of the data signal control ICs 110b and 110c has two input pins 111 and two output pins 112, respectively. Have. That is, each LVDS signal is input to each input pin 111, and the output pin 113 outputs each signal. The connector 114 outputs the data signal output from each output pin 112 of the three data signal control ICs 110a to 110c.

以上のような構成において、グラフィックプロセッサ１０１から出力された電源信号は、コンデンサ１０５の容量に応じて24ms程度遅延してデータ信号制御回路１０４に入力される。そして、この電源信号である制御信号の入力を契機として、電源信号より16ms程度遅延してグラフィックプロセッサ１０１から出力されたデータ信号がデータ信号制御回路１０４から出力される。この結果、ディスプレイ１０３には、電源信号の入力に比べて合計で40ms程度遅延してデータ信号が入力される。   In the above configuration, the power supply signal output from the graphic processor 101 is input to the data signal control circuit 104 with a delay of about 24 ms in accordance with the capacity of the capacitor 105. In response to the input of the control signal, which is a power signal, the data signal output from the graphic processor 101 is output from the data signal control circuit 104 with a delay of about 16 ms from the power signal. As a result, the data signal is input to the display 103 with a total delay of about 40 ms compared to the input of the power supply signal.

図３は、グラフィックプロセッサ１０１から出力されてディスプレイ１０３に入力される電源信号ＤＳ１、データ信号制御回路１０４に入力される制御信号ＳＳ１、グラフィックプロセッサ１０１から出力されるデータ信号ＤＴＳ１及びディスプレイ１０３に入力されるデータ信号ＤＴＳ２の状態を時系列に例示するタイミングチャートである。同図に示されるように、電源信号ＤＳ１がグラフィックプロセッサ１０１から出力されてから24ms後に、制御信号ＳＳ１がデータ信号制御回路１０４に入力される。また、グラフィックプロセッサ１０１から電源信号ＤＳ１が出力されてから16ms後にデータ信号ＤＴＳ１が出力されてデータ信号制御回路１０４に入力される。そして、電源信号ＤＳ１より24ms遅延した制御信号ＳＳ１がデータ信号制御回路１０４に入力されると、電源信号ＤＳ１より16ms遅延したデータ信号ＤＴＳ１がデータ信号制御回路１０４から順次出力されてディスプレイ１０３に入力される。従って、ディスプレイ１０３には、電源信号ＤＳ１より合計40ms遅延してデータ信号ＤＴＳ２が入力されることになる。   FIG. 3 shows a power signal DS1 output from the graphic processor 101 and input to the display 103, a control signal SS1 input to the data signal control circuit 104, a data signal DTS1 output from the graphic processor 101, and the display 103. 6 is a timing chart illustrating the state of the data signal DTS2 as a time series. As shown in the figure, 24 ms after the power supply signal DS1 is output from the graphic processor 101, the control signal SS1 is input to the data signal control circuit 104. Further, the data signal DTS1 is output 16 ms after the power signal DS1 is output from the graphic processor 101 and is input to the data signal control circuit 104. When the control signal SS1 delayed by 24 ms from the power signal DS1 is input to the data signal control circuit 104, the data signal DTS1 delayed by 16 ms from the power signal DS1 is sequentially output from the data signal control circuit 104 and input to the display 103. The Therefore, the data signal DTS2 is input to the display 103 with a total delay of 40 ms from the power supply signal DS1.

以上のようにして、コンデンサ１０５及びデータ信号制御回路１０４により、ディスプレイ１０３へのデータ信号の入力のタイミングが制御される。即ち、データ信号を変換するのではなく、データ信号を操作するデータ信号制御回路１０４をバッファとして利用し、このデータ信号制御回路１０４のイネーブルピン１１２に電源信号を遅延させて制御信号として入力することによって、グラフィックプロセッサ１０１の外部で、ディスプレイ１０３にデータ信号を入力するタイミングを調整することができる。言い換えると、イネーブルピン１１２に制御信号が入力されなければ、このデータ信号制御回路１０４からデータ信号が出力されることはないため、電源信号より先にデータ信号がグラフィックプロセッサ１０１から出力されたとしても、データ信号制御回路１０４が壁のような役割を果たし、電源信号より先にデータ信号がディスプレイ１０３に入力されてしまう可能性が極めて低くなる。従って、電源信号を入力してから数ms後にデータ信号を入力させなければならないという規定をクリアし、ディスプレイ１０３においてデータを正常に表示させることができる。また、データ信号制御回路１０４を用いることで基板１上のスペースの使用を節約することができ、基板の小型化から製品自体の小型化、また製品のコストを下げることができる。   As described above, the input timing of the data signal to the display 103 is controlled by the capacitor 105 and the data signal control circuit 104. That is, instead of converting the data signal, the data signal control circuit 104 for manipulating the data signal is used as a buffer, and the power signal is delayed and input to the enable pin 112 of the data signal control circuit 104 as a control signal. Thus, the timing for inputting the data signal to the display 103 can be adjusted outside the graphic processor 101. In other words, if the control signal is not input to the enable pin 112, the data signal is not output from the data signal control circuit 104. Therefore, even if the data signal is output from the graphic processor 101 prior to the power supply signal. The data signal control circuit 104 functions like a wall, and the possibility that the data signal is input to the display 103 before the power signal is extremely low. Therefore, it is possible to clear the rule that a data signal must be input several ms after the power supply signal is input, and to display data normally on the display 103. Further, by using the data signal control circuit 104, it is possible to save space usage on the substrate 1, and it is possible to reduce the size of the product itself from the size reduction of the substrate and the cost of the product.

[変形例]
なお、本発明は前記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、前記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。また、以下に例示するような種々の変形が可能である。 [Modification]
Note that the present invention is not limited to the above-described embodiment as it is, and can be embodied by modifying the constituent elements without departing from the scope of the invention in the implementation stage. Moreover, various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, constituent elements over different embodiments may be appropriately combined. Further, various modifications as exemplified below are possible.

上述した実施の形態においては、ディスプレイ１０３は、電源信号が入力されてから数ms後にデータ信号が入力されなければならないという規定に従うものであれば、表示方式は液晶に限定されず、その他、例えば、有機ＥＬやプラズマを利用したものであっても良い。   In the embodiment described above, the display method is not limited to liquid crystal as long as the display 103 conforms to the rule that a data signal must be input several ms after the power supply signal is input. Alternatively, organic EL or plasma may be used.

上述した実施の形態においては、制御信号をデータ信号制御回路１０４へ入力させるための構成として、電源信号線１０６から分岐した電源信号線１０９にコンデンサ１０５を設けたが、これに限らず、コンデンサ１０５の代わりに、抵抗(R)を設けるようにしても良いし、コンデンサ１０５及び抵抗（R）の両方を設けるようにしても良い。   In the embodiment described above, the capacitor 105 is provided in the power supply signal line 109 branched from the power supply signal line 106 as a configuration for inputting the control signal to the data signal control circuit 104. However, the present invention is not limited to this. Instead of this, a resistor (R) may be provided, or both the capacitor 105 and the resistor (R) may be provided.

上述した実施の形態においては、コンデンサ１０５の容量は0.01uFであるとしたが、これに限らない。また、ＣＰＵ１０２から出力するデータ信号を電源信号に対して遅延させる時間は16msであるとしたが、これに限らない。   In the embodiment described above, the capacitance of the capacitor 105 is 0.01 uF, but this is not limitative. In addition, although the time for delaying the data signal output from the CPU 102 with respect to the power supply signal is 16 ms, the present invention is not limited to this.

上述した実施の形態においては、電源信号は、グラフィックプロセッサ１０１から出力されてディスプレイ１０３に供給されるように構成した。しかし、電源から供給される電源信号を出力するバッファ回路（図示せず）とディスプレイ１０３とを接続し、バッファ回路とグラフィックプロセッサ１０１とを接続し、バッファ回路を開通させて電源信号をディスプレイ１０３に供給するための電源供給制御信号をグラフィックプロセッサ１０１から出力することで、ディスプレイ１０３に電源信号が供給されるように構成しても良い。   In the embodiment described above, the power signal is output from the graphic processor 101 and supplied to the display 103. However, a buffer circuit (not shown) that outputs a power signal supplied from a power source is connected to the display 103, the buffer circuit and the graphic processor 101 are connected, the buffer circuit is opened, and the power signal is sent to the display 103. A power supply signal may be supplied to the display 103 by outputting a power supply control signal for supply from the graphic processor 101.

表示装置について、一実施の形態にかかる主要部の構成を例示する図である。It is a figure which illustrates the composition of the principal part concerning one embodiment about a display. 同実施の形態にかかるデータ信号制御回路の構成を例示する図である。It is a figure which illustrates the structure of the data signal control circuit concerning the embodiment. 同実施の形態にかかる電源信号ＤＳ１、制御信号ＳＳ１、データ信号ＤＴＳ１及びデータ信号ＤＴＳ２の状態を時系列に例示するタイミングチャートである。3 is a timing chart illustrating the states of a power signal DS1, a control signal SS1, a data signal DTS1, and a data signal DTS2 according to the embodiment in time series.

符号の説明Explanation of symbols

１００ 基板
１０１ グラフィックプロセッサ
１０３ ディスプレイ
１０４ データ信号制御回路
１０５ コンデンサ
１０６ 電源信号線
１０７ データ信号線
１０８ データ信号線
１０９ 電源信号線
１１０，１１０ａ，１１０ｂ，１１０ｃ データ信号制御ＩＣ
１１１ 入力ピン
１１２ 出力ピン
１１３ イネーブルピン
１１４ コネクタ 100 substrate 101 graphic processor 103 display 104 data signal control circuit 105 capacitor 106 power signal line 107 data signal line 108 data signal line 109 power signal line 110, 110a, 110b, 110c data signal control IC
111 Input pin 112 Output pin 113 Enable pin 114 Connector

Claims (6)

表示装置におけるデータの表示を制御する手段であって、前記表示装置に対して供給する電源信号又は前記表示装置に対して前記電源信号を供給するための電源供給制御信号と、前記データを前記表示装置に表示させるためのデータ信号とを出力する描画制御手段と、
前記電源信号又は前記電源供給制御信号を遅延させた信号を制御信号として用いて、前記データ信号の前記表示装置への入力のタイミングを制御するタイミング制御手段とを備える
ことを特徴とする表示制御装置。 Means for controlling display of data in the display device, the power signal supplied to the display device or the power supply control signal for supplying the power signal to the display device, and the data to the display A drawing control means for outputting a data signal for display on the apparatus;
A display control device comprising timing control means for controlling the timing of input of the data signal to the display device, using the power signal or a signal obtained by delaying the power supply control signal as a control signal. . 前記タイミング制御手段は、
前記描画制御手段が出力した電源信号から分岐した電源信号又は前記電源供給制御信号が前記制御信号として入力され、所定の容量の電荷を蓄積した後前記電源信号を出力するコンデンサと、
前記描画制御手段が出力した前記データ信号が入力され、前記コンデンサが出力した前記電源信号が入力され、当該電源信号が入力されたときに、前記データ信号を出力するデータ信号制御回路とを有する
ことを特徴とする請求項１に記載の表示制御装置。 The timing control means includes
A power supply signal branched from the power supply signal output by the drawing control means or the power supply control signal is input as the control signal, and a capacitor that outputs the power supply signal after accumulating charges of a predetermined capacity;
A data signal control circuit that receives the data signal output from the drawing control unit, receives the power signal output from the capacitor, and outputs the data signal when the power signal is input; The display control apparatus according to claim 1. 前記データ信号制御回路は、入力ピンと、イネーブルピンと、出力ピンとを有し、
前記入力ピンに、前記データ信号が入力され、
前記イネーブルピンに、前記電源信号又は前記電源供給制御信号が入力され、
前記出力ピンが、前記イネーブルピンに前記電源信号又は前記電源供給制御信号が入力されたときに、前記入力ピンに入力された前記データ信号を出力する
ことを特徴とする請求項２に記載の表示制御装置。 The data signal control circuit has an input pin, an enable pin, and an output pin,
The data signal is input to the input pin,
The power supply signal or the power supply control signal is input to the enable pin,
The display according to claim 2, wherein the output pin outputs the data signal input to the input pin when the power signal or the power supply control signal is input to the enable pin. Control device. 前記表示装置に対して前記電源信号を出力するバッファ回路を更に備え、
前記描画制御手段は、前記電源供給制御信号を前記バッファ回路に対して出力し、前記データ信号を前記タイミング制御手段に対して出力し、
前記バッファ回路は、前記電源供給制御信号が出力されたときに、前記電源信号を出力する
ことを特徴とする請求項１乃至３のいずれか一項に記載の表示制御装置。 A buffer circuit for outputting the power signal to the display device;
The drawing control means outputs the power supply control signal to the buffer circuit, and outputs the data signal to the timing control means,
4. The display control apparatus according to claim 1, wherein the buffer circuit outputs the power signal when the power supply control signal is output. 5. 前記描画制御手段は、前記電源信号又は前記電源供給制御信号を出力した後、所定の時間後に前記データ信号を出力する
ことを特徴とする請求項１乃至４のいずれか一項に記載の表示制御装置。 5. The display control according to claim 1, wherein the drawing control unit outputs the data signal after a predetermined time after outputting the power signal or the power supply control signal. 6. apparatus. データを表示する表示装置と、
請求項１乃至５のいずれか一項に記載の表示制御装置とを備える
ことを特徴とする表示装置。 A display device for displaying data;
A display device comprising the display control device according to claim 1.
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