KR102238637B1 - Display Device - Google Patents

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KR102238637B1 KR1020140123555A KR20140123555A KR102238637B1 KR 102238637 B1 KR102238637 B1 KR 102238637B1 KR 1020140123555 A KR1020140123555 A KR 1020140123555A KR 20140123555 A KR20140123555 A KR 20140123555A KR 102238637 B1 KR102238637 B1 KR 102238637B1
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Abstract

본 발명은 표시패널, 구동부, 타이밍제어부, 제1전원공급부, 제2전원공급부 및 시퀀스제어부를 포함한다. 표시패널은 영상을 표시한다. 구동부는 표시패널에 구동신호를 공급한다. 타이밍제어부는 구동부를 제어한다. 제1전원공급부는 타이밍제어부에 공급되는 제1전원을 출력한다. 제2전원공급부는 타이밍제어부에 공급되며 제1전원과 다른 레벨을 갖는 제2전원을 출력한다. 시퀀스제어부는 제1 및 제2전원공급부로부터 출력된 제1전원과 제2전원의 라이징 엣지 타임을 조절한다.The present invention includes a display panel, a driving unit, a timing control unit, a first power supply unit, a second power supply unit, and a sequence control unit. The display panel displays an image. The driver supplies a driving signal to the display panel. The timing control section controls the drive section. The first power supply unit outputs first power supplied to the timing control unit. The second power supply unit is supplied to the timing control unit and outputs a second power supply having a level different from that of the first power supply. The sequence control unit adjusts the rising edge time of the first power and the second power output from the first and second power supply units.

Description

표시장치{Display Device}Display Device

본 발명은 표시장치에 관한 것이다.The present invention relates to a display device.

정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광표시장치(Organic Light Emitting Display: OLED), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.As information technology develops, the market for display devices, which is a connection medium between users and information, is growing. Accordingly, the use of display devices such as an organic light emitting display (OLED), a liquid crystal display (LCD), and a plasma display panel (PDP) is increasing.

앞서 설명한 표시장치 중 일부 예컨대, 액정표시장치나 유기전계발광표시장치에는 매트릭스 형태로 배치된 복수의 서브 픽셀을 포함하는 표시패널과 표시패널을 구동하는 구동부가 포함된다. 구동부에는 표시패널에 스캔신호(또는 게이트신호)를 공급하는 스캔구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다. 위와 같은 표시장치는 매트릭스 형태로 배치된 서브 픽셀들에 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 발광을 하게 됨으로써 영상을 표시할 수 있게 된다.Some of the above-described display devices, for example, a liquid crystal display device or an organic light emitting display device, include a display panel including a plurality of sub-pixels arranged in a matrix form and a driver driving the display panel. The driver includes a scan driver that supplies a scan signal (or a gate signal) to the display panel, and a data driver that supplies a data signal to the display panel. In the above display device, when a scan signal and a data signal are supplied to subpixels arranged in a matrix form, the selected subpixel emits light, thereby displaying an image.

앞서 설명한 표시장치는 전원공급부로부터 출력된 전원을 이용한다. 전원공급부는 외부로부터 공급된 전원을 다양한 레벨의 전원으로 생성 및 출력한다. 전원공급부는 표시장치가 요구하는 파워 온 시퀀스에 대응하여 다양한 레벨의 전원을 정상 레벨로 형성할 수 있어야 한다. 그런데, 전원공급부에 포함된 장치들 간의 파워 온 타임이 다른바 이를 표시장치가 요구하는 파워 온 시퀀스에 대응하여 설정할 수 있도록 구성해 주어야 한다.The display device described above uses power output from the power supply unit. The power supply unit generates and outputs power supplied from the outside as power of various levels. The power supply unit must be capable of forming various levels of power to a normal level in response to the power-on sequence required by the display device. However, since the power-on time between devices included in the power supply unit is different, it must be configured so that it can be set in response to the power-on sequence required by the display device.

상술한 배경기술의 문제점을 해결하기 위한 본 발명은 표시장치가 요구하는 파워 온 시퀀스에 대응되도록 전원공급부로부터 출력되는 전원의 파워 온 타임을 구분하는 것이다.The present invention for solving the problems of the above-described background art is to classify the power-on time of the power output from the power supply to correspond to the power-on sequence required by the display device.

상술한 과제 해결 수단으로 본 발명은 표시패널, 구동부, 타이밍제어부, 제1전원공급부, 제2전원공급부 및 시퀀스제어부를 포함한다. 표시패널은 영상을 표시한다. 구동부는 표시패널에 구동신호를 공급한다. 타이밍제어부는 구동부를 제어한다. 제1전원공급부는 타이밍제어부에 공급되는 제1전원을 출력한다. 제2전원공급부는 타이밍제어부에 공급되며 제1전원과 다른 레벨을 갖는 제2전원을 출력한다. 시퀀스제어부는 제1 및 제2전원공급부로부터 출력된 제1전원과 제2전원의 라이징 엣지 타임을 조절한다.As a means for solving the above-described problems, the present invention includes a display panel, a driving unit, a timing control unit, a first power supply unit, a second power supply unit, and a sequence control unit. The display panel displays an image. The driver supplies a driving signal to the display panel. The timing control section controls the drive section. The first power supply unit outputs first power supplied to the timing control unit. The second power supply unit is supplied to the timing control unit and outputs a second power supply having a level different from that of the first power supply. The sequence control unit adjusts the rising edge time of the first power and the second power output from the first and second power supply units.

시퀀스제어부는 제1전원보다 높은 레벨을 갖는 제2전원의 출력 타임을 지연할 수 있다.The sequence control unit may delay the output time of the second power supply having a higher level than the first power supply.

시퀀스제어부는 제1전원공급부로부터 출력된 제1전원을 이용(또는 참조)하여 제2전원공급부로부터 출력된 제2전원을 제n(n은 1 이상 정수)시간 동안 지연한 후 출력하는 지연회로부를 포함할 수 있다.The sequence control unit uses (or refers to) the first power output from the first power supply unit to delay the second power output from the second power supply unit for an n-th (n is an integer greater than or equal to 1) time, and then outputs the delay circuit unit. Can include.

지연회로부는 제1전원공급부로부터 출력된 제1전원이 로직하이 상태로 공급되면 턴온되는 제1트랜지스터와, 제2전원공급부로부터 출력된 제2전원이 로직하이 상태로 공급되면 턴온되는 제2트랜지스터를 포함하는 스위치 회로부와, 스위치 회로부, 제2전원공급부의 출력단, 제1전원공급부의 출력단 및 그라운드라인에 연결된 제1 내지 제7저항기와, 스위치 회로부와 그라운드라인 사이에 연결된 제1커패시터를 포함할 수 있다.The delay circuit unit includes a first transistor that turns on when the first power output from the first power supply is supplied in a logic high state, and a second transistor that turns on when the second power output from the second power supply is supplied in a logic high state. A switch circuit unit including, a switch circuit unit, an output terminal of the second power supply unit, an output terminal of the first power supply unit, and first to seventh resistors connected to the ground line, and a first capacitor connected between the switch circuit unit and the ground line. have.

제1저항기는 제2전원공급부의 출력단에 일단이 연결되고 제2저항기의 일단에 타단이 연결되고, 제2저항기는 제1저항기의 타단에 일단이 연결되고 제2트랜지스터의 베이스전극 및 제1트랜지스터의 콜렉터전극에 타단이 연결되고, 제3저항기는 제2전원공급부의 출력단에 일단이 연결되고 제2트랜지스터의 콜렉터전극 및 제1커패시터의 일단에 타단이 연결되고, 제4저항기는 제2트랜지스터의 콜렉터전극 및 제5저항기의 일단에 일단이 연결되고 제2전원이 출력되는 제2전원라인에 타단이 연결되고, 제5저항기는 제2트랜지스터의 콜렉터전극 및 제4저항기의 일단에 일단이 연결되고 제1전원공급부의 출력단 및 제6저항기의 일단에 타단이 연결되고, 제6저항기는 제1전원공급부의 출력단 및 제5저항기의 타단에 일단이 연결되고 제1트랜지스터의 베이스전극 및 제7저항기의 일단에 타단이 연결되고, 제7저항기는 제6저항기의 타단에 일단이 연결되고 그라운드라인에 타단이 연결되고, 제1커패시터는 제2트랜지스터의 콜렉터전극, 제3저항기의 타단 및 제4저항기의 일단에 일단이 연결되고 그라운드라인에 타단이 연결될 수 있다.The first resistor has one end connected to the output terminal of the second power supply and the other end connected to one end of the second resistor, and the second resistor has one end connected to the other end of the first resistor, and the base electrode and the first transistor of the second transistor The other end is connected to the collector electrode of, and the third resistor has one end connected to the output end of the second power supply, the other end is connected to the collector electrode of the second transistor and one end of the first capacitor, and the fourth resistor is connected to the second transistor. One end is connected to one end of the collector electrode and the fifth resistor, and the other end is connected to the second power line through which the second power is output, and the fifth resistor is connected to the collector electrode of the second transistor and one end of the fourth resistor. The other end is connected to the output terminal of the first power supply and one end of the sixth resistor, and the other end of the sixth resistor is connected to the output terminal of the first power supply and the other end of the fifth resistor, and the base electrode of the first transistor and the seventh resistor. The other end is connected to one end, the other end of the seventh resistor is connected to the other end of the sixth resistor and the other end is connected to the ground line, and the first capacitor is the collector electrode of the second transistor, the other end of the third resistor, and the fourth resistor. One end can be connected to one end and the other end can be connected to the ground line.

본 발명은 전원공급부로부터 출력되는 다양한 레벨의 전원을 표시장치가 요구하는 파워 온 시퀀스에 대응하여 적시에 정상 레벨로 형성할 수 있는 효과가 있다. 또한, 본 발명은 전원공급부에 포함된 장치들 간의 파워 온 타임이 다른 문제를 해결할 수 있게 되므로 이상 클록신호 발생에 따라 표시패널에 플리커(Flicker)나 잔상이 발생하는 문제를 해소 및 개선할 수 있는 효과가 있다. 또한, 본 발명은 파워 온 시퀀스를 조절하는 회로의 구성을 단순화하여 제조비용을 절감할 수 있는 효과가 있다.According to the present invention, various levels of power output from the power supply unit can be formed to a normal level in a timely manner in response to a power-on sequence required by the display device. In addition, the present invention can solve a problem in which the power on time between devices included in the power supply unit differs, so that flicker or an afterimage occurs on the display panel due to the occurrence of an abnormal clock signal can be solved and improved. It works. In addition, the present invention has the effect of reducing the manufacturing cost by simplifying the configuration of the circuit for controlling the power-on sequence.

도 1은 표시장치를 개략적으로 나타낸 블록도.
도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도.
도 3은 도 1의 표시장치를 모듈화한 예시도.
도 4는 본 발명의 일 실시예에 따라 시퀀스제어부를 나타낸 블록도.
도 5는 도 4의 위치별 전원의 출력 상태를 보여주는 파형도.
도 6은 시퀀스제어부와 관련된 장치를 구체화한 블록도.
도 7은 도 6의 위치별 전원의 출력 상태를 보여주는 파형도.
도 8은 본 발명의 일 실시예에 따른 지연회로부와 리셋신호생성부의 회로 구성 예시도.
도 9는 도 8의 회로들에 의해 출력된 전원 및 신호의 파형 예시도.
도 10은 도 8의 지연회로부에 포함된 수동소자의 가변에 따른 파워 온 시퀀스의 변화를 설명하기 위한 도면.1 is a block diagram schematically showing a display device.
FIG. 2 is a schematic diagram of a sub-pixel shown in FIG. 1;
3 is an exemplary diagram in which the display device of FIG. 1 is modularized.
4 is a block diagram showing a sequence control unit according to an embodiment of the present invention.
5 is a waveform diagram showing an output state of power for each location of FIG. 4.
6 is a block diagram embodied in a device related to a sequence control unit.
7 is a waveform diagram showing an output state of power for each location of FIG. 6.
8 is an exemplary circuit configuration diagram of a delay circuit unit and a reset signal generation unit according to an embodiment of the present invention.
9 is an exemplary diagram of waveforms of power and signals outputted by the circuits of FIG. 8.
FIG. 10 is a view for explaining a change in a power-on sequence according to a variable of a passive element included in the delay circuit of FIG. 8;

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.Hereinafter, specific details for carrying out the present invention will be described with reference to the accompanying drawings.

도 1은 표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이며, 도 3은 도 1의 표시장치를 모듈화한 예시도이다.FIG. 1 is a block diagram schematically illustrating a display device, FIG. 2 is a schematic configuration diagram illustrating a sub-pixel illustrated in FIG. 1, and FIG. 3 is an exemplary view of modularizing the display device of FIG. 1.

도 1에 도시된 바와 같이, 표시장치에는 영상공급부(110), 타이밍제어부(120), 스캔구동부(130), 데이터구동부(140), 표시패널(150), 전원공급부(160) 및 시퀀스제어부(170)가 포함된다.1, the display device includes an image supply unit 110, a timing control unit 120, a scan driving unit 130, a data driving unit 140, a display panel 150, a power supply unit 160, and a sequence control unit ( 170) are included.

영상공급부(110)는 데이터신호를 영상처리하고 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호 및 클럭신호 등과 함께 출력한다. 영상공급부(110)는 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 클럭신호 및 데이터신호 등을 타이밍제어부(120)에 공급한다. The image supply unit 110 image-processes the data signal and outputs a vertical synchronization signal, a horizontal synchronization signal, a data enable signal, a clock signal, and the like. The image supply unit 110 supplies a vertical synchronization signal, a horizontal synchronization signal, a data enable signal, a clock signal, and a data signal to the timing control unit 120.

타이밍제어부(120)는 영상공급부(110)로부터 데이터신호 등을 공급받고, 스캔구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다. 타이밍제어부(120)는 데이터 타이밍 제어신호(DDC)와 함께 데이터신호(DATA)를 데이터구동부(140)에 공급한다.The timing control unit 120 receives a data signal from the image supply unit 110 and controls the gate timing control signal GDC and the operation timing of the data driver 140 to control the operation timing of the scan driver 130. A data timing control signal (DDC) for output is output. The timing control unit 120 supplies the data signal DATA together with the data timing control signal DDC to the data driver 140.

스캔구동부(130)는 타이밍제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트전압의 레벨을 시프트시키면서 스캔신호를 출력한다. 스캔구동부(130)에는 레벨 시프터와 시프트 레지스터가 포함된다. 스캔구동부(130)는 스캔라인들(GL1 ~ GLm)을 통해 표시패널(150)에 포함된 서브 픽셀들(SP)에 스캔신호를 공급한다. 스캔구동부(130)는 표시패널(150)에 게이트인패널(Gate In Panel) 방식으로 형성된다.The scan driver 130 outputs a scan signal while shifting the level of the gate voltage in response to the gate timing control signal GDC supplied from the timing controller 120. The scan driver 130 includes a level shifter and a shift register. The scan driver 130 supplies a scan signal to the sub-pixels SP included in the display panel 150 through the scan lines GL1 to GLm. The scan driver 130 is formed on the display panel 150 in a gate-in panel method.

데이터구동부(140)은 타이밍제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 데이터신호(DATA)를 샘플링하고 래치하며 감마 기준전압에 대응하여 아날로그신호를 디지털신호로 변환하여 출력한다. 데이터구동부(140)는 데이터라인들(DL1 ~ DLn)을 통해 표시패널(150)에 포함된 서브 픽셀들(SP)에 데이터신호(DATA)를 공급한다. 데이터구동부(140)는 집적회로(Integrated Circuit; IC) 형태로 형성된다.The data driver 140 samples and latches the data signal DATA in response to the data timing control signal DDC supplied from the timing control unit 120, and converts the analog signal into a digital signal in response to the gamma reference voltage and outputs it. . The data driver 140 supplies a data signal DATA to the sub-pixels SP included in the display panel 150 through the data lines DL1 to DLn. The data driver 140 is formed in the form of an integrated circuit (IC).

표시패널(150)은 스캔구동부(130)와 데이터구동부(140)를 포함하는 구동부로부터 출력된 스캔신호와 데이터신호(DATA)를 포함하는 구동신호에 대응하여 영상을 표시한다. 표시패널(150)에는 영상을 표시하기 위해 자체적으로 빛을 발광하거나 외부의 빛을 제어하는 서브 픽셀들(SP)이 포함된다.The display panel 150 displays an image in response to a scan signal output from a driver including the scan driver 130 and the data driver 140 and a driving signal including the data signal DATA. The display panel 150 includes sub-pixels SP that emit light or control external light to display an image.

도 2에 도시된 바와 같이, 하나의 서브 픽셀에는 스캔라인(GL1)과 데이터라인(DL1)에 연결(또는 교차부에 형성된)된 스위칭 박막 트랜지스터(SW)와 스위칭 박막 트랜지스터(SW)를 통해 공급된 데이터신호(DATA)에 대응하여 동작하는 픽셀회로(PC)가 포함된다. 서브 픽셀들(SP)은 픽셀회로(PC)의 구성에 따라 액정소자를 포함하는 액정표시패널로 구성되거나 유기발광소자를 포함하는 유기발광표시패널로 구성된다.As shown in FIG. 2, a single sub-pixel is supplied through a switching thin film transistor SW and a switching thin film transistor SW connected (or formed at the intersection) to the scan line GL1 and the data line DL1. A pixel circuit PC that operates in response to the data signal DATA is included. The sub-pixels SP are configured as a liquid crystal display panel including a liquid crystal device or an organic light emitting display panel including an organic light emitting device according to the configuration of the pixel circuit PC.

표시패널(150)이 유기발광표시패널로 구성된 경우, 이는 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 구현된다. 표시패널(150)이 액정표시패널로 구성된 경우, 이는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 또는 ECB(Electrically Controlled Birefringence) 모드로 구현된다.When the display panel 150 is composed of an organic light emitting display panel, this is implemented in a top-emission method, a bottom-emission method, or a dual-emission method. When the display panel 150 is composed of a liquid crystal display panel, it is a TN (Twisted Nematic) mode, VA (Vertical Alignment) mode, IPS (In Plane Switching) mode, FFS (Fringe Field Switching) mode or ECB (Electrically Controlled Birefringence) mode. It is implemented in mode.

전원공급부(160)는 타이밍제어부(120), 스캔구동부(130), 데이터구동부(140) 및 표시패널(150)에 공급할 전원을 생성 및 출력한다. 전원공급부(160)는 외부로부터 공급된 전원을 다양한 레벨의 전원으로 생성 및 출력한다.The power supply unit 160 generates and outputs power to be supplied to the timing control unit 120, the scan driver 130, the data driver 140, and the display panel 150. The power supply unit 160 generates and outputs power supplied from the outside as power of various levels.

시퀀스제어부(170)는 표시장치가 요구하는 파워 온 시퀀스에 대응하여 전원공급부(160)로부터 출력되는 전원의 시퀀스를 제어한다. 시퀀스제어부(170)는 특히 타이밍제어부(120)에 공급할 제1전원(Vcc1) 및 제2전원(Vcc2)과 더불어 리셋신호(Rs)를 제어한다.The sequence control unit 170 controls a sequence of power output from the power supply unit 160 in response to a power-on sequence requested by the display device. In particular, the sequence control unit 170 controls the reset signal Rs together with the first power supply Vcc1 and the second power supply Vcc2 to be supplied to the timing control unit 120.

도 3에 도시된 바와 같이, 표시장치는 시스템보드(115), 타이밍회로보드(125), 케이블(111), 구동회로보드(135a, 135b, 145a, 1450b) 및 표시패널(150)로 구성되어 모듈 형태로 제작된다.As shown in FIG. 3, the display device is composed of a system board 115, a timing circuit board 125, a cable 111, a driving circuit board 135a, 135b, 145a, 1450b, and a display panel 150. It is manufactured in the form of a module.

시스템보드(115)에는 영상처리부(110)와 메인전원공급부(190)가 형성된다. 영상처리부(110)는 집적회로(IC) 형태로 시스템보드(115) 상에 실장된다. 메인전원공급부(190)는 교류전원을 직류전원으로 변환하여 출력한다.An image processing unit 110 and a main power supply unit 190 are formed on the system board 115. The image processing unit 110 is mounted on the system board 115 in the form of an integrated circuit (IC). The main power supply unit 190 converts AC power into DC power and outputs it.

메인전원공급부(190)로부터 출력된 직류전원은 영상처리부(110)와 전원공급부(160) 등에 공급된다. 시스템보드(115)는 인쇄회로기판(Printed Circuit Board; PCB)이나 연성회로기판(Flexible Printed Circuit Board; FPCB)으로 선택될 수 있으나 이에 한정되지 않는다.DC power output from the main power supply unit 190 is supplied to the image processing unit 110 and the power supply unit 160. The system board 115 may be selected as a printed circuit board (PCB) or a flexible printed circuit board (FPCB), but is not limited thereto.

케이블(111)은 시스템보드(115)와 타이밍회로보드(125)를 전기적으로 연결한다. 케이블(111)은 연성플랫케이블(Flexible Flat Cable; FFC)로 선택될 수 있으나 이에 한정되지 않는다.The cable 111 electrically connects the system board 115 and the timing circuit board 125. The cable 111 may be selected as a flexible flat cable (FFC), but is not limited thereto.

타이밍회로보드(125)에는 타이밍제어부(120), 전원공급부(160) 및 시퀀스제어부(170)가 형성된다. 타이밍제어부(120)와 전원공급부(160)는 집적회로(IC) 형태로 타이밍회로보드(125) 상에 실장된다. 시퀀스제어부(170)는 집적회로(IC)와 수동소자가 조합된 형태로 타이밍회로보드(125) 상에 실장된다.The timing circuit board 125 includes a timing control unit 120, a power supply unit 160 and a sequence control unit 170. The timing control unit 120 and the power supply unit 160 are mounted on the timing circuit board 125 in the form of an integrated circuit (IC). The sequence control unit 170 is mounted on the timing circuit board 125 in a form in which an integrated circuit (IC) and a passive element are combined.

전원공급부(160)는 메인전원공급부(190)로부터 공급된 직류전원을 기반으로 전원을 생성 및 출력한다. 타이밍회로보드(125)는 인쇄회로기판(PCB)이나 연성회로기판(FPCB)으로 선택될 수 있으나 이에 한정되지 않는다.The power supply unit 160 generates and outputs power based on the DC power supplied from the main power supply unit 190. The timing circuit board 125 may be selected as a printed circuit board (PCB) or a flexible circuit board (FPCB), but is not limited thereto.

구동회로보드(135a, 135b, 145a, 1450b)에는 스캔구동부(130a, 130b)와 데이터구동부(140a, 140b)가 형성된다. 스캔구동부(130a, 130b)와 데이터구동부(140a, 140b)는 집적회로(IC) 형태로 구동회로보드(135a, 135b, 145a, 1450b) 상에 실장된다. 구동회로보드(135a, 135b, 145a, 1450b)는 인쇄회로기판(PCB)이나 연성회로기판(FPCB)으로 선택될 수 있으나 이에 한정되지 않는다.Scan driving units 130a and 130b and data driving units 140a and 140b are formed on the driving circuit boards 135a, 135b, 145a, and 1450b. The scan driving units 130a and 130b and the data driving units 140a and 140b are mounted on the driving circuit boards 135a, 135b, 145a, and 1450b in the form of an integrated circuit (IC). The driving circuit boards 135a, 135b, 145a, and 1450b may be selected as a printed circuit board (PCB) or a flexible circuit board (FPCB), but are not limited thereto.

구동회로보드(135a, 135b, 145a, 1450b)는 스캔구동부(130a, 130b)가 실장된 제1구동회로보드(135a, 135b)와 데이터구동부(140a, 140b)가 실장된 제2구동회로보드(145a, 145b)로 구분된다.The driving circuit boards 135a, 135b, 145a, 1450b include first driving circuit boards 135a, 135b on which scan driving units 130a, 130b are mounted and second driving circuit boards on which data driving units 140a, 140b are mounted. 145a, 145b).

제1구동회로보드(135a, 135b)는 표시패널(150)의 좌측에 연결되고, 제2구동회로보드(145a, 145b)는 표시패널(150)의 상측에 연결된 것을 일례로 하였다. 그러나, 이는 하나의 예시일 뿐 표시패널(150)의 해상도 및 크기에 대응하여 달라질 수 있다. 또한, 스캔구동부(130a, 130b)가 게이트인패널 형태로 표시패널(150)의 베젤영역에 형성된 경우, 제1구동회로보드(135a, 135b)는 생략된다.As an example, the first driving circuit boards 135a and 135b are connected to the left side of the display panel 150, and the second driving circuit boards 145a and 145b are connected to the upper side of the display panel 150. However, this is only an example and may vary according to the resolution and size of the display panel 150. In addition, when the scan driving units 130a and 130b are formed in the bezel region of the display panel 150 in the form of a gate-in panel, the first driving circuit boards 135a and 135b are omitted.

이하, 전원공급부(160) 및 시퀀스제어부(170)와 관련된 설명을 구체화한다.Hereinafter, descriptions related to the power supply unit 160 and the sequence control unit 170 will be specified.

도 4는 본 발명의 일 실시예에 따라 시퀀스제어부를 나타낸 블록도이고, 도 5는 도 4의 위치별 전원의 출력 상태를 보여주는 파형도이며, 도 6은 시퀀스제어부와 관련된 장치를 구체화한 블록도이고, 도 7은 도 6의 위치별 전원의 출력 상태를 보여주는 파형도이다.4 is a block diagram showing a sequence control unit according to an embodiment of the present invention, FIG. 5 is a waveform diagram showing an output state of a power source for each location of FIG. 4, and FIG. 6 is a block diagram embodied in a device related to the sequence control unit. And FIG. 7 is a waveform diagram showing an output state of power for each location of FIG. 6.

도 4에 도시된 바와 같이, 전원공급부(160)에는 제1전원공급부(161)와 제2전원공급부(163)가 포함된다. 제1전원공급부(161)와 제2전원공급부(163)는 메인전원공급부(190)로부터 공급된 직류전원(Vcc)을 기반으로 서로 다른 레벨의 직류전원을 생성한다.As shown in FIG. 4, the power supply unit 160 includes a first power supply unit 161 and a second power supply unit 163. The first power supply unit 161 and the second power supply unit 163 generate DC power having different levels based on the DC power supply Vcc supplied from the main power supply unit 190.

제1전원공급부(161)는 입력되는 전원보다 낮은 전원을 생성 및 출력한다. 제1전원공급부(161)는 BUCK으로 불릴 수 있다. 반면, 제2전원공급부(163)는 입력되는 전원과 동일하거나 높은 전원을 생성 및 출력한다. 제2전원공급부(163)는 LDO로 불릴 수 있다. 제1전원공급부(161)로부터 생성된 제1전원은 제1전원라인(VCC1)을 통해 그대로 출력된다.The first power supply unit 161 generates and outputs power lower than the input power. The first power supply unit 161 may be referred to as BUCK. On the other hand, the second power supply unit 163 generates and outputs power equal to or higher than the input power. The second power supply 163 may be referred to as an LDO. The first power generated from the first power supply unit 161 is output as it is through the first power line VCC1.

시퀀스제어부(170)에는 리셋신호생성부(177)와 지연회로부(175)가 포함된다. 본 발명에서는 리셋신호생성부(177)와 지연회로부(175)가 시퀀스제어부(170)에 포함되는 것을 일례로 하였다. 하지만, 리셋신호생성부(177)는 시퀀스제어부(170)에 포함되지 않고 독립적으로 존재할 수 있다.The sequence control unit 170 includes a reset signal generation unit 177 and a delay circuit unit 175. In the present invention, as an example, the reset signal generation unit 177 and the delay circuit unit 175 are included in the sequence control unit 170. However, the reset signal generation unit 177 is not included in the sequence control unit 170 and may exist independently.

리셋신호생성부(177)는 제1전원공급부(161)로부터 출력된 전원을 제m(m은 1 이상 정수)시간 동안 지연한 후 리셋신호로 출력한다. 리셋신호생성부(177)는 리셋신호라인(RS)을 통해 리셋신호를 출력한다. The reset signal generation unit 177 delays the power output from the first power supply unit 161 for an m-th time (m is an integer greater than or equal to 1) and outputs the reset signal. The reset signal generator 177 outputs a reset signal through the reset signal line RS.

지연회로부(175)는 제1전원공급부(161)로부터 출력된 전원을 이용(또는 참조)하여 제2전원공급부(163)로부터 출력된 전원을 제n(n은 1 이상 정수)시간 동안 지연한 후 제2전원으로 출력한다. 지연회로부(175)는 제2전원라인(VCC2)을 통해 제2전원을 출력한다.The delay circuit unit 175 delays the power output from the second power supply unit 163 by using (or reference) the power output from the first power supply unit 161 for an n-th (n is an integer greater than or equal to 1) time. Output to the second power source. The delay circuit unit 175 outputs the second power through the second power line VCC2.

도 4 및 도 5에 도시된 바와 같이, 제1전원공급부(161)와 제2전원공급부(163)는 메인전원공급부(190)로부터 출력된 직류전원(Vcc)을 기반으로 제1전원과 제2전원을 생성한다.4 and 5, the first power supply unit 161 and the second power supply unit 163 are based on the DC power (Vcc) output from the main power supply unit 190, the first power supply and the second power supply unit. Generates power.

제2전원공급부(163)의 출력 전원(163_O)은 직류전원(Vcc)의 정상 레벨로부터 "t1" 시간이 지난 이후 정상 레벨에 도달한다. 그리고 제1전원공급부(161)의 출력 전원(161_O)은 제2전원의 정상 레벨로부터 "t2" 시간이 지난 이후 정상 레벨에 도달한다. 즉, 제1전원공급부(161)보다 제2전원공급부(163)의 전원 출력 타임이 더 빠르다.The output power 163_O of the second power supply unit 163 reaches the normal level after the time "t1" has elapsed from the normal level of the DC power supply Vcc. In addition, the output power 161_O of the first power supply unit 161 reaches the normal level after a time "t2" elapses from the normal level of the second power supply. That is, the power output time of the second power supply unit 163 is faster than that of the first power supply unit 161.

이와 같은 현상이 나타나는 이유를 설명하면 다음과 같다. 제1전원공급부(161)는 소프트 스타트 등을 이유로 파워 온 타임에 걸리는 시간이 필요한 특성이 있는 반면, 제2전원공급부(163)는 일정 전압이 공급되면 즉시 동작하는 특성이 있기 때문에 두 전원공급부 간에는 출력 타임이 다르게 나타난다. 아울러, 제1전원공급부(161)는 입력되는 전원보다 낮은 전원을 생성 및 출력하고, 제2전원공급부(163)는 입력되는 전원보다 높은 전원을 생성 및 출력하는 이유도 더불어 존재한다.The reason why such a phenomenon appears is as follows. The first power supply unit 161 has a characteristic that requires a power-on time due to a soft start, etc., whereas the second power supply unit 163 has a characteristic that operates immediately when a certain voltage is supplied. The output time appears differently. In addition, the first power supply unit 161 generates and outputs lower power than the input power, and the second power supply unit 163 generates and outputs higher power than the input power.

제1전원공급부(161)와 제2전원공급부(163)로부터 생성된 제1전원과 제2전원은 타이밍제어부에 공급된다. 타이밍제어부는 제1전원과 제2전원을 기반으로 동작하는 듀얼 전원 구동형으로 구현된다.The first power and second power generated from the first power supply unit 161 and the second power supply unit 163 are supplied to the timing control unit. The timing control unit is implemented as a dual power-driven type operating based on the first power and the second power.

타이밍제어부는 제2전원공급부(163)로부터 출력되는 제2전원보다 제1전원공급부(161)로부터 출력되는 제1전원을 먼저 공급받아야만 내부의 코어회로가 정상 동작을 하게 되고 이후 다른 입출력 장치들 또한 정상 동작을 하게 된다.The timing control unit must receive the first power output from the first power supply unit 161 before the second power output from the second power supply unit 163 so that the internal core circuit operates normally. It will operate normally.

하지만, 제2전원이 인가된 상태에서 제1전원이 비 인가될 경우, 타이밍제어부의 입출력 패드가 알 수 없는(Un-known) 상태가 된다. 때문에, 타이밍제어부는 자신의 입출력 패드를 통해 이상 클록신호(Abnormal CLK)를 출력하게 된다. 이 경우, 타이밍제어부로부터 제어를 받는 스캔구동부나 데이터구동부 또한 이상 동작을 하게 되고 표시장치의 전반에 문제가 발생하게 된다.However, when the first power is not applied while the second power is applied, the input/output pad of the timing control unit is in an unknown state. Therefore, the timing control unit outputs an abnormal clock signal (Abnormal CLK) through its input/output pad. In this case, the scan driving unit or the data driving unit controlled by the timing control unit also performs an abnormal operation, and a problem occurs in the overall display device.

이 때문에, 지연회로부(175)는 제2전원공급부(163)의 출력 전원(163_O)이 먼저 정상 레벨에 도달할 수 있도록 제1전원공급부(161)의 출력 전원(161_O)의 파워 온 타임을 지연하는 역할을 할 수 있어야 한다.For this reason, the delay circuit unit 175 delays the power-on time of the output power 161_O of the first power supply 161 so that the output power 163_O of the second power supply 163 first reaches a normal level. You should be able to play a role.

도 6에 도시된 바와 같이, 제1전원공급부(161)는 예컨대 1.8V의 제1전원을 생성 및 출력하고, 제1전원공급부(161)는 예컨대 3.3V의 제2전원을 생성 및 출력한다.As shown in FIG. 6, the first power supply unit 161 generates and outputs, for example, a first power of 1.8V, and the first power supply unit 161 generates and outputs, for example, a second power of 3.3V.

제1전원라인(VCC1)은 제1전원공급부(161)의 출력단과 타이밍제어부(120)의 제1전원단(V_Core)에 연결된다. 아울러, 제1전원라인(VCC1)은 리셋신호생성부(177)와 지연회로부(175)의 입력단에 각각 연결된다. 이로 인하여, 제1전원공급부(161)로부터 출력된 제1전원은 타이밍제어부(120)의 제1전원단(V_Core), 리셋신호생성부(177)의 입력단 및 지연회로부(175)의 입력단에 공급된다.The first power line VCC1 is connected to the output terminal of the first power supply unit 161 and the first power terminal V_Core of the timing control unit 120. In addition, the first power line VCC1 is connected to the input terminals of the reset signal generation unit 177 and the delay circuit unit 175, respectively. Accordingly, the first power output from the first power supply unit 161 is supplied to the first power supply terminal (V_Core) of the timing control unit 120, the input terminal of the reset signal generation unit 177, and the input terminal of the delay circuit unit 175. do.

제2전원공급부(163)의 출력단은 지연회로부(175)의 입력단에 연결된다. 제2전원라인(VCC2)은 지연회로부(175)의 출력단과 타이밍제어부(120)의 제2전원단(V_Tcn)에 연결된다. 이로 인하여, 제2전원공급부(163)로부터 출력된 제2전원은 지연회로부(175)에 의해 지연된 이후 타이밍제어부(120)의 제2전원단(V_Tcn)에 공급된다.The output terminal of the second power supply unit 163 is connected to the input terminal of the delay circuit unit 175. The second power line VCC2 is connected to the output terminal of the delay circuit unit 175 and the second power supply terminal V_Tcn of the timing control unit 120. Accordingly, the second power output from the second power supply unit 163 is delayed by the delay circuit unit 175 and then supplied to the second power supply terminal V_Tcn of the timing control unit 120.

리셋신호라인(RS)은 리셋신호생성부(177)의 출력단과 타이밍제어부(120)의 리셋신호단(RESET)에 연결된다. 이로 인하여, 리셋신호생성부(177)로부터 출력된 리셋신호는 타이밍제어부(120)의 리셋신호단(RESET)에 공급된다.The reset signal line RS is connected to an output terminal of the reset signal generation unit 177 and a reset signal terminal RESET of the timing control unit 120. Accordingly, the reset signal output from the reset signal generation unit 177 is supplied to the reset signal terminal RESET of the timing control unit 120.

본 발명의 일 실시예와 같은 형태로 회로가 구성됨에 따라, 앞서 설명된 장치들 간의 파워 온 시퀀스는 도 7과 같은 흐름으로 일어나게 된다.As the circuit is configured in the same form as in the exemplary embodiment of the present invention, the power-on sequence between the devices described above occurs in a flow as shown in FIG. 7.

제2전원공급부(163)로부터 출력되는 제2전원은 "1. LDO" 파형과 같이 파워 온 타임이 가장 빠르게 나타난다. 하지만, 제2전원공급부(163)로부터 출력되는 제2전원은 지연회로부(175)에 의해 파워 온 타임이 지연됨에 따라 "4. VCC_T" 파형과 같이 제1전원공급부(161)로부터 출력되는 제1전원대비 파워 온 타임이 늦어진다.The second power output from the second power supply unit 163 has the fastest power-on time as shown in the waveform “1. LDO”. However, as the power-on time is delayed by the delay circuit unit 175, the second power output from the second power supply unit 163 is the same as the “4. VCC_T” waveform. The power-on time compared to the power source is delayed.

제1전원공급부(161, Buck), 제2전원공급부(163, LDO), 리셋신호생성부(177, Reset) 및 지연회로부(175, VCC_T)로부터 출력되는 출력 전원의 파워 온 시퀀스를 정리해 보면, 1. LDO -> 2. Buck -> 4. VCC_T -> 3. Reset의 순서가 된다.Summarizing the power-on sequence of the output power output from the first power supply unit 161 (Buck), the second power supply unit 163 (LDO), the reset signal generation unit 177 (Reset) and the delay circuit unit 175 (VCC_T), 1. LDO -> 2. Buck -> 4. VCC_T -> 3. Reset order.

이때, 1. LDO, 2. Buck, 4. VCC_T, 3. Reset 간의 지연 시간(t1, t2, t3)과 이들의 파형에 나타나는 기울기는 도 7에 한정되지 않고 내부 회로의 구성에 따라 달라질 수 있음을 참고한다.At this time, the delay times (t1, t2, t3) between 1. LDO, 2. Buck, 4. VCC_T, and 3. Reset and the slopes appearing in their waveforms are not limited to FIG. 7 and may vary depending on the configuration of the internal circuit. Refer to.

이하, 앞서 설명된 지연회로부(175)와 리셋신호생성부(177)에 대한 회로 구성을 구체화한다.Hereinafter, the circuit configurations of the delay circuit unit 175 and the reset signal generation unit 177 described above will be specified.

도 8은 본 발명의 일 실시예에 따른 지연회로부와 리셋신호생성부의 회로 구성 예시도이고, 도 9는 도 8의 회로들에 의해 출력된 전원 및 신호의 파형 예시도이며, 도 10은 도 8의 지연회로부에 포함된 수동소자의 가변에 따른 파워 온 시퀀스의 변화를 설명하기 위한 도면이다.8 is an exemplary diagram of a circuit configuration of a delay circuit unit and a reset signal generation unit according to an embodiment of the present invention, FIG. 9 is an exemplary diagram of waveforms of power and signals output by the circuits of FIG. A diagram for explaining a change in a power-on sequence according to a variable of a passive element included in the delay circuit unit of FIG.

도 8에 도시된 바와 같이, 지연회로부(175)에는 스위치 회로(176), 제1 내지 제7저항기들(R1 ~ R7) 및 제1커패시터(C1)가 포함된다.As shown in FIG. 8, the delay circuit unit 175 includes a switch circuit 176, first to seventh resistors R1 to R7, and a first capacitor C1.

스위치 회로(176)는 2개의 트랜지스터(T1, T2)로 이루어진다. 제1트랜지스터(T1)는 제1전원공급부(161)로부터 출력된 제1전원이 로직하이 상태로 공급되면 턴온된다. 제1트랜지스터(T1)가 턴온되면 제2전원공급부(163)로부터 출력된 제2전원은 지연회로부(175)의 출력단에 연결된 제2전원라인(VCC2)을 통해 출력된다.The switch circuit 176 consists of two transistors T1 and T2. The first transistor T1 is turned on when the first power output from the first power supply unit 161 is supplied in a logic high state. When the first transistor T1 is turned on, the second power output from the second power supply unit 163 is output through the second power line VCC2 connected to the output terminal of the delay circuit unit 175.

제2트랜지스터(T2)는 제2전원공급부(163)로부터 출력된 제2전원이 로직하이 상태로 공급되면 턴온된다. 제2트랜지스터(T2)가 턴온되면 제2전원공급부(163)로부터 출력된 제2전원은 지연회로부(175)의 그라운드라인(GND)을 통해 방전된다.The second transistor T2 is turned on when the second power output from the second power supply unit 163 is supplied in a logic high state. When the second transistor T2 is turned on, the second power output from the second power supply unit 163 is discharged through the ground line GND of the delay circuit unit 175.

본 발명은 위와 같이 동작하는 스위치 회로(176)를 이용함으로써, 파워 온 시퀀스를 조절하는 회로의 구성을 단순화할 수 있고 또한 제조비용을 절감할 수 있다.According to the present invention, by using the switch circuit 176 operating as described above, the configuration of the circuit for controlling the power-on sequence can be simplified and manufacturing cost can be reduced.

한편, 지연회로부(175)가 위와 같이 동작하기 위해 스위치 회로(176)에 포함된 2개의 트랜지스터(T1, T2), 제1 내지 제7저항기들(R1 ~ R7) 및 제1커패시터(C1)는 다음과 같은 접속 관계를 가져야 한다.Meanwhile, in order for the delay circuit unit 175 to operate as described above, the two transistors T1 and T2 included in the switch circuit 176, the first to seventh resistors R1 to R7, and the first capacitor C1 are It must have the following connection relationship.

제1트랜지스터(T1)는 제6저항기(R6)의 타단과 제7저항기(R7)의 일단에 베이스전극(B1)이 연결되고 그라운드라인(GND)에 에미터전극(E1)이 연결되고 제2저항기(R2)의 타단 및 제2트랜지스터(T2)의 베이스전극(B2)에 콜렉터전극(C1)이 연결된다.In the first transistor T1, the base electrode B1 is connected to the other end of the sixth resistor R6 and one end of the seventh resistor R7, and the emitter electrode E1 is connected to the ground line GND. The collector electrode C1 is connected to the other end of the resistor R2 and the base electrode B2 of the second transistor T2.

제2트랜지스터(T2)는 제2저항기(R2)의 타단 및 제1트랜지스터(T1)의 콜렉터전극(C1)에 베이스전극(B2)이 연결되고 그라운드라인(GND)에 에미터전극(E1)이 연결되고 제3저항기(R3)의 타단, 제4저항기(R4)의 일단 및 제5저항기(R5)의 일단에 콜렉터전극(C2)이 연결된다.In the second transistor T2, the base electrode B2 is connected to the other end of the second resistor R2 and the collector electrode C1 of the first transistor T1, and the emitter electrode E1 is connected to the ground line GND. And the collector electrode C2 is connected to the other end of the third resistor R3, one end of the fourth resistor R4, and one end of the fifth resistor R5.

제1저항기(R1)는 제2전원공급부(163)의 출력단(VCC33)에 일단이 연결되고 제2저항기(R2)의 일단에 타단이 연결된다. 제2저항기(R2)는 제1저항기(R1)의 타단에 일단이 연결되고 제2트랜지스터(T2)의 베이스전극(B2) 및 제1트랜지스터(T1)의 콜렉터전극(C1)에 타단이 연결된다.One end of the first resistor R1 is connected to the output terminal VCC33 of the second power supply unit 163 and the other end is connected to one end of the second resistor R2. The second resistor R2 has one end connected to the other end of the first resistor R1 and the other end connected to the base electrode B2 of the second transistor T2 and the collector electrode C1 of the first transistor T1. .

제3저항기(R3)는 제2전원공급부(163)의 출력단(VCC33)에 일단이 연결되고 제2트랜지스터(T2)의 콜렉터전극(C2) 및 제1커패시터(C1)의 일단에 타단이 연결된다. 제4저항기(R4)는 제2트랜지스터(T2)의 콜렉터전극(C2) 및 제5저항기(R5)의 일단에 일단이 연결되고 제2전원라인(VCC2)에 타단이 연결된다.The third resistor R3 has one end connected to the output terminal VCC33 of the second power supply unit 163 and the other end connected to the collector electrode C2 of the second transistor T2 and one end of the first capacitor C1. . The fourth resistor R4 has one end connected to one end of the collector electrode C2 and the fifth resistor R5 of the second transistor T2 and the other end connected to the second power line VCC2.

제5저항기(R5)는 제2트랜지스터(T2)의 콜렉터전극(C2) 및 제4저항기(R4)의 일단에 일단이 연결되고 제1전원공급부(161)의 출력단(VCC1) 및 제6저항기(R6)의 일단에 타단이 연결된다. 제6저항기(R6)는 제1전원공급부(161)의 출력단(VCC1) 및 제5저항기(R5)의 타단에 일단이 연결되고 제1트랜지스터(T1)의 베이스전극(B1) 및 제7저항기(R7)의 일단에 타단이 연결된다.The fifth resistor R5 has one end connected to one end of the collector electrode C2 and the fourth resistor R4 of the second transistor T2, and the output terminal VCC1 and the sixth resistor ( The other end is connected to one end of R6). The sixth resistor R6 has one end connected to the output terminal VCC1 of the first power supply unit 161 and the other end of the fifth resistor R5, and the base electrode B1 and the seventh resistor ( The other end is connected to one end of R7).

제7저항기(R7)는 제6저항기(R6)의 타단에 일단이 연결되고 그라운드라인(GND)에 타단이 연결된다. 제1커패시터(C1)는 제2트랜지스터(T2)의 콜렉터전극(C2), 제3저항기(R3)의 타단 및 제4저항기(R4)의 일단에 일단이 연결되고 그라운드라인(GND)에 타단이 연결된다.One end of the seventh resistor R7 is connected to the other end of the sixth resistor R6 and the other end is connected to the ground line GND. The first capacitor C1 has one end connected to the collector electrode C2 of the second transistor T2, the other end of the third resistor R3 and one end of the fourth resistor R4, and the other end to the ground line GND. Connected.

앞서 설명하였듯이, 제1트랜지스터(T1)가 턴온되면 제2전원공급부(163)로부터 출력된 제2전원은 지연회로부(175)의 출력단에 연결된 제2전원라인(VCC2)을 통해 출력된다. 반면, 제2트랜지스터(T2)가 턴온되면 제2전원공급부(163)로부터 출력된 제2전원은 지연회로부(175)의 그라운드라인(GND)을 통해 방전된다.As described above, when the first transistor T1 is turned on, the second power output from the second power supply unit 163 is output through the second power line VCC2 connected to the output terminal of the delay circuit unit 175. On the other hand, when the second transistor T2 is turned on, the second power output from the second power supply unit 163 is discharged through the ground line GND of the delay circuit unit 175.

결국, 지연회로부(175)는 제1전원공급부(161)의 출력단(VCC1)으로부터 제1전원을 공급받아야만 제2전원공급부(163)로부터 출력된 제2전원을 출력할 수 있게 됨을 알 수 있다. 그러므로, 제1전원과 제2전원 간의 파워 온 시퀀스를 설명하면 지연회로부(175)에 의해 제2전원의 출력이 지연됨에 따라 제1전원이 제2전원보다 앞서는 것으로 정리된다.As a result, it can be seen that the delay circuit unit 175 can output the second power output from the second power supply unit 163 only when the first power is supplied from the output terminal VCC1 of the first power supply unit 161. Therefore, when the power-on sequence between the first power source and the second power source is described, the first power source precedes the second power source as the output of the second power source is delayed by the delay circuit unit 175.

한편, 리셋신호생성부(177)에는 제8저항기(R8), 제9저항기(R9) 및 제2커패시터(C2)가 포함된다.Meanwhile, the reset signal generator 177 includes an eighth resistor R8, a ninth resistor R9, and a second capacitor C2.

제8저항기(R8)는 제1전원공급부(161)의 출력단(VCC1)에 일단이 연결되고 제9저항기(R9)의 일단 및 제2커패시터(C2)의 일단에 타단이 연결된다. 제9저항기(R9)는 제8저항기(R8)의 타단 및 제2커패시터(C2)의 일단에 일단이 연결되고 리셋신호라인(RS)에 타단이 연결된다. 제2커패시터(C2)는 제8저항기(R8)의 타단 및 제9저항기(R9)의 일단에 일단이 연결되고 그라운드라인(GND)에 타단이 연결된다.One end of the eighth resistor R8 is connected to the output terminal VCC1 of the first power supply unit 161, and the other end is connected to one end of the ninth resistor R9 and one end of the second capacitor C2. The ninth resistor R9 has one end connected to the other end of the eighth resistor R8 and one end of the second capacitor C2, and the other end connected to the reset signal line RS. The second capacitor C2 has one end connected to the other end of the eighth resistor R8 and one end of the ninth resistor R9, and the other end connected to the ground line GND.

리셋신호생성부(177)는 제8저항기(R8), 제9저항기(R9) 및 제2커패시터(C2)의 RC 지연(RC Delay)값(또는 RC 시정수)에 대응하여 제1전원공급부(161)의 출력단(VCC1)을 통해 출력된 제1전원을 지연한 후 리셋신호로 출력한다.The reset signal generator 177 corresponds to the RC delay value (or RC time constant) of the eighth resistor R8, the ninth resistor R9, and the second capacitor C2. After delaying the first power output through the output terminal VCC1 of 161), it is output as a reset signal.

이상 본 발명의 일 실시예는 제1전원공급부(161) 및 제2전원공급부(163)의 후단에 지연회로부(175)와 리셋신호생성부(177)를 포함하는 시퀀스제어부(170)를 구성하여 도 9에 도시된 바와 같이, 제1전원(Vcc1), 제2전원(Vcc2) 및 리셋신호(Rs)의 출력 타임(더욱 구체적으로는 라이징 엣지 타임)을 (a)->(b)-(c)의 순으로 결정한다.As described above, an embodiment of the present invention comprises a sequence control unit 170 including a delay circuit unit 175 and a reset signal generation unit 177 at the rear ends of the first power supply unit 161 and the second power supply unit 163. As shown in FIG. 9, the output time (more specifically, the rising edge time) of the first power source Vcc1, the second power source Vcc2, and the reset signal Rs is set to (a)->(b)-( It is decided in the order of c).

한편, 지연회로부(175)로부터 출력되는 제2전원의 라이징 엣지 타임은 제3 및 제4저항기(R3, R4)의 저항값의 합에 의해 결정된다. 즉, 지연회로부(175)로부터 출력되는 제2전원의 라이징 엣지 타임은 제3 및 제4저항기(R3, R4)의 저항값의 합에 의해 조절된다.Meanwhile, the rising edge time of the second power output from the delay circuit unit 175 is determined by the sum of resistance values of the third and fourth resistors R3 and R4. That is, the rising edge time of the second power output from the delay circuit unit 175 is adjusted by the sum of resistance values of the third and fourth resistors R3 and R4.

도 10의 (a)와 같이 타이밍제어부의 제1전원단과 제2전원단에 공급되는 제1전원(VCC18)과 제2전원(VCC_T)의 라이징 엣지 타임은 동시에 일어날 수 있다. 이는 제3 및 제4저항기(R3, R4)의 저항값의 합이 0이 될 경우에 나타날 수 있다.As shown in FIG. 10A, the rising edge time of the first power supply VCC18 and the second power supply VCC_T supplied to the first and second power supply terminals of the timing control unit may occur at the same time. This may appear when the sum of the resistance values of the third and fourth resistors R3 and R4 becomes zero.

도 10의 (b)와 같이 타이밍제어부의 제1전원단에 공급되는 제1전원(VCC18)의 라이징 엣지 타임은 타이밍제어부의 제2전원단에 공급되는 제2전원(VCC_T)의 라이징 엣지 타임보다 약간 빨리 일어날 수 있다. 이는 제3 및 제4저항기(R3, R4)의 저항값의 합이 i㏀(i는 1 이상 실수)이 될 경우에 나타날 수 있다.As shown in (b) of FIG. 10, the rising edge time of the first power supply VCC18 supplied to the first power terminal of the timing control unit is greater than the rising edge time of the second power supply VCC_T supplied to the second power supply terminal of the timing control unit. It can happen a bit sooner. This may occur when the sum of the resistance values of the third and fourth resistors R3 and R4 becomes i㏀ (i is a real number of 1 or more).

도 10의 (c)와 같이 타이밍제어부의 제1전원단에 공급되는 제1전원(VCC18)의 라이징 엣지 타임은 타이밍제어부의 제2전원단에 공급되는 제2전원(VCC_T)의 라이징 엣지 타임보다 더 빨리 일어날 수 있다. 이는 제3 및 제4저항기(R3, R4)의 저항값의 합이 j㏀(j는 i보다 큰 실수)이 될 경우에 해당한다.As shown in (c) of FIG. 10, the rising edge time of the first power supply VCC18 supplied to the first power supply terminal of the timing control unit is greater than the rising edge time of the second power supply VCC_T supplied to the second power supply terminal of the timing control unit. It can happen faster. This is the case when the sum of the resistance values of the third and fourth resistors R3 and R4 becomes j㏀ (j is a real number greater than i).

도 10의 예를 통해 알 수 있듯이, 본 발명의 일 실시예는 제1전원(VCC18)의 라이징 엣지 타임이 제2전원(VCC_T)의 라이징 엣지 타임보다 빨리 일어나야 한다. 그러므로, 지연회로부(175)에 포함된 제3 및 제4저항기(R3, R4)의 저항값의 합을 0 이상으로 하되, i㏀ 이상으로 설정하는 것이 바람직하다.As can be seen from the example of FIG. 10, in an embodiment of the present invention, the rising edge time of the first power supply VCC18 should occur earlier than the rising edge time of the second power supply VCC_T. Therefore, the sum of the resistance values of the third and fourth resistors R3 and R4 included in the delay circuit unit 175 is 0 or more, but is preferably set to i㏀ or more.

이상 본 발명은 전원공급부로부터 출력되는 다양한 레벨의 전원을 표시장치가 요구하는 파워 온 시퀀스에 대응하여 적시에 정상 레벨로 형성할 수 있는 효과가 있다. 또한, 본 발명은 전원공급부에 포함된 장치들 간의 파워 온 타임이 다른 문제를 해결할 수 있게 되므로 이상 클록신호 발생에 따라 표시패널에 플리커(Flicker)나 잔상이 발생하는 문제를 해소 및 개선할 수 있는 효과가 있다. 또한, 본 발명은 파워 온 시퀀스를 조절하는 회로의 구성을 단순화하여 제조비용을 절감할 수 있는 효과가 있다.As described above, according to the present invention, various levels of power output from the power supply unit can be formed to a normal level in a timely manner in response to a power-on sequence required by the display device. In addition, the present invention can solve a problem in which the power on time between devices included in the power supply unit differs, so that flicker or an afterimage occurs on the display panel due to the occurrence of an abnormal clock signal can be solved and improved. It works. In addition, the present invention has the effect of reducing the manufacturing cost by simplifying the configuration of the circuit for controlling the power-on sequence.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Although the embodiments of the present invention have been described above with reference to the accompanying drawings, the technical configuration of the present invention described above is in other specific forms without changing the technical spirit or essential features of the present invention by those skilled in the art. It will be appreciated that it can be implemented. Therefore, the embodiments described above are illustrative in all respects and should be understood as non-limiting. In addition, the scope of the present invention is indicated by the claims to be described later rather than the detailed description. In addition, all changes or modifications derived from the meaning and scope of the claims and their equivalent concepts should be interpreted as being included in the scope of the present invention.

110: 영상공급부 120: 타이밍제어부
130: 스캔구동부 140: 데이터구동부
150: 표시패널 160: 전원공급부
170: 시퀀스제어부 161: 제1전원공급부
163: 제2전원공급부 177: 리셋신호생성부
175: 지연회로부 176: 스위치 회로
R1 ~ R9: 제1 내지 제9저항기들
C1: 제1커패시터 C2: 제2커패시터110: image supply unit 120: timing control unit
130: scan driving unit 140: data driving unit
150: display panel 160: power supply
170: sequence control unit 161: first power supply unit
163: second power supply unit 177: reset signal generation unit
175: delay circuit unit 176: switch circuit
R1 to R9: first to ninth resistors
C1: first capacitor C2: second capacitor

Claims (5)

표시패널;
상기 표시패널에 구동신호를 공급하는 구동부;
상기 구동부를 제어하는 타이밍제어부;
상기 타이밍제어부에 공급되는 제1전원을 출력하는 제1전원공급부;
상기 타이밍제어부에 공급되며 상기 제1전원과 다른 레벨을 갖는 제2전원을 출력하는 제2전원공급부; 및
상기 제1 및 제2전원공급부로부터 출력된 상기 제1전원과 상기 제2전원의 라이징 엣지 타임을 조절하는 시퀀스제어부를 포함하고,
상기 시퀀스제어부는 상기 제1전원공급부로부터 출력된 제1전원을 이용(또는 참조)하여 상기 제2전원공급부로부터 출력된 제2전원을 제n(n은 1 이상 정수)시간 동안 지연한 후 출력하는 지연회로부를 포함하는 표시장치.Display panel;
A driving unit supplying a driving signal to the display panel;
A timing control unit for controlling the driving unit;
A first power supply unit for outputting first power supplied to the timing control unit;
A second power supply unit that is supplied to the timing control unit and outputs a second power having a level different from that of the first power supply; And
A sequence control unit for adjusting a rising edge time of the first power and the second power output from the first and second power supply units,
The sequence control unit uses (or refers to) the first power output from the first power supply unit, delays the second power output from the second power supply unit for n-th (n is an integer greater than or equal to 1), and then outputs A display device including a delay circuit. 제1항에 있어서,
상기 시퀀스제어부는
상기 제1전원보다 높은 레벨을 갖는 상기 제2전원의 출력 타임을 지연하는 것을 특징으로 하는 표시장치.The method of claim 1,
The sequence control unit
And delaying an output time of the second power having a level higher than that of the first power. 삭제delete 제1항에 있어서,
상기 지연회로부는
상기 제1전원공급부로부터 출력된 상기 제1전원이 로직하이 상태로 공급되면 턴온되는 제1트랜지스터와, 상기 제2전원공급부로부터 출력된 상기 제2전원이 로직하이 상태로 공급되면 턴온되는 제2트랜지스터를 포함하는 스위치 회로부와,
상기 스위치 회로부, 상기 제2전원공급부의 출력단, 제1전원공급부의 출력단 및 그라운드라인에 연결된 제1 내지 제7저항기와,
상기 스위치 회로부와 상기 그라운드라인 사이에 연결된 제1커패시터를 포함하는 표시장치.The method of claim 1,
The delay circuit part
A first transistor turned on when the first power output from the first power supply is supplied in a logic high state, and a second transistor turned on when the second power output from the second power supply is supplied in a logic high state A switch circuit unit comprising a;
First to seventh resistors connected to the switch circuit unit, the output terminal of the second power supply unit, the output terminal of the first power supply unit, and a ground line,
And a first capacitor connected between the switch circuit part and the ground line. 제4항에 있어서,
상기 제1저항기는 상기 제2전원공급부의 출력단에 일단이 연결되고 상기 제2저항기의 일단에 타단이 연결되고, 상기 제2저항기는 상기 제1저항기의 타단에 일단이 연결되고 상기 제2트랜지스터의 베이스전극 및 상기 제1트랜지스터의 콜렉터전극에 타단이 연결되고,
상기 제3저항기는 상기 제2전원공급부의 출력단에 일단이 연결되고 상기 제2트랜지스터의 콜렉터전극 및 상기 제1커패시터의 일단에 타단이 연결되고, 상기 제4저항기는 상기 제2트랜지스터의 콜렉터전극 및 상기 제5저항기의 일단에 일단이 연결되고 상기 제2전원이 출력되는 제2전원라인에 타단이 연결되고,
상기 제5저항기는 상기 제2트랜지스터의 콜렉터전극 및 상기 제4저항기의 일단에 일단이 연결되고 상기 제1전원공급부의 출력단 및 상기 제6저항기의 일단에 타단이 연결되고, 상기 제6저항기는 상기 제1전원공급부의 출력단 및 상기 제5저항기의 타단에 일단이 연결되고 상기 제1트랜지스터의 베이스전극 및 상기 제7저항기의 일단에 타단이 연결되고,
상기 제7저항기는 상기 제6저항기의 타단에 일단이 연결되고 상기 그라운드라인에 타단이 연결되고, 상기 제1커패시터는 상기 제2트랜지스터의 콜렉터전극, 상기 제3저항기의 타단 및 상기 제4저항기의 일단에 일단이 연결되고 상기 그라운드라인에 타단이 연결되는 것을 특징으로 하는 표시장치.
The method of claim 4,
The first resistor has one end connected to the output terminal of the second power supply and the other end connected to one end of the second resistor, and the second resistor has one end connected to the other end of the first resistor, The other end is connected to the base electrode and the collector electrode of the first transistor,
The third resistor has one end connected to the output terminal of the second power supply, the other end connected to the collector electrode of the second transistor and one end of the first capacitor, and the fourth resistor is the collector electrode of the second transistor and One end is connected to one end of the fifth resistor and the other end is connected to a second power line through which the second power is output,
The fifth resistor has one end connected to the collector electrode of the second transistor and one end of the fourth resistor, the other end connected to the output terminal of the first power supply and one end of the sixth resistor, and the sixth resistor is One end is connected to the output end of the first power supply and the other end of the fifth resistor, and the other end is connected to the base electrode of the first transistor and one end of the seventh resistor,
The seventh resistor has one end connected to the other end of the sixth resistor and the other end connected to the ground line, and the first capacitor is a collector electrode of the second transistor, the other end of the third resistor, and the fourth resistor. A display device, wherein one end is connected to one end and the other end is connected to the ground line.
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