JP2010057098A

JP2010057098A - インターフェース通信装置

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Publication number: JP2010057098A
Application number: JP2008222195A
Authority: JP
Inventors: Kazumasa Ohashi; 和将大橋
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2008-08-29
Filing date: 2008-08-29
Publication date: 2010-03-11
Also published as: WO2010023794A1

Abstract

【課題】ＬＶＤＳを利用したインターフェース装置において、消費電力の一層の抑制を実現する。
【解決手段】送信側デバイスから受信側デバイスへ、インターフェースを介してデータを送信するインターフェース通信装置であって、送信側デバイスは、所定のデータ量で通信可能なデータが蓄積されるまで、当該データを蓄積するバッファメモリと、所定のデータ量で通信可能なデータがバッファメモリに蓄積された旨を示す蓄積情報に基づき、動作が有効となる送信側ＬＶＤＳコアと、所定のデータ量で通信可能なデータがバッファメモリに蓄積されたとき、蓄積情報を送信側ＬＶＤＳと受信側デバイスに伝えるデータ通信起動部と、を含み、受信側デバイスは、蓄積情報に基づき、動作が有効となる受信側ＬＶＤＳコアを含む。
【選択図】図１

Description

本発明は、半導体デバイスの外部インターフェース装置に関し、特に高速インターフェース方式において、消費電力を抑制することが可能な技術に関する。

近年の電子機器の益々の多機能化は、進化し続ける集積回路デバイスの製造プロセスの微細化、実装技術の進展によって支えられている。しかしながら、近年、このような多機能化の進展が、デバイスの製造プロセス、デバイスの実装技術を追い越しつつある傾向が見られる。その結果、電子機器への搭載システムは大規模化するにもかかわらず、電子機器の外部へのインターフェース帯域（送受信可能なデータ量）は限られ、デバイス外部とのインターフェース技術は重要な課題となっている。

上記した問題を解決するため、例えば、高速でデータのやり取りが可能な、差動シリアル技術（差動インターフェース技術）の導入が注目されている。

高速な差動シリアル技術の中でも、特にＬＶＤＳ（Low Voltage Differential Signaling）技術は、低電源電圧で、低消費電力という特長を持つゆえ、集積回路で広く適用されるようになりつつある。
特開平６−１２０９２１号公報特開平１１−１１０２３９号公報

ＣＭＯＳ（Complementary Metal Oxide Semiconductor）技術においては、データトグルしたときに消費電力を生じたのに対し、ＬＶＤＳ技術では、定常電流を生じる。

このため、高速な差動シリアル技術の中では低消費電力なＬＶＤＳ技術も、主として適用対象となる技術は、画像データ等の送受信を目的としたインターフェースであった。そして、不連続なデータの通信では、ＣＭＯＳ技術に対し電力的に不利を生じるため、ＬＶＤＳ技術も、集積回路の外部端子リソース不足を解決する決定打には成り得ていなかった。

ここで具体例として、携帯電話の高速パケット通信システムにおける例を、図を用いて説明する。

図４は、従来のＣＭＯＳを用いたインターフェース技術を利用したインターフェース装置を示す。当該システムにおいては、送信側デバイス（ベースバンド処理ＬＳＩ）１０００のＣＭＯＳバッファ（ドライバ）１０１が、インターフェース回線１０を介して、受信側デバイス（アプリケーション処理ＬＳＩ）１００１のＣＭＯＳバッファ（レシーバ）１０２に所定のデータを送信する。

図５は、従来のＬＶＤＳを用いたインターフェース技術を利用したインターフェース装置を示す。当該システムにおいては、送信側デバイス（ベースバンド処理ＬＳＩ）２０００において、パラレル／シリアル変換器２０３が、デバイス外部へのシリアル伝送のため、パラレル伝送からシリアル伝送へのデータ変換を行い、ＬＶＤＳコアプロセッサ（ドライバ）２０１がインターフェース回線２を介して、受信側デバイス（アプリケーション処理ＬＳＩ）２００１のＬＶＤＳコアプロセッサ（レシーバ）２０２に所定のデータを送信する。そして、シリアル／パラレル変換器２０４が、当該データに対し、デバイス内部でのデータの伝送のため、パラレル伝送からシリアル伝送へのデータ変換を行う。

図５のシステムは、図４のシステムに比べ、同等の通信帯域を確保した場合であっても、外部端子リソースを例えば１０本から２本に削減することが可能である。

しかしながら、図５のシステムによれば、消費電流は増加することになる。消費電流はインターフェース電圧等に左右されるが、一例を図６に示す。

ＣＭＯＳを用いたインターフェース装置において、パケットデータの０，１トグル率が１００％のとき（Full Toggle）の消費電流が１０ｍＡの場合、パケットデータの０，１トグル率が５０％になると（1/2 Toggle）、消費電流も半減する（５ｍＡ）。

一方、電流駆動型のＬＶＤＳインターフェース装置では、消費電流はデータのトグル率には依存せず定常電流が発生するため、通信中では１６ｍＡの消費電流が消費される。

ここで、近年、携帯電話の高速パケット通信システムでは、益々の広帯域化が進んでいるが、これは、最大使用時の容量が増しているものであり、最大帯域は常に必要とされないことが一般的である。

すなわち、従来のＣＭＯＳインターフェース装置では、通信データ量に応じて消費電流は変化したが、ＬＶＤＳインターフェース装置では、常に最大帯域を確保しているときと同じ消費電流が消費されることとなる。仮に、最大パケット量の半分のパケット量が使用されている場合、ＣＭＯＳインターフェース装置では消費電流が半減するのに、ＬＶＤＳインターフェース装置では、最大帯域使用しているときと同じ電流が消費され、消費電流の増大を招くこととなる。例えば、ＬＶＤＳインターフェース装置が携帯電話システムであり、携帯電話の連続通話（通信）可能時間が１００分の場合は、ＣＭＯＳインターフェース装置の場合に比べ、当該連続通話（通信）可能時間の約１０％に及ぶ消費電力が余分に損失されることになる。

本発明は、通信帯域を広げる技術として広く使用されるようになってきたＬＶＤＳインターフェース装置の採用に際して、データの連続／不連続性に関わらず、消費電力の増大を抑制する技術を提供することを目的とする。

本発明のインターフェース通信装置は、送信側デバイスから受信側デバイスへ、インターフェースを介してデータを送信するインターフェース通信装置であって、前記送信側デバイスは、所定のデータ量で通信可能なデータが蓄積されるまで、当該データを蓄積するバッファメモリと、所定のデータ量で通信可能なデータが前記バッファメモリに蓄積された旨を示す蓄積情報に基づき、動作が有効となる送信側ＬＶＤＳコアと、所定のデータ量で通信可能なデータが前記バッファメモリに蓄積されたとき、前記蓄積情報を前記送信側ＬＶＤＳと前記受信側デバイスに伝えるデータ通信起動部と、を含み、前記受信側デバイスは、前記蓄積情報に基づき、動作が有効となる受信側ＬＶＤＳコアを含む。

本発明のインターフェース通信装置においては、ＬＶＤＳコアの稼働時間を短くするので、消費電流を抑制することが可能となる。

さらに本発明のインターフェース通信装置は、所定のデータ量で通信可能なデータが前記バッファメモリに蓄積されるまでの時間よりも短い所定の時間の経過を監視する監視タイマーをさらに備え、当該監視タイマーは、当該所定の時間の経過後、前記データ通信起動部に前記蓄積情報を発する旨を指示する。

上記構成によれば、状況に応じてＬＶＤＳコアの稼働を早め、ＬＶＤＳコアの不起動に伴う不都合を解消することが可能となる。

また、前記監視タイマーは、前記送信側ＬＶＤＳコア及び前記受信側ＬＶＤＳコアが起動後安定するまでの時間に相当する起動安定待ち時間の分だけ、前記所定時間を短縮する。

上記構成によれば、ＬＶＤＳコアの起動安定待ち時間を考慮してＬＶＤＳコアの稼働を早め、ＬＶＤＳコアの不起動に伴う不都合を解消することが可能となる。

さらに本発明のインターフェース通信装置は、ユーザーが、複数の上限時間候補から前記所定時間を選択可能にする上限時間選択部をさらに備える。

上記構成によれば、ユーザーが使用状況や好みに応じて処理モードを変更することが可能となる。

さらに本発明のインターフェース通信装置は、複数の上限時間候補から、当該装置のアプリケーションに応じて前記所定時間を選択する上限時間選択部をさらに備える。

上記構成によれば、使用されるアプリケーションの種類に応じて処理モードが変更されることとなる。

好ましくは、前記送信側ＬＶＤＳコア及び前記受信側ＬＶＤＳコアは、電源がオンとなることにより有効となるものである。

前記所定のデータ量で通信可能なデータは、最大帯域で通信可能なデータであるのが好ましい。

上記構成によれば、データ通信の効率性を高めることができる。

本発明のインターフェース装置は、前記送信側デバイスから前記受信側デバイスへ、差動シリアルインターフェースを介してデータを送信する差動シリアルインターフェース通信装置に好ましくは適用される。

そして、上記差動シリアルインターフェース通信装置を含む携帯電話であって、前記送信側デバイスがベースバンド処理ＬＳＩであり、前記受信側デバイスがアプリケーション処理ＬＳＩであり、前記送信側ＬＶＤＳコア及び前記受信側ＬＶＤＳコアの間でインターフェースするデータがダウンリンクのパケットデータである携帯電話も本発明に含まれる。

本発明によれば、インターフェースに必要なＬＶＤＳコアの稼動時間を抑制することが可能となり、消費電流を抑制することが可能となる。

以下本発明の実施形態を、図面を参照して詳細に説明する。以下の実施形態においては、本発明のインターフェース装置を、携帯電話内の高速パケット通信システムに使用される差動シリアルインターフェース装置に適用した例を挙げる。

（実施の形態１）
図１は本発明の実施の形態１の差動シリアルインターフェース装置を示す。本実施形態は、差動シリアルインターフェース装置が、ベースバンド処理デバイス（送信側デバイス）４０００とアプリケーション処理デバイス（受信側デバイス）４００１の間の差動シリアルインターフェース線（主信号線）４００２を介した高速パケット通信システムに適用された例に相当する。

ベースバンド処理デバイス４０００は、基地局との通信のやり取りなど、主として電話機としての基本機能を担うデバイスである。一方、アプリケーション処理デバイス４００１は、例えばベースバンド処理デバイス４０００から受け取った圧縮された画像データを伸長して液晶表示パネルに表示させるなど、主としてユーザーインターフェースの機能を担うデバイスである。このような機能分担により、ベースバンド処理デバイス４０００は、種々のアプリケーションの処理から開放され、その信頼性が高められることとなる。また、ベースバンド処理デバイス４０００が担う伝送処理技術は、通信方式が世代交代しない限り大きく変わることはないが、アプリケーション処理デバイス４００１が担うアプリケーションは比較的変化が激しい。従って、これら二つのデバイスを別チップの構成にすることは、次世代製品の開発にとって好適である。ただし、本発明はこのような別チップ構成には限定されない。

上記構成に対応して、送信側デバイスとしてのベースバンド処理デバイス４０００はベースバンド処理ＬＳＩ（Large Scale Integration；大規模集積回路）、受信側デバイスとしてのアプリケーション処理デバイス４００１はアプリケーション処理ＬＳＩでそれぞれ個別に構成するのが望ましい。しかしながら、本発明はこのような構成には必ずしも限定されない。

本実施形態において、ベースバンド処理デバイス４０００からアプリケーション処理デバイス４００１へ送られる（インターフェースされる）データは、ダウンリンクのパケットデータを対象としている。もちろん、本発明の処理対象のデータはダウンリンクのパケットデータには限定されない。

ベースバンド処理デバイス４０００は、ドライバとしての送信側ＬＶＤＳ（Low Voltage Differential Signaling）コア４０１と、ＦＩＦＯ（First In First Out）バッファ４０３と、イネーブル信号生成部４０４とを含む。一方、アプリケーション処理デバイス４００１は、レシーバとしての受信側ＬＶＤＳコア４０２を含む。

ＬＶＤＳコア４０１，４０２は、一般的に数１００ｍＶの低振幅の信号伝送の仕様であるＬＶＤＳのコアデバイスである。バッファメモリとしてのＦＩＦＯバッファ４０３は一般的なものが使用可能であるが、本発明のバッファメモリはＦＩＦＯバッファには限定されない。イネーブル信号生成部４０４は、後述する最大蓄積情報を送信側ＬＶＤＳコア４０１に送ることにより、送信側ＬＶＤＳコア４０１を有効にする（電源をオンにする）とともに、受信側ＬＶＤＳコア４０２をも有効にする（電源をオンにする）。結果的に、イネーブル信号生成部４０４は、最大蓄積情報に基づき、送信側ＬＶＤＳコア４０１から受信側ＬＶＤＳコア４０２への差動シリアル送信を起動させる。イネーブル信号生成部４０４は、ＦＩＦＯバッファ４０３に蓄積されたデータの量が、所定の基準異常に蓄積されたことを検知して、送信側ＬＶＤＳコア４０１、受信側ＬＶＤＳコア４０２にイネーブル信号を出力するものであり、種々の論理回路等が使用可能である。

次に、本発明の差動シリアルインターフェース装置の動作を説明する。

まず、ベースバンド処理デバイス４０００は、携帯電話のアンテナを介して外部の基地局等から受信した受信波から既知の復調方法によりパケットデータを取り出した後、当該パケットデータをＦＩＦＯバッファ４０３にバッファリング（蓄積）する。すなわち、ベースバンド処理デバイス４０００は、パケットデータを、逐次アプリケーション処理デバイス４００１へ送るわけではない。総てのデータが、このようなバッファリング処理が行われる不連続データではないが、本発明は、このようなバッファリング処理を伴うデータのベースバンド処理デバイス４０００からアプリケーション処理デバイス４００１への送信に適用されるものである。

ベースバンド処理デバイス４０００は最大帯域で通信可能なデータ（パケットデータ）がＦＩＦＯバッファ４０３に蓄積されるまで当該データをＦＩＦＯバッファ４０３に蓄積する。このデータの蓄積の経過時間においては、ＬＶＤＳコア４０１への電源は遮断しておく。

尚、ＬＶＤＳコア４０１，４０２は内部に定常電流発生パスを持っているが、イネーブル信号生成部４０４が、ＬＶＤＳコア４０１，４０２への電源を遮断することにより、このパスに流れる電流を遮断する。

さらにイネーブル信号生成部４０４は、ベースバンド処理デバイス４０００からアプリケーション処理デバイス４００１のＬＶＤＳコア４０２へ、データ蓄積状態通知信号線（副信号線）４０６を介して、ＦＩＦＯバッファ４０３へのデータの蓄積状態を通知する。ここでは、ＦＩＦＯバッファ４０３にデータが蓄積中であるため、ＬＶＤＳコア４０２への電源は遮断される。

次に、ＦＩＦＯバッファ４０３に最大帯域で通信可能なデータ（十分なデータ量）が蓄積されたら、ＦＩＦＯバッファ４０３は、最大帯域で通信可能なデータがＦＩＦＯバッファ４０３に蓄積された旨を示す最大蓄積情報を、信号線４０５を介してイネーブル信号生成部４０４に送信する。そして、イネーブル信号生成部４０４は最大蓄積情報をＬＶＤＳコア４０１に送るとともに、データ蓄積状態通知信号線４０６を介して、最大蓄積情報を含むインターフェースイネーブル信号をＬＶＤＳコア４０２に送る。インターフェースイネーブル信号を受信したＬＶＤＳコア４０２の電源はオンとなる。

ＬＶＤＳコア４０１，４０２は内部に定常電流発生パスを持ち、当該パスに電流を流す電源は、上記の最大蓄積情報を受信することによりオンとなるよう構成されている。すなわち、イネーブル信号生成部４０４は、ＦＩＦＯバッファのデータの蓄積状態に応じて、ＬＶＤＳコア４０１，４０２の電源をオン・オフするスイッチの役割を果たす。

ＬＶＤＳコア４０１，４０２の電源がオンとなることにより、ＬＶＤＳコア４０１は、ＦＩＦＯバッファ４０３内に蓄積されたデータを、アプリケーション処理デバイス４００１のＬＶＤＳコア４０２へ、差動シリアルインターフェース線（主信号線）４００２を介してインターフェース（送信）する。ここで、ＬＶＤＳコア４０１，４０２は、コアの能力の最大帯域でデータをインターフェースする。その後、ＦＩＦＯバッファ４０３内のデータを送出し終えた後、イネーブル信号生成部４０４はＬＶＤＳコア４０１，４０２の電源を遮断し、ＬＶＤＳコア内部の定常電流発生パスをカットする。そして、ＦＩＦＯバッファ４０３はパケットデータの蓄積フェーズに戻る。最大帯域で通信可能なデータ（パケットデータ）がＦＩＦＯバッファ４０３に蓄積されるまでデータが蓄積されると、上述した処理手順が再び開始する。

上述した処理手順により、本発明の差動シリアルインターフェース装置は、ＬＶＤＳコアの能力の最大帯域でのみデータを送信側から受信側へ伝送することができ、不要な時間はＬＶＤＳコアへの電源を遮断することにより、トータルの稼動電流の消費量を抑制することができる。

（実施の形態２）
次に、本発明の実施の形態２を、図２を用いて示す。以下の説明では、主に実施の形態２と異なる部分について説明する。

本実施の形態においては、最大蓄積情報、インターフェースイネーブル信号の生成条件を、第１の実施の形態のものとは異ならせるため、監視タイマー５０７が設けられている。

第１の実施の形態においては、最大帯域で通信可能なデータがＦＩＦＯバッファ４０３に蓄積されるまで、ＬＶＤＳコア５０１，５０２への電源をオフにしている。このような処理は電力抑制の観点からは好ましい。しかしながら、最大帯域で通信可能なデータがＦＩＦＯバッファ５０３に蓄積するまでの時間が相当長時間にわたるような場合は、インターフェース装置として好適であるとはいえない。

そこで、本実施形態においては、第１の実施の形態で述べた効果を尊重しつつも、ＦＩＦＯバッファ５０３でのデータ蓄積量がＬＶＤＳコア５０１，５０２間における最大帯域での通信を達成するに必要な量に至るまでの時間、すなわち最大蓄積到達時間が長すぎる場合も考慮する。そして、データのベースバンド処理デバイス５０００におけるベースバンド処理後、アプリケーション処理デバイス５００１へデータを受け渡されなければならない所定時間が先に到来した場合は、ＬＶＤＳコア５０１，５０２間の通信を起動させ、データ通信を開始することとしている。

すなわち、監視タイマー５０７は、最大帯域で通信可能なデータがＦＩＦＯバッファ５０３に蓄積されるまでの時間よりも短い所定の時間が経過したか否かを監視する。そして、データのＦＩＦＯバッファへ５０３への蓄積開始後、所定の時間が経過したとき、監視タイマー５０７は、イネーブル信号生成部５０４に対し、信号線５０８を介して最大蓄積情報を発する旨を指示する。

上記のような処理により、ベースバンド処理されたデータがアプリケーション処理デバイス５００１へ渡されるまでの時間として、できるだけＦＩＦＯバッファ５０３にデータを蓄積し、消費電力を抑制するとともに、ベースバンド処理後のデータを長時間蓄積してしまうことに伴う不都合が回避される。

尚、送受信ＬＶＤＳコア５０１，５０２の起動安定待ち時間を考慮し、データ蓄積の上限時間は、ＬＶＤＳコア５０１，５０２の起動安定待ち時間分、更に前倒した時間で制御するようにしてもよい。

すなわち、監視タイマー５０７は、送信側ＬＶＤＳコア５０１及び受信側ＬＶＤＳコア５０２が起動後安定するまでの時間に相当する起動安定待ち時間の分だけ、最大蓄積到達時間より短い上記の所定時間をさらに短縮するものである。

（実施の形態３）
次に、本発明の実施の形態３を、図３を用いて示す。以下の説明では、主に実施の形態１、２と異なる部分について説明する。

実施の形態３は、監視タイマー６０７におけるデータ蓄積の上限時間を、携帯電話のユーザーが選択できる機能を備えている。すなわち、ベースバンド処理デバイス６０００に上限時間選択部６０９が設けられ、ユーザーは、当該上限時間選択部６０９より、複数の上限時間候補から所定時間を選択することができる。

このような構成により、ユーザーは、例えば以下のような二つのモードを使い分けることができる。
１）ベースバンド処理デバイス６０００で処理したデータを、アプリケーション処理デバイス６００１へ渡す時間の短縮を重視したリアルタイム性重視モード
２）ベースバンド処理デバイス６０００で処理したデータを、アプリケーション処理デバイス６００１へ渡すのに時間のかかる場合が含まれるが、ＬＶＤＳコア６０１，６０２間が可能な限り最大帯域で通信できる低消費電力モード

尚、上記と異なり、上限時間選択部６０９は、携帯電話の使用アプリケーションに応じて所定時間を自ら選択するようにしてもよい。

尚、上述した実施形態においては、送信側及び受信側のＬＶＤＳコアへの電源をオンまたはオフする制御を採っている。しかしながら、広義にはオンとオフの切り換えだけでなく、ＬＶＤＳコアの動作が有効な状態と無効な状態の切り換えも本発明に含まれる。すなわち、ＬＶＤＳコアは、最大蓄積情報に基づき、動作が消費電力の小さい無効状態から有効状態に切り換ればよく、オフからオンへの状態変化には限定されない。例えば、ＬＶＤＳコアの基準電圧源であるバンドギャップレファレンス回路をオンの状態にしつつ、差動シリアルインターフェース線４００２等をディスエーブルにしておくような状態もＬＶＤＳのコアの無効状態に含まれる。

例えば、ＬＶＤＳコアの稼動時間が半分（１／２）になった場合、従来ＬＶＤＳインターフェース技術に比べ消費電流も半分となり、従来のＣＭＯＳインターフェース技術と同等の消費電流でインターフェースを実現することができる。

具体例として、携帯電話の高速パケット通信システムにおいては、デジタルベースバンド処理デバイス（ＬＳＩ）が、基地局システムに対し再送要求を発生させたとき等が最も本発明の効果が顕著に現れる。このとき、デジタルベースバンド処理ＬＳＩからアプリケーション処理ＬＳＩへのパケットデータは途切れることになり、ＬＶＤＳコアでの消費電流が抑制される。

例えばノイズ等の影響で、端末側が受信データを判別できず、基地局に再送信を要求するような場合、例えば再送要求が＃１０番目のデータに対するものであった場合、＃１０のデータ再送待ちの間も、端末は＃１１以降のデータを先行して受信し続ける。しかし、アプリケーション処理デバイスにとっては、＃１０のデータを受信できるまで、意味の通じるデータにならないため、＃１０のデータを受信するまでの間、ベースバンド処理デバイスではデータを蓄積する。そして、＃１０のデータ受信後、それまでの間に先行して受信していたデータも含め、アプリケーション処理デバイスへ転送する。このため、再送要求が発生したときというのが、ベースバンド処理デバイスからアプリケーション処理デバイスへのデータ転送が不連続となる典型例である。

本発明は、複数のデバイス間のインターフェースを有する電子回路システムで利用可能である。上述の実施形態で述べた様に、本発明は、好適には電流駆動型の差動インターフェース装置における不連続データアクセスなどで利用可能であるが、これには限定はされず、一般的なインターフェース装置に適用可能である。また、上述の実施形態では、最大帯域で通信可能なデータ（パケットデータ）がＦＩＦＯバッファ４０３に蓄積されるが、この要件は必ずしも本発明にとって必須ではなく、所定のデータ量で通信可能なデータが蓄積されるまで、データがＦＩＦＯバッファ４０３に蓄積され、その結果、ＬＶＤＳコアの稼働時間が短縮され、消費電力が抑制されればよい。

以上、本発明の各種実施形態を説明したが、本発明は前記実施形態において示された事項に限定されず、明細書の記載、並びに周知の技術に基づいて、当業者がその変更・応用することも本発明の予定するところであり、保護を求める範囲に含まれる。

本発明は、複数のデバイス間におけるインターフェースにおいて消費電力の抑制を実現し、特に消費電力の抑制が要求される種々の電子デバイスに有用である。

本発明の実施の形態１を示すブロック図本発明の実施の形態２を示すブロック図本発明の実施の形態３を示すブロック図従来のＣＭＯＳインターフェース装置を示すブロック図従来のＬＶＤＳインターフェース装置を示すブロック図従来技術による消費電流増大の現象を示す表

符号の説明

１０００送信側デバイス（ベースバンド処理ＬＳＩ）
１００１受信側デバイス（アプリケーション処理ＬＳＩ）
１０１送信側デバイスのＣＭＯＳバッファ（ドライバ）
１０２受信側デバイスのＣＭＯＳバッファ（レシーバ）
２０００送信側デバイス（ベースバンド処理ＬＳＩ）
２００１受信側デバイス（アプリケーション処理ＬＳＩ）
２０１送信側ＬＶＤＳコアプロセッサ（ドライバ）
２０２受信側ＬＶＤＳコアプロセッサ（レシーバ）
２０３パラレル／シリアル変換器
２０４シリアル／パラレル変換器
４０００送信側デバイス（ベースバンド処理ＬＳＩ）
４００１受信側デバイス（アプリケーション処理ＬＳＩ）
４００２差動シリアルインターフェース線（主信号線）
４０１送信側ＬＶＤＳコア（ドライバ）
４０２受信側ＬＶＤＳコア（レシーバ）
４０３ＦＩＦＯバッファ
４０４イネーブル信号生成部
４０５信号線
４０６データ蓄積状態通知信号線（副信号線）
５０００送信側デバイス（ベースバンド処理ＬＳＩ）
５００１受信側デバイス（アプリケーション処理ＬＳＩ）
５００２差動シリアルインターフェース線（主信号線）
５０１送信側ＬＶＤＳコア（ドライバ）
５０２受信側ＬＶＤＳコア（レシーバ）
５０３ＦＩＦＯバッファ
５０４イネーブル信号生成部
５０５信号線
５０６データ蓄積状態通知信号線（副信号線）
５０７監視タイマー
５０８信号線
６０００送信側デバイス（ベースバンド処理ＬＳＩ）
６００１受信側デバイス（アプリケーション処理ＬＳＩ）
６００２差動シリアルインターフェース線（主信号線）
６０１送信側ＬＶＤＳコア（ドライバ）
６０２受信側ＬＶＤＳコア（レシーバ）
６０３ＦＩＦＯバッファ
６０４イネーブル信号生成部
６０５信号線
６０６データ蓄積状態通知信号線（副信号線）
６０７監視タイマー
６０８信号線
６０９上限時間選択部

Claims

送信側デバイスから受信側デバイスへ、インターフェースを介してデータを送信するインターフェース通信装置であって、
前記送信側デバイスは、
所定のデータ量で通信可能なデータが蓄積されるまで、当該データを蓄積するバッファメモリと、
所定のデータ量で通信可能なデータが前記バッファメモリに蓄積された旨を示す蓄積情報に基づき、動作が有効となる送信側ＬＶＤＳコアと、
所定のデータ量で通信可能なデータが前記バッファメモリに蓄積されたとき、前記蓄積情報を前記送信側ＬＶＤＳと前記受信側デバイスに伝えるデータ通信起動部と、を含み、
前記受信側デバイスは、前記蓄積情報に基づき、動作が有効となる受信側ＬＶＤＳコアを含む、
インターフェース通信装置。
請求項１記載のインターフェース通信装置であって、
所定のデータ量で通信可能なデータが前記バッファメモリに蓄積されるまでの時間よりも短い所定の時間の経過を監視する監視タイマーをさらに備え、
当該監視タイマーは、当該所定の時間の経過後、前記データ通信起動部に前記蓄積情報を発する旨を指示する、インターフェース通信装置。
請求項２記載のインターフェース通信装置であって、
前記監視タイマーは、前記送信側ＬＶＤＳコア及び前記受信側ＬＶＤＳコアが起動後安定するまでの時間に相当する起動安定待ち時間の分だけ、前記所定時間を短縮する、インターフェース通信装置。
請求項２または３記載のインターフェース通信装置であって、
ユーザーが、複数の上限時間候補から前記所定時間を選択可能にする上限時間選択部をさらに備える、インターフェース通信装置。
請求項２または３記載のインターフェース通信装置であって、
複数の上限時間候補から、当該装置のアプリケーションに応じて前記所定時間を選択する上限時間選択部をさらに備える、インターフェース通信装置。
請求項１から５のいずれか１項記載のインターフェース通信装置であって、
前記送信側ＬＶＤＳコア及び前記受信側ＬＶＤＳコアは、電源がオンとなることにより有効となる、インターフェース通信装置。
請求項１から６のいずれか１項記載のインターフェース通信装置であって、
前記所定のデータ量で通信可能なデータは、最大帯域で通信可能なデータである、インターフェース通信装置。
請求項１から７のいずれか１項記載のインターフェース通信装置であって、
当該インターフェース装置は、前記送信側デバイスから前記受信側デバイスへ、差動シリアルインターフェースを介してデータを送信する差動シリアルインターフェース通信装置である、インターフェース通信装置。
請求項８記載の差動シリアルインターフェース通信装置を含む携帯電話であって、
前記送信側デバイスがベースバンド処理ＬＳＩであり、
前記受信側デバイスがアプリケーション処理ＬＳＩであり、
前記送信側ＬＶＤＳコア及び前記受信側ＬＶＤＳコアの間でインターフェースするデータがダウンリンクのパケットデータである携帯電話。