JP2010050493A - 固体撮像装置 - Google Patents

Abstract

【課題】固体撮像装置において、ポテンシャル調整、リセットのＤＣバイアス設定等の外部無調整化を可能にする。
【解決手段】浮遊領域ＦＤに蓄えられた電荷をリセットするリセット用ＭＩＳＦＥＴ８２とを備える。このリセット用ＭＩＳＦＥＴ８２のゲート絶縁膜８４にゲート部下のポテンシャルの基準値とのずれを補う所定量の電荷を注入するか、あるいは別途、ゲート絶縁膜に注入する電荷でされるバイアス電圧が制御されるバイアス回路を設け、そのバイアス電圧をリセット用ＭＩＳＦＥＴのゲートに供給する。
【選択図】図６

Description

本発明は、固体撮像装置に関する。

更に詳しく述べるならば、本発明は、例えばＣＣＤ固体撮像装置、増幅型固体撮像装置等の固体撮像装置に関する。

ＣＣＤ固体撮像素子の撮像領域は、ｎ型半導体基板を例にとると、このｎ型半導体基板にｐ型のウエル領域が形成され、更にこのウエル領域の表面にｎ型の光電変換部、即ち受光部が形成され、この受光部が複数マトリック状に配列されて構成されている。

このようなＣＣＤ固体撮像素子において、光の入射によって受光部に蓄積される信号電荷ｅの許容量、いわゆる受光部の取り扱い電荷量は、図２３のポテンシャル分布図に示すように、ｐ型のウエル領域で構成されるオーバーフローバリアＯＦＢのポテンシャル障壁φaの高さで決定される。即ち、受光部に蓄積される信号電荷ｅが取り扱い電荷量を越えた場合、その越えた分の電荷がオーバーフローバリアのポテンシャル障壁φaを越えてオーバーフロードレインＯＦＤを構成するｎ型基板に掃き捨てられる。
このような縦型オーバーフロー構造のＣＣＤ固体撮像装置は、例えば特許文献１にも開示されている。

この受光部の取り扱い電荷量、つまりオーバーフローバリアＯＦＢのポテンシャル障壁φaの高さは、オーバーフロードレインとなる基板に印加するバイアス電圧、即ちいわゆる基板電圧Ｖsubによって制御している。しかし、この構造は、デバイスの製造ばらつきのために、オーバーフローバリアＯＦＢのポテンシャル障壁φaの高さが破線で示すようにばらつきが多く、デバイス毎に異なる基板電圧Ｖsub Ｖsub′を設定する必要がある。

また、ＣＣＤ固体撮像素子では、図２２に示すように、水平転送レジスタ１の後段に水平出力ゲート部ＨＯＧを介して電荷電圧変換するためのフローティングディフージョン領
域ＦＤが設けられ、更にフローティングディフージョン領域ＦＤに転送された信号電荷を
１画素毎にリセットするためのリセットゲート部２及びリセットドレイン領域３が設けられている。

水平転送レジスタ１は、例えばｐ型のウエル領域２の表面に形成したｎ型の転送チャネル領域５上にゲート絶縁膜を介して複数の転送電極６〔６Ａ，６Ｂ〕が形成され、互に接続された隣り合う２つの転送電極６Ａ及び６Ｂを１組として、１つ置きの組の転送電極６〔６Ａ，６Ｂ〕と、他の１つ置きの転送電極６〔６Ａ，６Ｂ〕とに、夫々２相の水平駆動パルスφＨ1 及びφＨ2 が印加されて構成される。なお、各第２の転送電極６Ｂ下の転送チャネル領域５に例えばｐ型領域７がイオン注入で形成され、第１の転送電極６Ａをストレージ電極とするストレージ部と、第２の転送電極６Ｂをトランスファ電極とするトランスファ部とを有する転送部が形成される。

水平出力ゲート部ＨＯＧは、ゲート絶縁膜を介してゲート電極８が形成されて成り、このゲート電極８に接地電位が印加される。フローティングディフージョン領域ＦＤは、例えばｎ型半導体領域で形成され、電荷検出回路９に接続される。ｔ1 は出力端子である。リセットドレイン領域３は例えばｎ型半導体領域で形成され、リセットドレイン領域３にはリセット電圧ＶRD、例えは電源電圧ＶDDが印加される。
リセットゲート部２は、ゲート絶縁膜を介してゲート電極１０が形成されて成り、このゲート電極にリセットパルスφRGが印加される。

近年のＣＣＤ固体撮像素子では、水平転送レジスタ１に駆動パルスφＨ1 ，φＨ2 を印加するための駆動回路、リセットパルスφRGを印加するための駆動回路は、タイミングジェネレータに内蔵されるようになり、且つ低消費電力化のために、パルス振幅が下げられている。

このような場合、リセットパルスφRGにおいてはその動作点がリセット電圧ＶRDである電源電圧ＶDDによって決まるため、図２２に示すリセットゲート部２下のポテンシャルのばらつき（破線図示）が問題となる。この対策として例えばデバイス毎にリセットパルスφRGのＤＣバイアス値を所望の値に設定する必要がある。このリセットパルスφRGのＤＣバイアス値の設定は、従来、外部回路（いわゆるバイアス回路）で行われていたり、内蔵型にしてもフェーズカット方式でデジタル的にしか設定できていない。

また、固体撮像素子として増幅型固体撮像素子が知られている。この増幅型固体撮像素子は、光電変換により得られたホール（信号電荷）をｎチャネルＭＯＳトランジスタ（画素トランジスタ）のｐ型ウエル領域に蓄積しておき、このｐ型ウエル領域における電位変動（すなわち、バックゲートの電位変化）に基づくチャネル電流の変化を画素信号として出力するようにしている。ここでは、ｐ型基板上にｎ型ウエル領域が形成され、このｎ型ウエル領域に上述の電荷が蓄積されるｐ型のウエル領域が形成される。この増幅固体撮像素子においても、基板電圧の設定が必要となる。

一方、ゲート絶縁膜にＳｉＮ膜を利用し、ポテンシャル制御して記憶するものとして紫外線消去型のＲＯＭが知られている。このＲＯＭは、図２４に示すように、ｐ型領域１１
の表面にｎ型のソース領域１２及びドレイン領域１３を形成し、両領域１２及び１３間上にシリコン酸化膜１４及びシリコン窒化膜１５からなるゲート絶縁膜１６を介して、例えば多結晶シリコンのゲート電極１７を形成して成り、シリコン窒化膜１５中にエレクトロンやホールを蓄積しメモリ効果を出すよう構成されている。しかし、このＲＯＭはデジタルのオン・オフ設定のみで、ＳｉＮとゲート電極が接すると、注入エレクトロンｅがゲートへリークしやすいためアナログ的なＤＣバイアス制御ではない。

特開昭５４−９５１１６号公報

ＣＣＤ固体撮像素子は、いわゆるＭＩＳ素子のポテンシャルを利用した製品であるが、そのポテンシャル制御は難しく、製造ばらつきが大きい。従来はそのポテンシャルばらつきを外部から印加するバイアス値を制御して回避している。これに対して、本発明者は、ポテンシャルのばらつきを、測定し、選別的に、強制的に調整させることを発想した。ＭＩＳ素子で後から動作点を変えるものに、前述したＲＯＭが知られているが、しかし、これはオン／オフのデジタル動作であってアナログ的にポテンシャル調整することはできない。

本発明は、上述の点に鑑み、新規なＭＩＳ素子を用いてポテンシャル調整、リセットのＤＣバイアス設定等の外部無調整化を可能にした固体撮像装置を提供するものである。

本発明に係る固体撮像装置は、複数の画素と、査パルス電圧を受けて該画素より得られる信号を出力する手段と、信号電荷を蓄積する浮遊領域と、浮遊領域に蓄えられた電荷をリセットするリセット用ＭＩＳＦＥＴとを備え、リセット用ＭＩＳＦＥＴのゲート絶縁膜にゲート部下のポテンシャルの基準値とのずれを補う所定量の電荷が注入される構成とする。

本発明に係る固体撮像装置は、上記固体撮像装置において、リセット用ＭＩＳＦＥＴのゲート絶縁膜が、酸化膜、窒化膜、酸化膜の順に積層された多層構造を有した構成とする。

本発明に係る固体撮像装置は、複数の画素と、走査パルス電圧を受けて該画素より得られる信号を出力する手段と、信号電荷を蓄積する浮遊領域と、浮遊領域に蓄えられた電荷をリセットするリセット用ＭＩＳＦＥＴと，リセットするリセット用ＭＩＳＦＥＴのリセット動作を制御する制御電圧を発生するバイアス回路とを備える。バイアス回路は、第１の電位と第２の電位との間に直列接続された負荷及びＭＩＳＦＥＴを有し、負荷とＭＩＳＦＥＴとの接点よりバイアス電圧を得るようになされ、ＭＩＳＦＥＴのゲート絶縁膜にはしきい値を調整する電荷が注入されている。そして、電荷の注入によりリセットするリセット用ＭＩＳＦＥＴのゲート電極へ印加される電圧が設定された構成とする。

本発明に係る固体撮像装置は、上記固体撮像装置において、バイアス回路のＭＩＳＦＥＴのソースと負荷との接点よりバイアス電圧を得るようになされ、バイアス回路のＭＩＳＦＥＴのドレインが、前記リセット用ＭＩＳＦＥＴの電源電圧が供給されるドレイン領域に接続された構成とする。

本発明に係る固体撮像装置は、上記固体撮像装置において、バイアス回路のＭＩＳＦＥＴのゲート絶縁膜が、酸化膜、窒化膜、酸化膜の順に積層された多層構造を有した構成とする。

本発明の固体撮像装置によれば、浮遊領域に蓄えられた電荷をリセットするリセット用ＭＩＳＦＥＴのゲート絶縁膜に、ゲート部下のポテンシャルの基準値とのずれを補う所定量の電荷が注入される構成とすることにより、リセットゲート部下のポテンシャルをアナログ的に調整することができる。外部回路等でポテンシャル調整するのに比べ、完成後のポテンシャルの無調整化が可能となる。

上記固体撮像装置において、リセット用ＭＩＳＦＥＴのゲート絶縁膜が、酸化膜、窒化膜、酸化膜に順に積層された多層構造を有する構成とすることにより、窒化膜中に蓄積された電荷を保持することができる。

本発明の固体撮像装置によれば、リセット用ＭＩＳＦＥＴのゲート電極に、上記バイアス回路、即ち第１の電位と第２の電位との間に直列接続された負荷及びＭＩＳＦＥＴを有し、負荷とＭＩＳＦＥＴとの接点よりバイアス電圧を得るようにされ、ＭＩＳＦＥＴのゲート絶縁膜にしきい値電圧を調整する電荷が注入された所望の値のバイアス回路より発生させるバイアス電圧を印加させることにより、リセットゲート部下のポテンシャル制御を適正に行うことができる。

上記固体撮像装置において、バイアス回路のＭＩＳＦＥＴのソースと負荷との接点よりバイアス電圧を得、バイアス回路のＭＩＳＦＥＴのドレインをリセット用ＭＩＳＦＥＴの電源電圧が供給されるドレイン領域に接続している。従って、電源電圧が変動すれば、これと同じ変化量でリセット用ＭＩＳＦＥＴのゲート部下のポテンシャルも変動し、電源電圧の変動によってリセット用ＭＩＳＦＥＴのゲート部下のポテンシャルとドレイン領域との間のポテンシャル差が変動することがない。

上記固体撮像装置において、バイアス回路のＭＩＳＦＥＴのゲート絶縁膜が、酸化膜、窒化膜、酸化膜に順に積層された多層構造を有する構成とすることにより、窒化膜中に蓄積された電荷を保持することができる。

本発明に係るＭＩＳ素子の実施の形態を示す構成図である。 本発明に係るｎチャネルＭＩＳ素子の場合のポテンシャルシフト動作の説明図である。 本発明に係るｐチャネルＭＩＳ素子の場合のポテンシャルシフト動作の説明図である。 本発明に係るＣＣＤ固体撮像素子の一実施の形態を示す概略的構成図である。 図４のＡ−Ａ線上の断面図である。 図４のＢ−Ｂ線上の断面図である。 リセットゲート部でのポテンシャル調整の説明に供するポテンシャル分布を含む説明図である。 Ａ 本発明に係るソースフォロワ方式のバイアス回路の一例を示す回路図である。 Ｂ 本発明に係るソースフォロワ方式のバイアス回路の他の例を示す回路図である。 図８のバイアス回路を用いた本発明に係るＣＣＤ固体撮像素子の要部の構成図である。 本発明の説明に供する回路説明図である。 図１０の等価回路におけるＶ−Ｉ特性図である。 本発明に係る多段構成のバイアス回路の一例を示す回路図である。 本発明に係るインバータ方式のバイアス回路の一例を示す回路図である。 本発明に係るインバータ方式のバイアス回路の他の例を示す回路図である。 本発明に係るバイアス回路の他の例を示す回路図である。 本発明に係るバイアス回路の他の例を示す回路図である。 本発明に係るバイアス回路の他の例を示す回路図である。 本発明に係るＭＩＳ素子のポテンシャルシフトを行う方法の一例を示すフローチャートである。 本発明に係るＭＩＳ素子のポテンシャルシフトを行う方法の他の例を示すフローチャートである。 増幅型固体撮像素子の画素ＭＯＳトランジスタの例を示す断面図である。 増幅型固体撮像素子の読み出し時及びリセット時のポテンシャル分布図である。 従来のＣＣＤ固体撮像素子の説明に供する要部の構成図である。 Ａ 従来のＣＣＤ固体撮像素子の説明に供する受光を含む基板方向のポテンシャル図である。 Ｂ 調整後のポテンシャル図である。 従来の紫外線消去型ＲＯＭの断面図である。

以下、図面を参照して本発明の実施の形態を説明する。

先ず、本発明に係る金属（電極）−絶縁体−半導体構造を有する素子、いわゆるＭＩＳ素子の実施例を示す。本例のＭＩＳ素子は、ゲート絶縁膜、特に、そのうちの窒化膜中へのエレクトロンやホール等の電荷の蓄積量をアナログ的に制御することで、ゲート下のポテンシャル、ないし、しきい値電圧Ｖthを、アナログ的に設定できるように構成するものである。

図１は、本発明に係るＭＩＳ素子をＭＩＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）に例をとって示す。本例のＭＩＳＦＥＴ２１は、第１導電型（例えばｎ型又はｐ型）の半導体領域（半導体ウエル、半導体基体等）２２の主面に第２導電型（ｐ型又はｎ型）のソース領域２３及びドレイン領域２４を形成し、半導体領域２２のソース領域２３及びドレイン領域２４間に対応する主面上に、酸化膜例えばシリコン酸化膜（ＳｉＯ2 ）２６、窒化膜例えばシリコン窒化膜（ＳｉＮ）２７及び酸化膜例えばシリコン酸化膜（ＳｉＯ2 ）２８をこの順に積層してなる３層構造のゲート絶縁膜２５を形成し、このゲート絶縁膜２５上に例えば多結晶シリコンからなるゲート電極３０を、ソース領域２３及びドレイン領域２４上に夫々ソース電極３１及びドレイン電極３２を、夫々形成して構成する。

このいわゆるＭＯＮＯＳ（metal oxide nitride oxide semiconductor)構造のＭＩＳＦＥＴ２１においては、ゲート絶縁膜２５のシリコン窒化膜２７中へエレクトロンを蓄積すれば、ゲート電圧ＶG に一定の負電位のオフセットを加えたのと同等となり例えばｎチャネル型であれば、ゲート下のポテンシャルがいわゆるエンハンスメントの方向（ポテンシャルが浅くなる方向）に、ｐチャネル型であればディプレッション（ポテンシャルが深くなる方向）に動く結果となる。逆にゲート絶縁膜２５のシリコン窒化膜２７中へホールを蓄積すれば、ゲート電圧ＶG に一定の正電位のオフセットを加えたのと同等となり、例えばｎチャネル型であれば、ゲート下のポテンシャルがいわゆるディプレッションの方向に、ｐチャネル型であればエンハンスメントの方向に動くことになる。

例えば、図２に示すようにＭＯＮＯＳ構造のｎチャネルＭＩＳＦＥＴ２１Ｎとした場合には、ゲート電極３０とその直下のチャネル領域との間に高電圧を与え、一例として、ソース電圧ＶS 及びドレイン電圧ＶD を共に０Ｖとし（但し、ｐ型半導体領域２２は接地されている）、ゲート電極３０に＋（正）の高いゲート電圧（通常の駆動電圧より高い電圧）ＶG を一定時間与えると、或る一定量のエレクトロンｅがソース領域２３及びドレイン領域２４を構成するｎ+ 層からシリコン窒化膜２７中に注入される。このエレクトロンｅの注入量は、ゲート電極３０への印加電圧ＶG や、印加時間に依存し、これら印加電圧、印加時間を制御すれば、所望の量のエレクトロンｅを注入することができる。即ち、ポテンシャルがエンハンスメントの方向に動き、所望のポテンシャル、或いはしきい値電圧Ｖthが得られる。
逆にこのｎチャネルＭＩＳＦＥＴ２１Ｎのゲート電極３０に、−（負）の高いゲート電圧ＶG を印加した場合、ゲート近傍にｐ型のホール供給源があれば、之からホールｈがシリコン窒化膜２７中に注入され、ポテンシャルはディプレッションの方向に動く。

また、例えば図３に示すように、ＭＯＮＯＳ構造のｐチャネルＭＩＳＦＥＴ２１Ｐとした場合には、同様にゲート電極３０とそのチャネル領域との間に高電圧を与え、一例としてソース電圧ＶS 及びドレイン電圧ＶD を共に０Ｖにし（但し、ｎ型半導体領域２２は所定の正電圧が印加されている）、ゲート電極３０に−（負）の高いゲート電圧ＶG （通常の駆動電圧より高い電圧）を印加すれば、ソース領域２３及びドレイン領域２４を構成するｐ+ 層からホールｈが同様にゲート絶縁膜２５のシリコン窒化膜２７中へ注入され、ポテンシャルがエンハンスメントの方向に動き、所望のポテンシャル、或いはしきい値電圧Ｖthが得られる。
このｐチャネルＭＩＳＦＥＴ２１Ｐでも、逆に、ゲート電極３０に、＋（正）の高いゲート電圧ＶG を印加した場合、ゲート近傍にｎ型のエレクトロン供給源があれば、之からエレクトロンｅがシリコン窒化膜２７中に注入され、ポテンシャルはディプレッションの方向に動く。

シリコン窒化膜２７中に一度注入されたエレクトロンやホールの電荷は、シリコン窒化膜２７の上下のシリコン酸化膜２６及び２８によって挟まれており、逃げにくく、通常の駆動電圧では、その障壁を超えることなく、永久にシリコン窒化膜２７中に保持される。

かかる構成のＭＩＳＦＥＴ２１によれば、そのゲート絶縁膜２５のシリコン窒化膜２７に注入する電荷量を制御することにより、チャネルポテンシャルないししきい値電圧Ｖthをアナログ的に設定することができる。このＭＩＳＦＥＴ２１はアナログＭＩＳＦＥＴとしアナログ回路等に用いることが可能となる。

上述したポテンシャル、或いはしきい値電圧をアナログ的に設定できるＭＯＮＯＳ構造のＭＩＳ素子は、ＭＩＳＦＥＴの他、アナログ用メモリ素子、所望の値の出力バイアスを得るバイアス回路等に応用できる。

また、上述のＭＯＮＯＳ構造のＭＩＳ素子は、固体撮像装置におけるリセットゲート部、あるいはＣＣＤ転送レジスタの転送部に応用できる。更には、固体撮像装置における基板電圧の設定、リセットゲートバイアスの設定等に応用できる。

図４〜図６は、本発明に係るＣＣＤ固体撮像素子の一実施の形態を示す。本例は、特に、上記ＭＩＳ素子、即ちＭＯＮＯＳ構造を用いてリセットゲート部のポテンシャルを制御するようにしたものである。

同図は、インターライン転送方式のＣＣＤ固体撮像素子に適用した場合である。なお、このＣＣＤ固体撮像素子は飽和電荷を基板方向に、即ち縦方向に掃き捨てる所謂縦型オーバーフロー構造となっている。

このＣＣＤ固体撮像素子４１は、画素となる複数の受光部４２がマトリックス状に配列され、各受光部列の一側にＣＣＤ構造の垂直転送レジスタ４３が設けられた撮像領域４４と、各垂直転送レジスタ４３の終段が接続されたＣＣＤ構造の水平転送レジスタ４５と、水平転送レジスタ４５の出力側に接続された出力回路、即ち電荷検出回路４６とを備えて成る。

撮像領域４４では、図５に示すように、第１導電型例えばｎ型のシリコン半導体基板４８上の第２導電型即ちｐ型の第１のウエル領域４９内に、受光部４２を構成するｎ型の不純物拡散領域５０と、垂直転送レジスタ４３を構成するｎ型の転送チャネル領域５１と、ｐ型のチャネル領域５２が形成され、上記ｎ型の不純物拡散領域５０上にｐ型の正電荷蓄積領域５３が、ｎ型の転送チャネル領域５１の直下に第２のｐ型ウエル領域５４が夫々形成されている。

ここでｎ型の不純物拡散領域５０とｐ型ウエル領域４９とのｐｎ接合によるフォトダイオードＰＤによって受光部（光電変換部）４２が構成される。垂直転送レジスタ４３を構成する転送チャネル領域５１、チャネルストップ領域５２及び読み出しゲート部４７上にわたって、シリコン酸化膜（ＳｉＯ2 ）５６、シリコン窒化膜（Ｓｉ3 Ｎ4 ）５７及びシリコン酸化膜（ＳｉＯ2 ）５８が順次積層されてなる３層構造のゲート絶縁膜５９が形成され、このゲート絶縁膜５９上に例えば１層目及び２層目の多結晶シリコンからなる複数の転送電極６１が転送方向に向って配列形成され、転送チャネル領域５１、ゲート絶縁膜５９及び転送電極６１により垂直転送レジスタ４３が構成される。

垂直転送レジスタ４３は例えば４相の垂直駆動パルスφＶ1 ，φＶ2 ，φＶ3及びφＶ4 にて駆動される。

一方、水平転送レジスタ４５は、図６に示すように、ｎ型の転送チャネル領域５１上に、上記と同様のシリコン酸化膜（ＳｉＯ2 ）５６、シリコン窒化膜（Ｓｉ3 Ｎ4 ）５７及びシリコン酸化膜（ＳｉＯ2 ）５８からなる３層構造のゲート絶縁膜５９を介して、１層目の多結晶シリコン膜からなる第１の転送電極６５Ａと２層目の多結晶シリコン膜からな第２の転送電極６５Ｂが転送方向に沿って交互に複数配列して構成される。

この水平転送レジスタ４５では、互に接続された隣り合う２つの転送電極６５Ａ及び６５Ｂを１組として１つ置きの組の転送電極６５〔６５Ａ，６５Ｂ〕と、他の１つ置きの組の転送電極６５〔６５Ａ，６５Ｂ〕とに夫々２相の水平駆動パルスφＨ1 ，φＨ2 が印加される。各第２の転送電極６５Ｂ下の転送チャネル領域５１には、第２導電型即ちｐ型の半導体領域６６が例えば不純物のイオン注入で形成され、これによって、第１の転送電極６５Ａをストレージ電極とするストレージ部と、第２の転送電極６５Ｂをトランスファ電極とするトランスファ部を有する転送部が形成される。ゲート絶縁膜５９においては、通常動作中に多結晶シリコン電極からシリコン窒化膜５７への電荷の注入がシリコン酸化膜５８によって阻止され、ポテンシャル変動が生じない。

水平転送レジスタ４５の最終段の転送部の後にはゲート絶縁膜５９を介して例えば２層目の多結晶シリコン膜からなるゲート電極６７を形成してなる水平出力ゲート部ＨＯＧが形成される。水平出力ゲート部ＨＯＧには固定の出力ゲート電圧、例えばグランド電位（ＧＮＤ）が印加される。この水平出力ゲート部ＨＯＧの後段には、電荷検出装置８０が形成される。この電荷検出装置８０は、水平出力ゲート部ＨＯＧに隣接して信号電荷を蓄積するｎ型半導体領域からなるフローティングディフージョン領域ＦＤと、さらにこのフローティングディフージョン領域ＦＤに隣接してフローティングディフージョン領域ＦＤの蓄積信号電荷をリセットするためのリセットゲート部８２とリセットドレイン領域８１と、フローティングディフージョン領域ＦＤに接続されてこのフローティングディフージョン領域ＦＤに蓄積された信号電荷を検出する出力回路（検出回路）４６とを有して構成される。ｔ2 は出力端子である。リセットドレイン領域８１はｎ型半導体層で形成され、之にリセット電圧ＶRD（例えば電源電圧ＶDD）が印加される。リセットゲート部８２にはリセットパルスφRGが印加される。

しかして、本実施の形態においては、特に、リセットゲート部８２を、ｐ型ウエル４９上に垂直、水平転送レジスタ４３，４５のゲート絶縁膜５９と同時に形成したシリコン酸化膜（ＳｉＯ2 ）５６、シリコン窒化膜（Ｓｉ3 Ｎ4 ）５７及びシリコン酸化膜（ＳｉＯ2 ）５８を順次積層してなる３層構造のゲート絶縁膜８４を介して、例えば多結晶シリコン膜によるゲート電極８５を形成して構成する。即ち、このリセットゲート部８２では、上述したＭＯＮＯＳ構造のＭＩＳ素子として構成される。ここでは、このリセットゲート部とフローティングディフージョン領域及びリセットドレイン領域とによってＭＯＮＯＳ構造のＭＩＳ素子即ちＭＩＳＦＥＴが構成される。

このＣＣＤ固体撮像素子４１では、各受光部４２において受光量に応じて光電変換された信号電荷が垂直転送レジスタ４３に読み出され、垂直転送レジスタ４３内を転送して水平転送レジスタ４５に転送される。水平転送レジスタ４５に転送された信号電荷は、１画素分毎、フローティングディフージョン領域ＦＤに転送され、出力回路４６を通じて電荷電圧変換されて端子ｔ2 よりＣＣＤ出力として読み出される。

１画素の信号電荷が読み出された後、リセットゲート部８２にリセットパルスφRGが印加されることにより、フローティングディフージョン領域ＦＤの信号電荷がリセットゲート部８２を通じてリセットドレイン領域８１に掃き捨てられ、フローティングディフージョン領域ＦＤのポテンシャルがリセットドレイン領域８１の電位にリセットされる。

しかして、本実施の形態のＣＣＤ固体撮像素子４１において、図７の調整前のポテンシ
ャル分布８９で示すように、製造ばらつきによってリセットゲート部８２下のポテンシャ
ルφm が深くなった場合には、次のようにしてポテンシャル調整を行う。

即ち、リセットゲート部８２下のポテンシャルφm （＝φm1）を検出し、このポテンシャルφm1を基準値φm2（即ち設定すべきポテンシャルの値）と比較する。

そして、基準値φm2とのずれを補う量の電荷をゲート絶縁膜８４のシリコン窒化膜５７に注入する。即ち、リセットドレイン領域８１のリセット電圧ＶRDを０Ｖとし、リセットゲート部８２のゲート電極８５に、ずれ量に応じて設定された所要の＋（正）の高電圧ＶRDを所要時間印加し、ゲート絶縁膜８４のシリコン窒化膜５７に基準値φm2とのずれを補う量のエレクトロンを注入し、蓄積する。

実際は、画像出力の波形を観察しながら、適正な波形になるまで電荷量を注入する。

このシリコン窒化膜５７に蓄積されたエレクトロンにより、リセットゲート部８２下のポテンシャルを、製造直後（調整前）のポテンシャルφm1より調整後のポテンシャル分布９０で示すように、エンハンスメントの方向、従って浅くなる方向に動かすことができ、
正常なポテンシャルφm2に調整することができる。

ここで、リセットドレインの端子及びリセットゲート部の端子は外部に導出されている端子であるため、静電気で、上述のようなポテンシャル変動が発生することは避けねばならない。通常、これらの外部端子には、高電圧が印加されないように保護素子（例えばダイオード、トランジスタ等）が付加されている。この保護素子が付加された状態ではポテンシャル調整はできない。

そこで、ポテンシャル調整する時のみ、保護素子を切り離したり、その耐圧を高くして保護素子の動作を止め、ポテンシャル調整を可能とさせる。ポテンシャル調整後は、再び保護素子を接続する等して保護素子を動作させ、以後、調整値がずれないようにする。

具体例として、図７に示すように、同一半導体ウエハ上に、撮像素子本体と共に、例えば１対の直列接続されたダイオードＰＤからなり、１端を電源電圧ＶDDに接続し、他端を接地し、両ダイオードＰＤの接続中点を外部導出端子８７に接続されるようにした保護素子８６を形成し、ウエハ状態では、リセットゲート部８２のゲート電極８５に接続されている外部導出端子８７と保護素子８６とを切り離した状態にして置く。ウエハ状態での検査時にリセットゲート部８２下のポテンシャルφm を調整し、組立て時に、外部導出端子８７と保護素子８６とをワイヤボンディング８８で接続する。これにより出荷後に、外部導出端子８５に静電気が印加されても、保護素子８６によってリセットゲート部８２に静電気が印加されることはなく、出荷後の故障が防止できる。

図４〜図７に示すＣＣＤ固体撮像素子４１によれば、シリコン酸化膜５６、シリコン窒化膜５７及びシリコン酸化膜５８の３層からなるゲート絶縁膜８４を有したいわゆるＭＯＮＯＳ構造のリセットゲート部８２を構成し、そのゲート絶縁膜８４のシリコン窒化膜５７中へアナログ的に所望量の電荷を注入し蓄積することにより、リセットゲート部８２下のポテンシャルφm をアナログ的に調整することができる。従って、従来のＣＣＤ固体撮像素子完成後に、外部回路等でポテンシャル調整するのに比べて完成後のポテンシャルの無調整化が可能となり、且つ低消費電力化のためのリセットパルスφRGの低振幅化を図ることができる。

一方、ＣＣＤ固体撮像素子において、基板電圧Ｖsub の設定は、基板構造がｐｎ接合を有しており、ＭＩＳトランジスタ構造でないため、上述したリセットゲート部８２の様な直接的な調整方法は採れない。

かかる場合には、調整回路即ち調整用のバイアス回路を別途付加し、このバイアス回路に上述したＭＯＮＯＳ構造のＭＩＳ素子を用い、該ＭＩＳ素子のチャネルポテンシャル調整によってバイアス回路からの出力バイアス値を調整し、この出力バイアスをＣＣＤ固体撮像素子の基板４８に印加すればよい。

また、上例ではリセットゲート部８２下のポテンシャルφm を直接的に調整するようにしたが、間接的に調整することもできる。ポテンシャルφm のばらつきは、ゲート電極８５にかけるＤＣバイアスＶRGのばらつきと同じに考えることができるから、リセットゲート部８２のゲート電極８５にかけるＤＣバイアスＶRGを上記のバイアス回路によって制御すればよいことになる。

図８Ａは、かかるバイアス回路の一例を示す。このバイアス回路９１は、駆動用ＭＩＳトランジスタ９２と負荷抵抗９３とからなるソースフォロワ回路で構成される。この駆動用ＭＩＳトランジスタ９２として、図１に示すＭＯＮＯＳ構造のＭＩＳＦＥＴ例えばｎチャネルＭＩＳＦＥＴ２１Ｎを用いる。

駆動用ＭＩＳトランジスタ９２のドレインは電源電圧ＶDDが印加される電源端子９６に接続され、負荷抵抗９３の他端はグランド（ＧＮＤ）に接続され、ソース側より出力端子ｔ3 が導出される。そして、特定ゲートバイアスが印加されるように、駆動用ＭＩＳトランジスタ９２のゲートが抵抗Ｒ1 を介してドレイン（電源）に接続される。

また、図８Ｂのバイアス回路９１′の例では、特定ゲートバイアスが印加されるように、駆動用ＭＩＳＦＥＴトランジスタ９２′のゲートが抵抗Ｒ1 ′を介してグランド（ＧＮＤ）に接続される。図８Ａと図８Ｂは抵抗Ｒ1 ，Ｒ1 ′の接続が異なる以外は、同じ構成である。従って、図８Ｂでは図８Ａに対応する部分に、同一符号にダッシュを付して重複説明を省略する。

通常、オンチップ回路では、ゲートを抵抗を介さずに直接電源やＧＮＤに接続すればよいが、高電圧を印加するときには、後述するようにドレインを０Ｖとし、ゲート端子９５に高電圧を印加するため、この高電圧を印加しても、ＭＩＳトランジスタ９２が破壊しないような抵抗Ｒ1 が必要となる。この抵抗Ｒ1 は、高電圧に耐えられればよく、多結晶シリコンによる抵抗、拡散抵抗、ＭＩＳ抵抗等を用いることができる。

かかるバイアス回路９１においては、駆動用ＭＩＳトランジスタ９２の初期出力（ポテンシャル）をゲート電圧ＶG ≒ソース電圧ＶS となる程度に設定して置き（即ちしきい値電圧Ｖthが０Ｖ）、またバイアス回路９１′においては、駆動用ＭＩＳトランジスタ９２′の初期出力をゲート電圧ＶG ＝０Ｖ時に電源電圧（ＶDD）となる程度に設定しておき（Ｖth≒−ＶDD）、ＶDD＝Ｖsub （又はＶRG）＝０Ｖ（即ち電源端子９６，９６′及び出力端子ｔ3 ，ｔ3 ′を０Ｖ）とし、ゲート端子９５，９５′に高電圧を印加し、駆動用ＭＩＳトランジスタ９２，９２′のゲート絶縁膜のシリコン窒化膜２７に電荷を注入し、ゲート下を所望のポテンシャルに調整する。

このバイアス回路９１′の出力端子ｔ3 ′に与えられる出力バイアス電圧を、ＣＣＤ固体撮像素子の基板電圧Ｖsub として基板に印加するようになす。

この結果、例えば基板電圧Ｖsub の値としては、電源電圧ＶDDから０Ｖの電圧まで可変可能になる。即ち、駆動用ＭＩＳトランジスタ９２′がＶth＝−ＶDDのディプレッションでいる状態であれば、出力は電源電圧ＶDDとなり、次いで、エンハンスメント方向にポテンシャル調整して行くに従い出力は下がり、完全に駆動用ＭＩＳトランジスタ９２′がオフすれば出力は０Ｖ付近となり、ＶDD〜０Ｖ付近の範囲で可変できる。

また、バイアス回路９１の出力端子ｔ3 に与えられる出力バイアス電圧を、ＣＣＤ固体撮像素子のリセットゲート部のＤＣバイアスＶRGとしてリセットゲート電極に印加するようになす。この結果、例えばリセットゲート部のＤＣバイアスＶRGの値としては、電源電圧ＶDDから０Ｖの電圧まで可変可能になる。即ち、駆動用ＭＩＳトランジスタ９２がディプレッションでオンしている状態であれば、出力は電源電圧ＶDDとなり、次いで、エンハンスメント方向にポテンシャル調整して行くに従い出力は下がり、完全に駆動用ＭＩＳトランジスタ９２がオフすれば、出力は０Ｖとなり、ＶDD〜０Ｖの範囲で可変できる。

なお、ソースフォロワ回路を構成する負荷９３，９３′としては、抵抗以外にも、例えば定電流源９７，９７′を用いても良い。定電流源の方が、より入出力特性のリニアリティが良くなる。

このような調整回路即ちバイアス回路９１，９１′をＣＣＤ固体撮像素子のチップに内蔵すると、ポテンシャル調整すべき駆動用ＭＩＳトランジスタ９２のゲート端子９５，９５′を外部に導出する必要がないため、ウエハ検査時に駆動用ＭＩＳトランジスタ９２，９２′のゲート下のポテンシャルを調整すれば、組立時あるいは組立後に保護素子をゲート端子９５，９６′に付加する必要がなくなる。但し電源端子９６，９６′には保護素子が必要となる。

バイアス回路９１′では、入力ゲートが接地されるため、電源電圧が変動しても、出力が変動しにくく、Ｖsub のバイアス回路に適する。

上述のバイアス回路９１においては、電源電圧ＶDDが変動すれば出力バイアスもほぼ同様に変動する。基板電位Ｖsub の供給に、このバイアス回路９１を利用した場合、電源電圧ＶDDが変動したときには、基板電圧Ｖsub が変動し、これによってオーバーフローバリアの高さが変動し受光部での取り扱い電荷量が大きく変化する懼れがある。

之に対し、リセットゲート部８２のＤＣバイアスＶRGの調整に、このバイアス回路９１を利用した場合には、リセットドレイン電圧ＶRDとなる電源電圧ＶDDが変動したときに、バイアス回路９１の駆動用ＭＩＳトランジスタ９２のゲート電圧ＶG も変動し、ＶDDの変動と同じ変化量で出力バイアス値、従ってリセットゲートのＤＣバイアス値が変動することになり、逆に利点となる。 即ち、電源追従性が良くなり、リセットゲート部にポテンシャル調整用のＤＣバイアスを与えるためのバイアス回路としては、このソースフォロワ方式のバイアス回路９１は最適となる。

図９は、上記バイアス回路９１をＣＣＤ固体撮像素子のリセットゲート部８２のポテンシャル調整（即ちＤＣバイアス調整）に適用した実施の形態である。なお、同図において、図４〜図６に対応する部分に同一符号を付して重複説明を省略する。

本実施の形態のＣＣＤ固体撮像素子１０１では、図９に示すように、ＣＣＤ固体撮像素子を構成するチップ９７に上記ソースフォロワ方式のバイアス回路９１を内蔵し、その駆動用ＭＩＳトランジスタ９２のドレイン側をリセットドレイン領域８１に接続された電源端子９６に接続する。この電源端子９６を通じてリセットドレイン領域８１にはリセットドレイン電圧ＶRDとなる電源電圧ＶDDが印加される。

また、駆動用ＭＩＳトランジスタ９２のソース側が、リセットゲート部８２のゲート電極８５に接続されると共に、チップ９７外の外部容量９９を介してリセットパルス発生手段１００に接続される。１９８は外部端子である。なお、リセットゲート部８２では、そのゲート絶縁膜としては、ここに電荷を注入する必要はないので特別の構成とする必要はなく、上記３層構造、或は他の構成のゲート絶縁膜とすることができる。

この図９の実施の形態においては、ウエハ検査時にリセットゲート部８２下のポテンシャルφm を測定し、基準値φm2よりずれていれば、バイアス回路９１における駆動用ＭＩＳトランジスタ９２のゲート絶縁膜にそのずれを補う量の電荷を上述の方法で注入し、駆動用ＭＩＳトランジスタのチャネルポテンシャルを調整することによって、バイアス回路９１から所望の値の出力バイアス電圧が得られ、リセットゲート部にＤＣバイアスＶRGとして印加される。これによってリセットゲート部８２下のポテンシャルφm が調整される。

リセットゲート電極８５には、このＤＣバイアスＶRGにリセットパルス発生手段１００からのリセットパルスの高周波成分が重量されたリセットパルスφRGが印加される。ポテンシャルφm の調整後は、駆動用ＭＩＳトランジスタ９２がエンハンスメントになるため、負荷電流ｉを極小にした場合、端子ｔ3 からバイアス回路９１を見て、等価的にツェナーダイオードＺＤを使ったロークランプ回路９８となる（図１０参照）。図１１は、この等価回路のＶ−Ｉ特性図である。もし、駆動用ＭＩＳトランジスタ９２がディプレッションだと、ダイオードにならず抵抗特性をもつため、平均値クランプ回路となってしまい、リセットパルスの振幅やデューティー比の変動によって、リセットゲート電圧が変動してしまい、フローティングディフージョンＦＤの飽和信号量不足や、リセット不良を発生する。しかし、ロークランプ回路９８であれば、パルス振幅、デューティー比の変動が
あっても、リセットゲートパルスのローレベルの電圧は一定となり、飽和信号量不足を生ずることがない。

従って、このＣＣＤ固体撮像素子１０１によれば、電源電圧ＶDDが変動すれば、これと同じ変化量でリセットゲート部８２のポテンシャルも変動するので、電源電圧ＶDDの変動によってリセットゲート部８２下のポテンシャルとリセットドレイン領域８１との間のポテンシャル差は変動することがない。

上例のバイアス回路９１では、ポテンシャルのシフト量が大きい場合、ＶG ≫ＶS となり、ゲート・ソース間電位差が大きくなり、実動作状態での耐圧が問題となってくる。また、バイアス回路９１′では、初期でＶG ≪ＶD となり、ゲート−ドレイン間電位差が大きく、同様に耐圧が問題となってくる。例えば基板電圧Ｖsub のばらつきは大きく、数Ｖのばらつきがあり調整範囲としては１０Ｖ近い値となる。

この解決策の一例を図１２に示す。本例に係るバイアス回路１０２は、上述したＭＯＮＯＳ構造の駆動用ＭＩＳトランジスタ９２を直列に多数接続し（本例では３段）、最終段の駆動用ＭＩＳトランジスタのソース側に負荷抵抗９３を接続してソースフォロワ方式に構成する。ｔ3 は出力端子である。各段の駆動用ＭＩＳトランジスタ９２のゲート・ドレイン間には抵抗Ｒ1 が接続され、各ゲート端子９５〔９５Ａ，９５Ｂ，９５Ｃ〕が設けられる。

調整時には、各段の駆動用ＭＩＳトランジスタ９２のドレイン側とＶDDと端子ｔ3 を破線で示すように接地して、各ゲート端子９５〔９５Ａ，９５Ｂ，９５Ｃ〕に所望の高電圧を印加して、夫々の駆動用ＭＩＳトランジスタ９２のチャネルポテンシャルを調整する。

かかる構成のバイアス回路１０２によれば、１段当りの駆動用ＭＩＳトランジスタ９２のポテンシャルシフト量を減らし、即ち調整範囲を小さくし、合計のポテンシャルシフト量従って調整範囲を大きくすることができると同時に、実動作状態での駆動用ＭＩＳトランジスタ９２のゲート・ソース及びドレイン間の耐圧劣下を回避することができる。

即ち、総ての駆動用ＭＩＳトランジスタがディプレッションでオンしている状態であれば、出力端子ｔ3 からの初めの出力は電源電圧ＶDDとなり、之よりエンハンスメント方向（ポテンシャルが浅くなる方向）にポテンシャル調整するに従い出力が下がり、完全に各駆動用ＭＩＳトランジスタ９２がオフすれば出力が０Ｖとなる。従ってＶDD〜０Ｖまで広範囲の調整が可能で且つ駆動用ＭＩＳトランジスタの耐圧問題が解決される。

図８に示す駆動用ＭＩＳトランジスタ９２の１段のバイアス回路９１は、リセットゲート部のような、もともとポテンシャルのばらつきが少なく、シフト量の少ない場所に対する調整に適している。基板電圧Ｖsub のようにばらつきが大きい場所に対する調整には、図１２の駆動用ＭＩＳトランジスタ９２を多段接続したバイアス回路１０２が適する。但し、電源変動の問題はやはり回避できない。

図１３はバイアス回路の他の例を示す。本例は、広範囲に調整可能なバイアス回路である。特に、少ないシフト量で大きな出力変化が得られる増幅型に構成している。

本例のバイアス回路１０５は、駆動用ＭＩＳトランジスタ１０６と負荷抵抗１０７を有し、駆動用ＭＩＳトランジスタ１０６のドレインＤが負荷抵抗１０７を介して電源電圧Ｖ
DDが印加される電源端子１０９に接続され、そのソースＳが接地され、ゲートＧを入力と
してドレインＤ側に出力端子ｔ4 を導出したインバータ回路をもって構成される。
この駆動用ＭＩＳトランジスタ１０６には、図１で示すＭＯＮＯＳ構造のＭＩＳＦＥＴ、例えばｎチャネルＭＩＳＦＥＴ２１Ｎが用いられる。駆動用ＭＩＳトランジスタ１０６のゲート及びソース間には図８で示したＲ1と同様の抵抗１２２が接続される。

このインバータ方式のバイアス回路１０５では、初期状態で駆動用ＭＩＳトランジスタ
１０６をオン状態にしておき、次いで、上例に従って、駆動用ＭＩＳトランジスタ１０６
に対するポテンシャルシフトを利用して、駆動用ＭＩＳトランジスタ１０６をエンハンス
メント方向にし、完全にオフ状態になるまでコントロールすれば、出力端子ｔ4 からの出
力バイアスは０Ｖから電源電圧ＶDDの範囲まで変化する。従って、このバイアス回路１０
５は、インバータ方式であるため、少ないポテンシャルシフト量で大きな調整範囲が得られる。但し、このバイアス回路１０５は、電源変動の影響はやはり受ける。

図１４は、更に電源変動に影響されないようにしたインバータ方式のバイアス回路の他の例を示す。

本例のバイアス回路１１０は、前述のインバータ方式によるバイアス回路、即ち駆動用ＭＩＳトランジスタ１０６と負荷抵抗１０７を有し、駆動用ＭＩＳトランジスタ１０６のドレインＤが負荷抵抗１０７を介して電源電圧ＶDDに接続され、そのソースＳが接地され、ゲートＧを入力とし、ドレインＤ側に出力端子ｔ4を導出した構成に加えて、更にゲートＧに通常の印加電圧を電源電圧ＶDDからの抵抗Ｒa とＲb による抵抗分割で印加し、その分割比をインバータの利得と同等となるように構成する。駆動用ＭＩＳトランジスタ１０６は、図１で示すＭＯＮＯＳ構造のＭＩＳＦＥＴ、例えばｎチャネルＭＩＳＦＥＴ２１Ｎが用いられる。

インバータのソースは直接ＧＮＤでなくとも、図１３、図１４の枠１１１内に示すようにフィードバック抵抗Ｒを通して接地してもよく、必要なゲインに応じて入れることが望ましい。適度にゲインを下げた方がポテンシャルφm 調整がしやすくなる。また、フィードバック抵抗は、多結晶シリコンによる抵抗、ＭＩＳ抵抗、拡散抵抗のどれでも良い。負荷抵抗１０７は、ソースフォロワのときと同等、定電流源であってもよく、また、抵抗１２２，Ｒa ，Ｒb は、多結晶シリコンによる抵抗、ＭＩＳ抵抗、拡散抵抗のどれでも高電圧に耐えられればよい。

このバイアス回路１１０によれば、電源電圧ＶDDが変動すると、ゲートに印加されたゲートバイアス（点ａのゲートバイアス）が電源の（１／利得）分だけ変動する。このゲートバイアスの変動分は、出力側に利得分増幅されて反転されて出てくるため、ドレイン側に加わる電源変動分が吸収されて変動分０となる。

このバイアス回路１１０では、駆動用ＭＩＳトランジスタ１０６のゲートに与えられるゲートバイアスでトランジスタ１０６がオンされていれば、出力は初期段階で０Ｖとなり、そこからエレクトロン注入でエンハンスメント方向にもっていくことになり、電源電圧ＶDDまで出力を変化させることができる。

このようにすれば、少ないシフト量で大きな出力変化が得られ、且つ電源変動の影響を受けることがない。従って、このバイアス回路１１０は、ＣＣＤ固体撮像素子の基板電圧Ｖsub の設定に最適な調整回路となる。

図１５〜図１７はバイアス回路のさらに、他の例を示す。図１５のバイアス回路１２５は、図１４のインバータ式バイアス回路の出力に、駆動用ＭＩＳトランジスタ１２６と負荷抵抗１２７からなるソースフォロワ回路を接続し、そのＭＩＳトランジスタ１２６のソース側より出力端子ｔ5 を導出して出力インピーダンスを下げるように構成したものである。

図１６のバイアス回路１３０は、図１４のインバータ式バイアス回路の出力に、駆動用バイポーラトランジスタ１３１と負荷抵抗１３２からなるエミッタフォロワ回路を接続し、バイポーラトランジスタ１３１のエミッタ側より出力端子ｔ6 を導出して構成したものである。このバイアス回路１３０によれば、出力インピーダンスを下げると同時に、例えば固体撮像素子におけるシャッタパルス印加時の耐圧を向上させることができる。

図１７のバイアス回路１４０は、図１５のバイアス回路の出力に、更に図１６で示す駆動用バイポーラトランジスタ１３１と負荷抵抗１３２からなるエミッタフォロワ回路を接続し、そのバイポーラトランジスタ１３１のエミッタ側より出力端子ｔ7 を導出して構成したものである。このバイアス回路においても最終出力段にエミッタフォロワ回路が追加されているので、出力インピーダンスを下げると同時に、シャッタパルス印加時の耐圧を向上させることができる。

ここで前述したＭＩＳ素子のポテンシャルシフトを行う際の具体的な工程を説明する。例えばｎチャネルＭＩＳ素子でポテンシャルシフトさせる場合について述べる。前述の図２で説明したように、ソース領域２３及びドレイン領域２４の両者もしくは、いずれか一方を０Ｖにすることでチャネル表面にエレクトロンｅを充満させ、チャネル電位を０Ｖとする。この状態でゲート電極に（＋）正の高電圧ＶG を印加すると、ゲート絶縁膜２５に強い電界がかかり、シリコン表面のエレクトロンｅがシリコン酸化膜２６の障壁を超えてシリコン窒化膜２７中に入る。すなわち、シリコン酸化膜２６に加えられる電界と時間によってシリコン窒化膜２７中に入るエレクトロンｅの総量が決まる。電圧はゲート絶縁膜２５の膜厚ｄ1の厚さに比例した量を印加する必要がある。従って、所望のポテンシャルを得るには、印加電圧もしくは印加時間を制御する。ポテンシャル値≒ソースフォロワ（又はインバータ）回路の出力電圧であるため、ゲートにパルス電圧を印加して出力値を読み、判断し、くり返すことになる。

ＭＯＮＯＳ構造におけるＭＩＳ素子のポテンシャルを調整する方式としては、パルス振幅変調と、パルス幅変調の２方式がある。図１８はパルス振幅変調方式を用いた場合である。前述した図８と同様に、ＭＯＮＯＳ構造のＭＩＳ素子を駆動用ＭＩＳトランジスタ９２として、この駆動用ＭＩＳトランジスタ９２と負荷抵抗９３とからなるソースフォロワ回路を構成する。

先ず、図１８のステップ〔Ｉ〕でソースフォロワ回路の出力電圧Ｖout を検出する。次に、ステップ〔II〕でこの出力電圧Ｖout を基準値（所望電圧値）と比較し、一致（即ちＶout ≦基準値）すれば、所望のポテンシャルに設定されていることになり、調整工程を停止させる。
ステップ〔II〕の比較工程で出力電圧Ｖout と基準値が不一致（即ちＶout ＞基準値）であれば、次のステップ〔III 〕でドレイン側の電源端子９６を０Ｖとし、基準値と出力電圧Ｖout の差分に比例した高電圧（即ち一定のパルス幅で振幅を変調したパルス電圧）φVGを駆動用ＭＩＳトランジスタ９２のゲートに印加し、所定量のエレクトロンをゲート絶縁膜中に注入する。
次いでステップ〔Ｉ〕に戻って再びソースフォロワ回路の出力電圧Ｖout を検出し、ステップ〔II〕でその出力電圧Ｖout と基準値とを比較する。一致するまで、この工程を繰返す。

図１９は、パルス幅変調方式を用いた場合である。
図１８と同様にＭＯＮＯＳ構造のＭＩＳ素子を駆動用ＭＩＳトランジスタ９２として之と負荷抵抗９３とでソースフォロワ回路を構成する。
先ず、ステップ〔Ｉ〕でソースフォロワ回路の出力電圧Ｖout を検出する。
次に、ステップ〔II〕でこの出力電圧Ｖout を基準値（所望電圧値）と比較し、一致（即ちＶout ≦基準値の状態）すれば所望のポテンシャルに設定されていることになり、調整工程を停止させる。
ステップ〔II〕の比較工程で出力電圧Ｖout と基準値が不一致（即ちＶout ＞基準値）であれば、次のステップ〔III 〕でドレイン側の電源端子９６を０Ｖとし、ゲートに高電圧を基準値と出力電圧Ｖout の差分に比例した時間だけ、即ち一定の電圧（振幅）でパルス幅を調整したパルス電圧φVGを印加し、所定量のエレクトロンをゲート絶縁膜中に注入する。
そして、ステップ〔Ｉ〕に戻って、再びソースフォロワ回路の出力電圧Ｖoutを検出し、ステップ〔II〕でその出力電圧Ｖout と基準値とを比較する。一致するまでこの工程を繰返す。

このようにして、ＭＯＮＯＳ構造のＭＩＳ素子のポテンシャルを所望の値に設定することができる。
インバータ回路を用いた場合もその出力電圧を検出して同様の工程を繰返すことにより、所望のポテンシャルを設定できる。

なお、上例はインターライン転送方式のＣＣＤ固体撮像素子に適用したが、フレームインターライン転送方式のＣＣＤ固体撮像素子にも適用できることは勿論である。

上例ではバイアス回路をＣＣＤ固体撮像素子の基板電圧の設定、リセットゲートバイアスの設定に適用したが、その他増幅型固体撮像素子においてその基板に印加する制御電圧の設定を上記バイアス回路により行うこともできる。

増幅型固体撮像素子は、光電変換により得られたホール（信号電荷）をｎチャネルＭＯＳトランジスタのｐ型ポテンシャル井戸に蓄積しておき、このｐ型ポテンシャル井戸における電位変動（いわゆるバックゲートの電位変化）によるチャネル電流の変化を画素信号として出力するようにしている。

図２０は、増幅型固体撮像素子の単位画素の半導体構造を示す。この図において、１２０はｐ型基板、１２１はｎ型ウエル領域、１２２は光電変換されたホール（信号電荷）１２３を蓄積するｐ型ウエル領域である。このｐ型ウエル領域１２３にｎ型のソース領域１２４及びドレイン領域１２５が形成され、両領域１２４及び１２５間上にゲート絶縁膜を介してゲート電極１２６が形成される。この単位画素が複数マトリックス状に配され、図示せざるも、例えば単位画素のゲートが垂直走査回路よりの垂直選択線に接続され、ソースが信号線に接続される。信号線の一端部は負荷ＭＯＳトランジスタが接続され、信号線の他端は画素信号をサンプルホールドするサンプルホールド回路及びスイッチング用ＭＯＳトランジスタを介して水平信号線に接続され、各スイッチング用ＭＯＳトランジスタのゲートが水平走査回路に接続される。各単位画素のドレインが電源に接続され、電源と信号線間にリセット時のスイッチング用ＭＯＳトランジスタが接続される。

単位画素のｐ型ウエル領域１２２に蓄積されたホールは、読み出し時におけるチャネル領域を制御し、これにより単位画素と負荷ＭＳトランジスタとで構成されるソースフォロワ回路におけるソース端子の電位が変化し、この電位変化が画素信号としてサンプルホールド回路を通じて水平信号線に出力される。

この増幅型固体撮像素子では、図２１のポテンシャル図の実線で示すように、画素の読み出し時に、基板端子Ｓｕｂに基板電圧Ｖsub （例えば０Ｖ）が印加される。リセット時（又は電子シャッタ時）には、破線で示すように例えばゲートに読み出し時と同じゲート電圧が印加されると共に、基板端子Ｓubに所望の基板電圧Ｖsub Ｒ（例えば−６Ｖ〜１
０Ｖ程度）が印加される。ホール（信号電荷）１２３が基板１２０に排出される。このリセット時（又は電子シャッタ時）の基板電圧Ｖsub Ｒの設定にも上述したバイアス回路９１，１０２，１０５又は１１０を用いることができる。

また、本発明は、複数のＭＩＳ素子よりなる半導体集積回路の各ＭＩＳ素子間のしきい値電圧のばらつきを補正する方法に適用できる。この例では、各ＭＩＳ素子を、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の順に積層された３層構造のゲート絶縁膜を有するいわゆるＭＯＮＯＳ構造に構成する。そして、各ＭＩＳ素子のチャネルポテンシャルを検出し、チャネルポテンシャルを基準値と比較する。そして、ソース及びドレインを０Ｖとし、ゲートに高電圧を印加して、そのチャネルポテンシャルと基準値とのずれを補う量の電荷を、上述と同様の電荷注入方法によってゲート絶縁膜のシリコン窒化膜中に注入し蓄積する。これによって、各ＭＩＳ素子のしきい値電圧のばらつきを補正することができる。

本発明は、ＭＩＳ素子のチャネルポテンシャル調整方法に適用できる。この例においても、ＭＩＳ素子を、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の順に積層された３層構造のゲート絶縁膜を有するＭＯＮＯＳ構造に構成する。そして、このＭＩＳ素子のチャネルポテンシャルを基準値と比較し、この基準値とのずれを補う量の電荷を上記と同様の方法でＭＩＳ素子のゲート絶縁膜のシリコン窒化膜に注入する。これによって、ＭＩＳ素子のチャネルポテンシャルを調整することができる。

本発明は他の実施の形態として、固体撮像装置、その他、等に適用されるＣＣＤ構造の電荷転送装置に適用できる。本例の電荷転送装置は、半導体基板上にゲート絶縁膜を介して転送方向に複数の転送電極を配列してなる電荷転送部と、この電荷転送部より転送された電荷を蓄積する浮遊容量即ち、１の導電型の半導体領域からなる、いわゆるフローティングディフージョン領域と、この浮遊容量の電位を所定電位にリセットするリセットトランジスタを備えている。リセットトランジスタは、所定電位が与えられる１の導電型の半導体領域からなるいわゆるリセットドレイン領域と浮遊容量間にＭＩＳ構造のリセットゲート部を形成して構成される。そして、このリセットトランジスタ、即ちそのリセットゲート部のゲート電極（制御電極）に供給するバイアス電圧を前述したバイアス回路９１，１０２，１０５又は１１０によって得るようになす。

また、本発明に係るＭＩＳ素子は、ＣＣＤ構造、ＣＣＤ転送レジスタ、ＭＩＳＦＥＴ等を総称して指す。例えばＣＣＤ転送レジスタのゲート絶縁膜をシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の３層構造とし、そのシリコン窒化膜に電荷を蓄積して転送部下のチャネルポテンシャルを設定することもできる。

上述したように、本発明の実施の形態によれば、ＭＩＳ素子におけるポテンシャル或はゲートバイアの値をアナログ的に細かく設定することができる。従って、例えばＣＣＤ固体撮像素子に例をとるならば、そのＣＣＤ固体撮像素子の特にリセットゲート部、基板電圧の無調整化が図られ、またリセットパルスの低振幅化が図られて低消費電力化が図られ
る。

また、バイアス回路を用いる場合は、一部保護素子の省略も可能となる等、保護素子面で有利となる。さらに、ソースフォロワ式のバイアス回路はＣＣＤ固体撮像素子のリセットゲート部のＤＣバイアスＶRGを得るバイアス回路に適し、インバータ式のバイアス回路は固体撮像素子の基板電圧を得るバイアス回路に適すものである。

２１ ＭＩＳ素子、２２ 第１導電型領域、２３ 第２導電型ソース領域、２４ 第２導電型ドレイン領域２５ ゲート絶縁膜、２６ シリコン酸化膜、２７ シリコン窒化膜、２８ シリコン酸化膜、３０ ゲート電極、４１ ＣＣＤ固体撮像素子、４２ 受光部、４３ 垂直転送レジスタ、４４ 撮像領域４５ 水平転送レジスタ、４６ 出力回路（電荷検出回路）、５６ シリコン酸化膜、５７ シリコン窒化膜、５８ シリコン酸化膜、５９，８４ ゲート絶縁膜、６７ 水平出力ゲート部、ＦＤ フローティングディフージョン領域、８２ リセットゲート部、８１ リセットドレイン領域、８６ 保護素子、９１，１０２ ソースフォロワ方式のバイアス回路、９２ 駆動用ＭＩＳトランジスタ、９３ 負荷抵抗器、９６ 電源端子、９５ ゲート端子、９７ チップ、１０５，１１０ インバータ方式のバイアス回路

Claims (5)

1. 複数の画素と、
   走査パルス電圧を受けて該画素より得られる信号を出力する手段と、
   信号電荷を蓄積する浮遊領域と、
   前記浮遊領域に蓄えられた電荷をリセットするリセット用ＭＩＳＦＥＴとを備え、
   前記リセット用ＭＩＳＦＥＴのゲート絶縁膜にゲート部下のポテンシャルの基準値とのずれを補う所定量の電荷が注入される
   ことを特徴とする固体撮像装置。
2. 前記リセット用ＭＩＳＦＥＴのゲート絶縁膜は、酸化膜、窒化膜、酸化膜の順に積層された多層構造を有する
   ことを特徴とする請求項１記載の固体撮像装置。
3. 複数の画素と、
   走査パルス電圧を受けて該画素より得られる信号を出力する手段と、
   信号電荷を蓄積する浮遊領域と、
   前記浮遊領域に蓄えられた電荷をリセットするリセット用ＭＩＳＦＥＴと、
   前記リセットするリセット用ＭＩＳＦＥＴのリセット動作を制御する制御電圧を発生するバイアス回路とを備え、
   前記バイアス回路は、第１の電位と第２の電位との間に直列接続された負荷及びＭＩＳＦＥＴを有し、
   該負荷とＭＩＳＦＥＴとの接点よりバイアス電圧を得るようになされ、
   前記ＭＩＳＦＥＴのゲート絶縁膜にはしきい値を調整する電荷が注入されており、
   前記電荷の注入により前記リセットするリセット用ＭＩＳＦＥＴのゲート電極へ印加される電圧が設定されている
   ことを特徴とする固体撮像装置。
4. 前記バイアス回路のＭＩＳＦＥＴのソースと前記負荷との接点よりバイアス電圧を得るようになされ、
   前記バイアス回路のＭＩＳＦＥＴのドレインが、前記リセット用ＭＩＳＦＥＴの電源電圧が供給されるドレイン領域に接続される
   ことを特徴とする請求項３記載の固体撮像装置。
5. 前記バイアス回路のＭＩＳＦＥＴのゲート絶縁膜は、酸化膜、窒化膜、酸化膜の順に積層された多層構造を有する
   ことを特徴とする請求項３又は４記載の固体撮像装置。

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